CN1187802C - 制造含结晶硅有源层的薄膜晶体管的方法 - Google Patents

制造含结晶硅有源层的薄膜晶体管的方法 Download PDF

Info

Publication number
CN1187802C
CN1187802C CNB011415770A CN01141577A CN1187802C CN 1187802 C CN1187802 C CN 1187802C CN B011415770 A CNB011415770 A CN B011415770A CN 01141577 A CN01141577 A CN 01141577A CN 1187802 C CN1187802 C CN 1187802C
Authority
CN
China
Prior art keywords
active layer
gate electrode
metal
crystallization
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB011415770A
Other languages
English (en)
Other versions
CN1355554A (zh
Inventor
朱承基
李石运
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PT PLAS CO Ltd
PT Plus Co Ltd
Original Assignee
PT PLAS CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PT PLAS CO Ltd filed Critical PT PLAS CO Ltd
Publication of CN1355554A publication Critical patent/CN1355554A/zh
Application granted granted Critical
Publication of CN1187802C publication Critical patent/CN1187802C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body

Abstract

本发明揭示了一个制造含结晶硅有源层薄膜晶体管(TFT)的方法,其中诱发有源层结晶的金属从门电极得到补偿,使用掩膜以在有源层中形成轻掺杂漏(LDD)区或者补偿结区。TFT包含金属诱发结晶的硅有源层,LDD区或在沟道区附近形成的补偿结区。该制造TFT的方法不需要附加光刻胶层的形成步骤来形成金属补偿结区,它通过在金属补偿结区低浓度掺杂形成LDD区。因此,按本发明制造的晶体管在关态有低的漏电流和在开态有稳定的电气特性。

Description

制造含结晶硅有源层的薄膜晶体管的方法
所属领域
本发明与用于液晶显示(LCD)和有机发光管(OLED)等的薄膜晶体管(TFT)相关,特别是与含源区、漏区和沟道区的结晶硅有源层的TFT相关,以及与含结晶硅有源层TFT的制造方法相关。
背景技术
用于显示装置,例如液晶显示(LCD)和有机发光管(OLED)等的薄膜晶体管(TFT)是先在透明衬底上,例如玻璃或者石英,沉积一硅层,接着在硅层上制作门和门电极,在硅层的源和漏区注入杂质,退火激活杂质,最后在其上制作绝缘层而成的。TFT的包含源、漏和沟道区的有源层是利用化学汽相沉积(CVD)法等,在如玻璃等透明底面上沉积硅层形成的。经过CVD直接在底面上沉积的硅层是电子迁移率很低的无定形硅层,作为使用薄膜晶体管的显示器件要求高运作速度和小型化结构,其驱动集成电路的集成度越高,其像素区的孔比率就越小。因此,为了使驱动电流与像素TFT一致和提高像素孔比率,要增加硅层的电子迁移率。为此,通过热处理使无定形硅层结晶形成多晶硅来得到高电子迁移率的技术已如下面描述的那样得到了使用。
固相结晶(SPC)技术用在600℃或低于600℃的温度下,对无定形硅层退火几小时或几十小时,600℃是造成衬底玻璃变形的温度。SPC方法有下列的缺点:SPC方法要求较长时间的热处理,SPC的生产效率较低。另外,当退火大面积衬底时,SPC技术即使在600℃或以下的温度,由于热处理时间长它会造成衬底玻璃的变形。
准分子激光结晶(ELC)技术通过扫描一准分子激光束瞬间地使硅层结晶,在硅层上局部附近产生非常短时间的高温。但是,该ELC方法有下列的缺点:ELC方法难于准确控制激光束的扫描,另外,ELC方法一次只能处理一个衬底,与一次可在炉中加工多个衬底的方法相比,ELC方法相对说来生产效率较低。
为了克服上述的通常硅结晶的不利之处,使用固相结晶(SPC)方法在大约200℃的低温度下,通过导入或注入镍、金、铝等金属使无定形硅层退火几小时或几十小时。这种通过引入金属使无定形硅层在低温度下结晶的方法通常叫作金属诱发结晶(MIC)。但是这种金属诱发结晶(MIC)的方法仍然有下列的缺点:如果TFT用MIC的方法制造,则用于诱发硅结晶的金属将遗留在TFT的有源层的结晶硅中,遗留在有源层的金属将在TFT的沟道区中引起漏电流。
近来,采用一种通过金属引起无定形硅层沿侧向结晶的方法,这种方法通常称为“金属诱发侧向结晶方法”(MILC)。(见S.W.Lee和SK.Joo,IEEEEiectron Device Letter,17(4),p.160,1996)。在金属诱发侧向结晶方法(MILC)中,金属并没有直接引起硅结晶,而是由金属与硅起化学反应生成硅化物引起硅结晶,当结晶继续时,硅化物沿硅的侧向传播,引起邻近硅区的连续结晶。在该技术中已知镍和钯或此类金属可以作为造成此MILC的金属。当用MILC方法结晶硅层时,引起结晶金属的硅化物随着硅层结晶的进行沿着侧面的方向移动,相应地MILC方法中几乎没有金属成分残留在硅层中。因此,结晶的硅层不会反过来影响含硅层TFT的漏电流或其它特性。此外,使用MILC硅的结晶可以在相对说来低的温度300℃-500℃下进行,因此一次可在炉中加工多个衬底也不会造成对衬底的损伤。
图1A至图1D是描述采用通常方法,使用MIC和MILC方法结晶TFT有源层硅层的截面图。参阅图1A,无定形硅层11形成在绝缘衬底10上,绝缘衬底10上有一缓冲层(未图示),无定形硅层11光刻出图形以便形成有源层。门绝缘层12和门电极13通过使用现有方法形成在有源层11上。如图1B中所示,衬底面用门电极13为掩膜进行掺杂,这样在有源层中形成了源区11S,沟道区11C和漏区11D。如在图1C中所示,光刻胶14被形成以覆盖门电极13和在门电极13之下的源区11S和漏区11D,金属层15沉积在衬底10和光刻胶14之上。如图1D所示,去除光刻胶14之后,整个衬底在300-500℃温度下退火,结果残留物金属层14覆盖的源和漏区16被金属层14引起MIC结晶,金属补偿源和漏区15没有被金属层覆盖,其中门电极13下面的沟道区17分别由金属层14覆盖的源和漏区16的MILC传播而结晶。
光刻胶14被形成以覆盖邻近门电极13的源和漏区,以防沟道区里的漏电流及其工作特性的退化。如果金属层15被形成以覆盖整个源和漏区,将产生漏电流和工作特性的退化,因为造成MIC的金属成分仍然留在沟道区11C以及沟道区和源和漏区之间的边界中。除了沟道区,源和漏区的运作本质上不受残留金属成分的影响,距离沟道区0.01-5μm的源和漏区被由MIC金属造成的MIC结晶。同时,沟道区与靠近沟道区的源和漏区被由MIC金属造成的和从MIC金属传播的MILC结晶。仅仅沟道区及其下面被MILC结晶,整个有源层所需要的结晶时间可以明显减少。但是,当使用图1A至1D中的过程时,形成光刻胶层的步骤,曝光和去除光刻胶的步骤应该包含在通常TFT制造过程中。
图2A至图2D是描述通过使用固相结晶(SPC)方法制造结晶硅TFT过程的截面图,这过程包含一形成轻掺杂漏(LDD)区的步骤。如果LDD区形成在漏区中,它可以减少晶体管的关断电流和稳定晶体管的其它电气特征。
如在图2A中所示,有源层21作出图形,在高温下长时间经受热处理,以便对其进行固相结晶,在这个情况中,衬底是用能经受高温的石英做成的。如在图2B中所示,为了形成一轻掺杂漏(LDD)区,门绝缘层22、下门电极23和上门电极24相继形成在有源层21上。然后,将离子掺杂步骤分两个阶段实现。在离子掺杂第一阶段,如图2C所示,掺入高浓度杂质来形成源区21S和漏区21D。然后如图2D所示,上门电极24被去掉,掺入低浓度杂质来形成轻掺杂漏(LDD)区21LDD。然后,按照通常方法形成一覆盖层和金属连线,制造带LDD区的TFT。通过在TFT有源层中形成LDD区,可以减少TFT的关断电流和稳定其它电气特征。因此,如图1A至1D所示,甚至当用MIC和MILC方法制造TFT的时候,也希望在有源层中形成一LDD区。
发明内容
本发明针对制造含结晶硅有源层的薄膜晶体管的方法,因而从根本上解决了上面提到问题和原有技术的不足之处。
本发明的目的是要提供一个制造含结晶硅有源层的薄膜晶体管方法,按此方法不用如图1所示的形成和去除光刻胶层的步骤,便可在有源层形成一个轻掺杂漏(LDD)区,而且MIC源金属不留在沟道区及其邻近之处。
本发明的另一个目的是要提供一个制造含结晶硅有源层的薄膜晶体管方法,其中包括在有源层形成一个补偿结,在形成轻掺杂漏(LDD)区过程中去掉低浓度掺杂步骤,MIC源金属不留在沟道区和不需要形成和去除光刻胶层的过程。
为了达到本发明上述的和其他的目的,按本发明的方法通过金属诱发结晶制作薄膜晶体管TFT,它包含结晶硅有源层、有源层中的门电极、轻掺杂漏(LDD)区或者补偿结区,其中金属诱发结晶是由有源层的沟道区补偿,它通过使用掩膜形成有源层中的轻掺杂漏(LDD)区或者补偿结区。
通过下面详尽的描述,本发明的附加特征和优点将被提出或者将变得明显。特别通过书面的描述,权利要求以及附图,将要实现和达到本发明的目标和其它优点。
附图说明
本发明实施例的叙述将参考附图,其中:
图1A至图1D是描述采用现有方法使用MIC和MILC制造结晶硅TFT的截面图;
图2A至图2E是描述采用另一种现有方法制造结晶硅TFT的过程的截面图,这过程包含一形成轻掺杂漏(LDD)区的步骤;
图3A至图3F是描述按照本发明第一种优选实施例制造结晶硅TFT的过程的截面图;
图4A至图4F是描述按照本发明第二种优选实施例制造结晶硅TFT的过程的截面图;
图5A至图5E是描述按照本发明第三种优选实施例制造结晶硅TFT的过程的截面图;
图6A至图6E是描述按照本发明第四种优选实施例制造结晶硅TFT的过程的截面图;
图7A至图7G是描述按照本发明第五种优选实施例制造结晶硅TFT的过程的截面图;
图8A至图8E是描述按照本发明第六种优选实施例制造结晶硅TFT的过程的截面图。
具体实施方式
参阅本发明优选实施例,这些实施例结合附图描述。
图3A至图3F是描述按照本发明第一种优选实施例使用MILC制造结晶硅TFT的连续过程的截面图。参阅图3A,形成TFT有源层的无定形硅层31在绝缘衬底30上形成并作出图形,门绝缘层32、下门电极33和上门电极34形成在无定形硅层31上。参阅图3B,通过用门电极34为掩膜,在无定形硅层31上掺入高浓度杂质,以形成源区31S和漏区31D。当制造NMOS(N-沟道金属氧化物半导体)TFT的时候,通过使用离子照射掺杂方法、离子注入方法或者另一种如图3B过程的离子注入方法,对硅层31掺入PH3,P和As杂质,剂量为1E14-1E22/cm3(更可取为1E15-1E21/cm3),能量为10-200KeV(更可取为30-100KeV)。另一方面,当制造PMOS(P沟道金属氧化物半导体)的时候,在图3B的过程中,对硅层31掺入B2H6、B和BH3杂质,剂量为1E13-1E22/cm3(更可取为1E14-1E21/cm3),能量为20-70KeV。
然后如在图3C中所示,通过用门电极34作为掩膜,在无定形硅层31和衬底30上形成金属层35,如Ni,及无定形硅层31的结晶。为了诱发无定形硅层结晶,Ni或者Pd是更可取的,但是其它金属例如Ti、Ag、Au、Al、Sn、Sb、Cu、Co、Cr、Mo、Tr、Ru、Rh、Cd和Pt或者其它含有至少这些金属之一的材料也能被用来形成金属层35。Ni,Pd等金属通过溅射、热蒸发、PECVD(等离子体增强化学汽相淀积)、溶液涂覆或者离子注入等方法施加于硅层上,包含此金属的硅层再结晶。但是,用溅射方法形成金属层35是更可取的,金属层35的厚度可以在无定形硅31的诱发结晶适当的范围内被选择。金属层35的厚度大约为1至10000,大约10至200更可取。如果上门电极34的宽度大于下门电极33,诱发结晶的金属层不在标示31LDD硅层的形成LDD区的部分形成,因此,诱发结晶的金属层从沟道区31C按照预定距离补偿。如果沟道区不经沟道区31C和金属层35之间的金属补偿区而直接与诱发结晶的金属层接触,用于减少在硅层结晶的金属成分在硅层结晶后存留于沟道区,于是,残留的金属成分损坏了晶体管的特性。在本发明中,在诱发结晶的金属和沟道区之间的金属补偿区的宽度设定在100-20,000范围内,更可取的金属补偿区的宽度在5,000一20,000范围内,其中沟道区用于以后形成LDD区31LDD。在本发明中,高浓度掺杂的浓度和MIC金属形成过程可以变换而不影响本发明的效能。
在形成诱发结晶的金属35之后,如图3D所示上门电极34被去掉。然后,如图3E所示,用下门电极33作为掩膜以低浓度掺杂,于是在沟道区31C的下面形成LDD区。在图3E的低浓度掺杂的过程中,硅层31用如PH3、P和As掺杂,其剂量为1E11-1E20/cm3,用离子照射、离子注入方法或者其它离子注入方法制造NMOS(N沟道金属氧化物半导体)TFT。另一方面,当制造PMOS(P沟道金属氧化物半导体)TFT的时候,硅层31用如B2H6、B和BH3掺杂,在图3E低浓度掺杂的过程中其剂量为1E11-1E20/cm3
在低浓度掺杂形成LDD区之后,热处理以结晶有源层如图3F所示,绝缘层和接触电极分别在有源层上被形成(未图示),以制造TFT。图3F的热处理可以使用任何引起无定形硅金属诱发结晶(MIC)的方法,例如,RTA(快速热退火)或者ELC(准分子激光结晶)方法可以被作为引起MIC的方法。RTA方法用卤钨灯或氙弧光灯在大约500℃-1200℃的温度下,热处理几秒或者几分钟。ELC方法用准分子激光在短的时间内加热有源层到非常高的温度。特别地,在本发明中,退火步骤建议在温度为400℃-600℃的熔炉中退火0.1-50小时,更可取为0.5-20小时。由于熔炉退火方法在低于使玻璃衬底损形的温度下结晶无定形硅,玻璃衬底的损形或者损伤可以被阻止。此外,因为熔炉退火方法可以同时加工多个衬底,它从根本上提高了过程的生产效率。在热处理期间,被MIC金属盖住的硅层部分由MIC源金属引起MIC结晶,没有被MIC金属盖住的硅层部分被MILC结晶,MILC是从MIC地区传播到应用MIC金属的区域。此外,由于经过MIC结晶无定形硅层的热处理条件类似于激活注入在有源层中杂质的退火条件,有源层的结晶和杂质的激活可以在一个步骤中进行。
按照前面提到的方法制造TFT的时候,为了从沟道区补偿MIC金属,不必包含形成光刻图形的步骤可以形成金属补偿区,一个带有LDD区的TFT可通过在金属补偿区简单地进行低浓度掺杂而被制造出来,该晶体管有低的漏电流和稳定的电气特征。虽然为了叙述方便,图3A-3F中显示了第一优选实施例,本发明也能举出其它的实施例并将在下面描述,其它实施例的步骤条件与第一实施例一样,除非在描述中另加了说明。
图4A至图4F是描述按照本发明第二种优选实施例制造结晶硅TFT过程的截面图。参阅图4A,形成TFT有源层的无定形硅层41在绝缘衬底40上形成并作出图形,门绝缘层42和门电极43形成在无定形硅层41上。如图4A所示,过去常用于形成门电极43的光刻胶44并留在门电极上,门电极43过腐蚀在光刻胶44之下形成倒边。然后,如图4B所示掺高浓度杂质来形成源区41S和漏区41D,如图4C所示用光刻胶44作为掩膜在硅层上形成MIC源金属45。如同第一种实施例提到的那样,高浓度掺杂过程的浓度和MIC金属的形成步骤可以在本发明的范围以内和不影响本发明的效能下被变换。在这个情况中,由于MIC金属不是形成在标示为41LDD的形成LDD区的部分,一金属补偿区形成在门电极43的周围,然后如图4D所示光刻胶44被去除。如图4E所示,用门电极43为掩膜掺低浓度杂质来形成LDD区的41LDD。最后如图4F所示,热处理结晶有源层并按照通常的方法制造晶体管。
图5A至图5E是描述按照本发明第三种优选实施例制造结晶硅TFT的方法的截面图。参阅图5A,形成TFT有源层的无定形硅层51在绝缘衬底50上形成并作出图形,门绝缘层52和门电极53形成在无定形硅层51上。如图5B所示,用门电极53作为掩膜掺低浓度杂质。对门电极53作阳极氧化处理在门电极53表面上形成阳极氧化物层54。然后如图5C所示,在整个衬底表面上形成MIC源金属55,阳极氧化物层54在门电极53周围建立一金属补偿区。然后,如图5D所示掺高浓度杂质来形成源区51S和漏区51D。如上所述,高浓度掺杂过程的浓度和MIC金属的形成步骤可以在本发明的范围以内和不影响本发明的效能下被变换。然后如图5E所示,热处理结晶有源层并按照通常的方法制造晶体管。按照本发明,在门电极53上阳极氧化层54覆盖的部分不进行高浓度杂质掺杂,因此在门电极53下形成一个LDD区。
图6A至图6E是描述按照本发明第四种优选实施例制造结晶硅TFT的方法的截面图。参阅图6A,形成TFT有源层的无定形硅层61在绝缘衬底60上形成并作出图形,门绝缘层62和门电极63形成在无定形硅层61上。图6A显示一状态,其中将以前用于形成门电极63的光刻胶64留在门电极上,光刻胶64在一比光刻胶硬烘温度更高的温度下重新流动。然后,如图6B所示利用重新流动的光刻胶作为掩膜来掺高浓度杂质在有源区中形成源区和漏区。然后如图6C所示,在整个衬底表面上形成MIC源金属55,如图6D所示,重新流动的光刻胶64被去除,掺低浓度杂质在有源层中形成标示为61LDD的LDD区。因为MIC源金属不是形成在LDD区61LDD上,当形成LDD区的时候,一金属补偿区同时在门电极周围被形成.如上所述,高浓度掺杂过程的浓度和MIC金属的形成步骤可以在本发明的范围以内和不影响本发明的效能下被变换。如图6E所示,热处理结晶有源层并按照先前的技术制造晶体管。
图7A至图7E是描述按照本发明第五种优选实施例制造结晶硅TFT的方法的截面图。参阅图7A,形成TFT有源层的无定形硅层71在绝缘衬底70上形成并作出图形,门绝缘层72和门电极73形成在无定形硅层71上。然后,如图7B所示,绝缘层74被形成。当在图7B的结构上进行各向异性蚀刻时,如图7C所示,在门绝缘层72和门电极73的侧表面上留下一侧墙75,利用侧墙75,也能取得上述实施例的效果。也就是说,如果如图7D所示在低能进行高浓度掺杂和如图7E所示在高能进行低浓度掺杂,可以在侧墙75下面的有源层上形成LDD区。然后,如图7F所示形成MIC源金属76,如图7G所示进行热处理结晶有源层。此后,按照通常方法制造晶体管,如上所述,MIC金属也能在掺杂步骤以前形成。
图8A至图8E是描述按照本发明第六种优选实施例制造TFT的方法的截面图。参阅图8A,形成TFT有源层的无定形硅层81在绝缘衬底80上形成并作出图形,门绝缘层82和门电极83形成在无定形硅层81上。在这个实施例中,当蚀刻门电极83和门绝缘层82的时候,仅门电极83过蚀刻以建立倒边部分。结果如图8A所示,形成的门绝缘层82比门电极83更宽。使用门绝缘层82和门电极83,也能取得上述实施例的效果。也就是说,如果分别进行低能高浓度掺杂(图8B)和高能低浓度掺杂(图8C),在门绝缘层82覆盖的有源层中仅形成低浓度掺杂。于是,仅在门绝缘层82覆盖而门电极83没有覆盖的有源层中形成LDD区,然后如图8D所示形成MIC金属84,如Ni。如图8E所示进行热处理结晶有源层。此后,按照通常方法制造晶体管,如上所述,MIC金属也能在掺杂步骤以前形成。
在上述所有的实施例中,低浓度掺杂的步骤可以被省略。于是本发明的实施例可用于制造带LDD区但不带补偿结区的TFT。
如同前面描述的那样,按照本发明制造TFT方法使用一个附加光刻胶形成步骤形成一金属补偿区,以低浓度对金属补偿区掺杂以形成LDD区。结果,按本发明制造的晶体管在关态有低漏电流和在开态有稳定的电气特性。
虽然为了描述已给出了本发明的实施例,但在不背离本发明的范围和精神下各种技术的修改、增加和代用是可能的,本发明对此表示欣赏,本发明的范围和精神将在所附的权利要求书及其等同中给定。

Claims (11)

1、一种制造薄膜晶体管(TFT)的方法,它包含结晶硅有源层,及在上述有源层中形成的轻掺杂漏(LDD)区或者补偿结区,所述方法的步骤有:
通过在衬底上形成无定形硅层以提供TFT的有源层;
通过在所述有源层上形成绝缘层和金属或多晶硅层,以在所述有源层上提供TFT的门绝缘层和门电极;
在金属层上形成光刻胶层并使该光刻胶层形成图形,以便具有与所述门电极的期望形状相对应的形状;
利用形成图形的光刻胶作为掩模,过蚀刻所述门绝缘层和所述门电极;
利用形成图形的光刻胶作为掩模进行所述有源层的高浓度掺杂过程;
利用形成图形的光刻胶作为掩模在所述有源层上形成诱发结晶金属;
去除光刻胶图形并进行所述有源层的低浓度掺杂过程;和
使有源层退火以诱发其结晶,
其中LDD区或补偿结区形成在邻近所述门电极的有源层的一区域中,且诱发结晶金属由所述门电极补偿。
2、根据权利要求1所述的制造薄膜晶体管的方法,其特征在于,所述的诱发结晶金属至少是由Ni、Pd、Ti、Ag、Au、Al、Sn、Sb、Cu、Co、Cr、Mo、Tr、Ru、Rh、Cd和Pt之一形成的。
3、根据权利要求1或2所述的制造薄膜晶体管的方法,其特征在于,所述的诱发结晶金属是通过溅射、热蒸发、溶液涂覆或者化学汽相淀积(CVD)方法在所述的有源层上形成的,其厚度为10至200。
4、根据权利要求3所述的制造薄膜晶体管的方法,其特征在于,所述的有源层是通过熔炉热处理法、RTA法(快速热退火)、线扫描RTA法或者准分子激光结晶(ELC)法结晶的。
5、根据权利要求1所述的制造薄膜晶体管的方法,其特征在于,所述的门电极由多门电极构成,所述的多门电极的上门电极作为掩膜形成所述的LDD区或者所述的补偿结区。
6、根据权利要求1所述的制造薄膜晶体管的方法,其特征在于,用于形成所述门电极的光刻胶是重新流动的,所述的重新流动的光刻胶作为掩膜以形成所述的LDD区或者所述的金属补偿区。
7、一种制造薄膜晶体管(TFT)的方法,该薄膜晶体管包含结晶硅有源层,及在上述有源层中形成的轻掺杂漏(LDD)区或者补偿结区,所述方法的步骤有:
通过在衬底上形成无定形硅层,以提供TFT的有源层;
通过在所述有源层上形成绝缘层和金属层,以在所述有源层上提供TFT的门绝缘层和门电极;
在金属层上形成光刻胶层并使该光刻胶层形成图形,以便具有与所述门电极的期望形状相对应的形状;
利用形成图形的光刻胶作为掩模,以过蚀刻所述门电极和使所述门绝缘层形成图形;
去除光刻胶图形,以及利用形成图形的门绝缘层作为掩模进行低能高浓度掺杂和利用门电极作为掩模进行高能低浓度掺杂;
利用形成图形的门绝缘层作为掩模在所述有源层上形成诱发结晶金属;和
使有源层退火以诱发其结晶,
其中LDD区或补偿结区形成在邻近所述门电极的有源层的一区域中,并且诱发结晶金属由所述门电极补偿。
8、根据权利要求7所述的制造薄膜晶体管的方法,其特征在于,所述的诱发结晶金属至少是由Ni、Pd、Ti、Ag、Au、Al、Sn、Sb、Cu、Co、Cr、Mo、Tr、Ru、Rh、Cd和Pt之一形成的。
9、根据权利要求7或8所述的制造薄膜晶体管的方法,其特征在于,所述的诱发结晶金属是通过溅射、热蒸发、溶液涂覆或者化学汽相淀积(CVD)方法在所述的有源层上形成的,其厚度为10至200。
10、根据权利要求9所述的制造薄膜晶体管的方法,其特征在于,所述的有源层是通过熔炉热处理法、RTA法(快速热退火)、线扫描RTA法或者准分子激光结晶(ELC)法结晶的。
11、根据权利要求7所述的制造薄膜晶体管的方法,其特征在于,所述的门电极由多门电极构成,所述的多门电极的上门电极作为掩膜形成所述的LDD区或者所述的补偿结区。
CNB011415770A 2000-12-01 2001-10-22 制造含结晶硅有源层的薄膜晶体管的方法 Expired - Fee Related CN1187802C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR0072592/2000 2000-12-01
KR10-2000-0072592A KR100390522B1 (ko) 2000-12-01 2000-12-01 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법

Publications (2)

Publication Number Publication Date
CN1355554A CN1355554A (zh) 2002-06-26
CN1187802C true CN1187802C (zh) 2005-02-02

Family

ID=19702576

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011415770A Expired - Fee Related CN1187802C (zh) 2000-12-01 2001-10-22 制造含结晶硅有源层的薄膜晶体管的方法

Country Status (5)

Country Link
US (1) US6548331B2 (zh)
JP (1) JP3713232B2 (zh)
KR (1) KR100390522B1 (zh)
CN (1) CN1187802C (zh)
TW (1) TW517289B (zh)

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7875975B2 (en) * 2000-08-18 2011-01-25 Polyic Gmbh & Co. Kg Organic integrated circuit completely encapsulated by multi-layered barrier and included in RFID tag
JP2004507096A (ja) * 2000-08-18 2004-03-04 シーメンス アクチエンゲゼルシヤフト 有機電界効果トランジスタ(ofet),該有機電界効果トランジスタの製造方法、前記有機電界効果トランジスタから形成される集積回路、及び該集積回路の使用
DE10044842A1 (de) * 2000-09-11 2002-04-04 Siemens Ag Organischer Gleichrichter, Schaltung, RFID-Tag und Verwendung eines organischen Gleichrichters
WO2002025750A1 (de) * 2000-09-22 2002-03-28 Siemens Aktiengesellschaft Elektrode und/oder leiterbahn für organische bauelemente und herstellungsverfahren dazu
DE10061299A1 (de) * 2000-12-08 2002-06-27 Siemens Ag Vorrichtung zur Feststellung und/oder Weiterleitung zumindest eines Umwelteinflusses, Herstellungsverfahren und Verwendung dazu
DE10061297C2 (de) 2000-12-08 2003-05-28 Siemens Ag Verfahren zur Sturkturierung eines OFETs
DE10061286C1 (de) * 2000-12-08 2002-04-04 Hollingsworth Gmbh Vorrichtung zum Aufziehen einer Kardiergarnitur
DE10105914C1 (de) * 2001-02-09 2002-10-10 Siemens Ag Organischer Feldeffekt-Transistor mit fotostrukturiertem Gate-Dielektrikum und ein Verfahren zu dessen Erzeugung
KR100590265B1 (ko) * 2001-03-12 2006-06-15 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법
JP2005509200A (ja) * 2001-03-26 2005-04-07 シーメンス アクチエンゲゼルシヤフト 少なくとも2つの有機電子構成エレメントを有する装置、および該装置のための製造方法
JP4831885B2 (ja) 2001-04-27 2011-12-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE10126859A1 (de) * 2001-06-01 2002-12-12 Siemens Ag Verfahren zur Erzeugung von leitfähigen Strukturen mittels Drucktechnik sowie daraus hergestellte aktive Bauelemente für integrierte Schaltungen
DE10126860C2 (de) * 2001-06-01 2003-05-28 Siemens Ag Organischer Feldeffekt-Transistor, Verfahren zu seiner Herstellung und Verwendung zum Aufbau integrierter Schaltungen
DE10151036A1 (de) 2001-10-16 2003-05-08 Siemens Ag Isolator für ein organisches Elektronikbauteil
DE10151440C1 (de) * 2001-10-18 2003-02-06 Siemens Ag Organisches Elektronikbauteil, Verfahren zu seiner Herstellung und seine Verwendung
KR100566894B1 (ko) * 2001-11-02 2006-04-04 네오폴리((주)) Milc를 이용한 결정질 실리콘 tft 패널 및 제작방법
JP3978019B2 (ja) * 2001-11-19 2007-09-19 矢崎化工株式会社 樹脂被覆鋼管における鋼管と被覆樹脂の分離回収方法、及び分離回収設備
DE10160732A1 (de) * 2001-12-11 2003-06-26 Siemens Ag Organischer Feld-Effekt-Transistor mit verschobener Schwellwertspannung und Verwendung dazu
DE10212639A1 (de) * 2002-03-21 2003-10-16 Siemens Ag Vorrichtung und Verfahren zur Laserstrukturierung von Funktionspolymeren und Verwendungen
DE10212640B4 (de) * 2002-03-21 2004-02-05 Siemens Ag Logische Bauteile aus organischen Feldeffekttransistoren
DE10226370B4 (de) * 2002-06-13 2008-12-11 Polyic Gmbh & Co. Kg Substrat für ein elektronisches Bauteil, Verwendung des Substrates, Verfahren zur Erhöhung der Ladungsträgermobilität und Organischer Feld-Effekt Transistor (OFET)
WO2004017439A2 (de) 2002-07-29 2004-02-26 Siemens Aktiengesellschaft Elektronisches bauteil mit vorwiegend organischen funktionsmaterialien und herstellungsverfahren dazu
EP1526902B1 (de) * 2002-08-08 2008-05-21 PolyIC GmbH & Co. KG Elektronisches gerät
JP2005537637A (ja) 2002-08-23 2005-12-08 ジーメンス アクツィエンゲゼルシャフト 過電圧保護用の有機構成部品および関連する回路
US20060118778A1 (en) * 2002-11-05 2006-06-08 Wolfgang Clemens Organic electronic component with high-resolution structuring and method for the production thereof
KR100466628B1 (ko) 2002-11-12 2005-01-15 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
DE10253154A1 (de) 2002-11-14 2004-05-27 Siemens Ag Messgerät zur Bestimmung eines Analyten in einer Flüssigkeitsprobe
DE50306538D1 (de) * 2002-11-19 2007-03-29 Polyic Gmbh & Co Kg Organische elektronische schaltung mit stukturierter halbleitender funktionsschicht und herstellungsverfahren dazu
US20060035423A1 (en) * 2002-11-19 2006-02-16 Walter Fix Organic electronic component comprising the same organic material for at least two functional layers
TW559896B (en) * 2002-12-17 2003-11-01 Ind Tech Res Inst Method of forming TFT and forming TFT on color filter
DE10300521A1 (de) * 2003-01-09 2004-07-22 Siemens Ag Organoresistiver Speicher
EP1586127B1 (de) * 2003-01-21 2007-05-02 PolyIC GmbH & Co. KG Organisches elektronikbauteil und verfahren zur herstellung organischer elektronik
DE10302149A1 (de) * 2003-01-21 2005-08-25 Siemens Ag Verwendung leitfähiger Carbon-black/Graphit-Mischungen für die Herstellung von low-cost Elektronik
US9369775B2 (en) 2003-01-31 2016-06-14 At&T Intellectual Property I, L.P. Methods and systems for delivering signals from cable networks to telecommunications networks
JP4935071B2 (ja) 2003-02-14 2012-05-23 日本電気株式会社 線路素子および線路素子を適用した半導体回路
KR100956339B1 (ko) 2003-02-25 2010-05-06 삼성전자주식회사 규소 결정화 시스템 및 규소 결정화 방법
KR100530041B1 (ko) * 2003-03-28 2005-11-22 주승기 니켈 합금층을 이용한 다결정 실리콘 박막 형성방법 및이를 이용한 박막 트랜지스터의 제조방법
TWI226660B (en) * 2003-04-01 2005-01-11 Univ Nat Taiwan Method of fabricating polysilicon film by Nickel/Copper induced lateral crystallization
CN100358156C (zh) * 2003-05-06 2007-12-26 Pt普拉斯有限公司 用于lcd板和oeld板的存储电容器结构
KR100928490B1 (ko) * 2003-06-28 2009-11-26 엘지디스플레이 주식회사 액정표시패널 및 그 제조 방법
DE10330062A1 (de) * 2003-07-03 2005-01-27 Siemens Ag Verfahren und Vorrichtung zur Strukturierung von organischen Schichten
DE10330064B3 (de) * 2003-07-03 2004-12-09 Siemens Ag Logikgatter mit potentialfreier Gate-Elektrode für organische integrierte Schaltungen
US7354808B2 (en) * 2003-08-15 2008-04-08 Semiconductor Energy Laboratory Co., Ltd. Resist composition and method for manufacturing semiconductor device using the same
DE10338277A1 (de) * 2003-08-20 2005-03-17 Siemens Ag Organischer Kondensator mit spannungsgesteuerter Kapazität
DE10339036A1 (de) 2003-08-25 2005-03-31 Siemens Ag Organisches elektronisches Bauteil mit hochaufgelöster Strukturierung und Herstellungsverfahren dazu
DE10340643B4 (de) * 2003-09-03 2009-04-16 Polyic Gmbh & Co. Kg Druckverfahren zur Herstellung einer Doppelschicht für Polymerelektronik-Schaltungen, sowie dadurch hergestelltes elektronisches Bauelement mit Doppelschicht
DE10340644B4 (de) * 2003-09-03 2010-10-07 Polyic Gmbh & Co. Kg Mechanische Steuerelemente für organische Polymerelektronik
KR100611224B1 (ko) 2003-11-22 2006-08-09 삼성에스디아이 주식회사 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법
KR100588779B1 (ko) * 2003-12-30 2006-06-12 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
DE102004002024A1 (de) * 2004-01-14 2005-08-11 Siemens Ag Organischer Transistor mit selbstjustierender Gate-Elektrode und Verfahren zu dessen Herstellung
US20050236616A1 (en) * 2004-04-26 2005-10-27 Horng-Huei Tseng Reliable semiconductor structure and method for fabricating
KR100712112B1 (ko) 2004-06-30 2007-04-27 삼성에스디아이 주식회사 반도체 소자 및 그 제조 방법
DE102004040831A1 (de) * 2004-08-23 2006-03-09 Polyic Gmbh & Co. Kg Funketikettfähige Umverpackung
DE102004059464A1 (de) * 2004-12-10 2006-06-29 Polyic Gmbh & Co. Kg Elektronikbauteil mit Modulator
DE102004059467A1 (de) * 2004-12-10 2006-07-20 Polyic Gmbh & Co. Kg Gatter aus organischen Feldeffekttransistoren
DE102004059465A1 (de) * 2004-12-10 2006-06-14 Polyic Gmbh & Co. Kg Erkennungssystem
DE102004063435A1 (de) 2004-12-23 2006-07-27 Polyic Gmbh & Co. Kg Organischer Gleichrichter
US7309895B2 (en) 2005-01-25 2007-12-18 Hewlett-Packard Development Company, L.P. Semiconductor device
DE102005009820A1 (de) * 2005-03-01 2006-09-07 Polyic Gmbh & Co. Kg Elektronikbaugruppe mit organischen Logik-Schaltelementen
DE102005009819A1 (de) 2005-03-01 2006-09-07 Polyic Gmbh & Co. Kg Elektronikbaugruppe
DE102005017655B4 (de) * 2005-04-15 2008-12-11 Polyic Gmbh & Co. Kg Mehrschichtiger Verbundkörper mit elektronischer Funktion
DE102005031448A1 (de) 2005-07-04 2007-01-11 Polyic Gmbh & Co. Kg Aktivierbare optische Schicht
DE102005035589A1 (de) 2005-07-29 2007-02-01 Polyic Gmbh & Co. Kg Verfahren zur Herstellung eines elektronischen Bauelements
DE102005035590A1 (de) * 2005-07-29 2007-02-01 Polyic Gmbh & Co. Kg Elektronisches Bauelement
DE102005042166A1 (de) * 2005-09-06 2007-03-15 Polyic Gmbh & Co.Kg Organisches Bauelement und ein solches umfassende elektrische Schaltung
DE102005044306A1 (de) * 2005-09-16 2007-03-22 Polyic Gmbh & Co. Kg Elektronische Schaltung und Verfahren zur Herstellung einer solchen
ZA200807571B (en) * 2006-03-01 2009-08-26 Ethypharm Sa Crush-resistant tablets intended to prevent accidental misuse and unlawful diversion
KR100770266B1 (ko) * 2006-11-10 2007-10-25 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법
KR101084261B1 (ko) 2010-03-17 2011-11-16 삼성모바일디스플레이주식회사 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법들
CN102751200B (zh) 2012-06-29 2015-06-10 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制造方法
KR102086626B1 (ko) * 2012-11-23 2020-03-11 한국전자통신연구원 자기 정렬 박막 트랜지스터 및 그 제조 방법
CN103413783B (zh) 2013-07-31 2016-02-24 北京京东方光电科技有限公司 阵列基板及其制作方法、显示装置
KR102235421B1 (ko) * 2013-12-06 2021-04-01 엘지디스플레이 주식회사 어레이 기판 및 그 제조방법
CN103794566A (zh) 2014-01-17 2014-05-14 深圳市华星光电技术有限公司 一种显示面板制作方法
CN104681628A (zh) * 2015-03-17 2015-06-03 京东方科技集团股份有限公司 多晶硅薄膜晶体管和阵列基板及制造方法与一种显示装置
JP6434872B2 (ja) * 2015-07-31 2018-12-05 東芝メモリ株式会社 半導体装置
JP6851166B2 (ja) * 2015-10-12 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN106129086B (zh) * 2016-07-21 2019-04-30 深圳市华星光电技术有限公司 Tft基板及其制作方法
CN112635571A (zh) * 2019-09-24 2021-04-09 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备
CN115938923A (zh) * 2021-08-16 2023-04-07 长鑫存储技术有限公司 一种半导体器件的制备方法及半导体器件

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2948965B2 (ja) * 1991-12-02 1999-09-13 松下電器産業株式会社 薄膜トランジスタの製造方法
JPH05175230A (ja) * 1991-12-20 1993-07-13 Toshiba Corp 薄膜トランジスタの製造方法
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
TW241377B (zh) 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
JP3190482B2 (ja) * 1993-05-21 2001-07-23 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5488000A (en) 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
US5581092A (en) * 1993-09-07 1996-12-03 Semiconductor Energy Laboratory Co., Ltd. Gate insulated semiconductor device
JP2759415B2 (ja) * 1993-11-05 1998-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW272319B (zh) 1993-12-20 1996-03-11 Sharp Kk
JPH07321329A (ja) * 1994-05-27 1995-12-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法および液晶表示装置
US6300659B1 (en) * 1994-09-30 2001-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and fabrication method for same
JP3476320B2 (ja) * 1996-02-23 2003-12-10 株式会社半導体エネルギー研究所 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法
JPH10150201A (ja) * 1996-11-19 1998-06-02 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
JPH10173200A (ja) * 1996-12-12 1998-06-26 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JPH118394A (ja) * 1997-06-18 1999-01-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6066547A (en) 1997-06-20 2000-05-23 Sharp Laboratories Of America, Inc. Thin-film transistor polycrystalline film formation by nickel induced, rapid thermal annealing method
KR100276378B1 (ko) 1997-11-12 2001-01-15 주승기 박막트랜지스터 및 그 제조방법
KR100340124B1 (ko) 1998-02-10 2003-01-29 주승기 박막트랜지스터 제조방법
US6278130B1 (en) * 1998-05-08 2001-08-21 Seung-Ki Joo Liquid crystal display and fabricating method thereof

Also Published As

Publication number Publication date
US6548331B2 (en) 2003-04-15
CN1355554A (zh) 2002-06-26
JP2002208599A (ja) 2002-07-26
TW517289B (en) 2003-01-11
US20020068392A1 (en) 2002-06-06
KR20020043116A (ko) 2002-06-08
KR100390522B1 (ko) 2003-07-07
JP3713232B2 (ja) 2005-11-09

Similar Documents

Publication Publication Date Title
CN1187802C (zh) 制造含结晶硅有源层的薄膜晶体管的方法
CN1167114C (zh) 含多晶有源层的薄膜晶体管的制造方法
US7396709B2 (en) Semiconductor device and method for manufacturing the same
JP4667523B2 (ja) 半導体装置及びその作製方法
US6337235B1 (en) Semiconductor device and manufacturing method thereof
JP4663202B2 (ja) TFTのためのSi層の金属誘起による自己整合結晶化を用いる半導体デバイス、トップ・ゲート形TFTおよび該トップ・ゲート形TFTの製造方法
US6833561B2 (en) Storage capacitor structure for LCD and OELD panels
US20160020095A1 (en) Metal-induced crystallization of amorphous silicon in an oxidizing atmosphere
JP4450900B2 (ja) 半導体装置の作製方法
US6784034B1 (en) Method for fabricating a thin film transistor
KR100328126B1 (ko) 트렌치게이트구조를갖는다결정실리콘박막트랜지스터의제조방법
KR100205069B1 (ko) 다결정 실리콘 박막 트랜지스터의 제조방법
KR100504538B1 (ko) 비정질 실리콘의 결정화 방법 및 이를 이용한액정표시장치의제조방법
JP2001028338A (ja) 半導体装置
KR20070000802A (ko) 금속유도측면결정화를 이용한 ldd 구조를 갖는 박막트랜지스터의 제조방법
JP2002094066A (ja) 薄膜トランジスタの製造方法
CN1549033A (zh) 用于lcd板和oeld板的存储电容器结构
JPH09139502A (ja) 半導体装置およびその製造方法
JPH07263704A (ja) 薄膜トランジスタおよびその製造方法
KR20050078392A (ko) 비정질 반도체 박막의 결정화 방법 및 이를 이용한 박막트랜지스터의 제조방법과 박막 반도체 장치
KR100934328B1 (ko) 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그제조방법
JP3417182B2 (ja) 薄膜半導体装置の製造方法及び電子機器の製造方法
TWI223455B (en) Crystalline silicon TFT panel having multi-gate structure used for LCD or OELD
JP3473614B2 (ja) 薄膜半導体装置及び電子機器
KR100439347B1 (ko) 실리콘 박막의 결정화 방법 및 이를 이용한 반도체 소자제조 방법

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050202

Termination date: 20131022