CN1195175A - 流水线式快速存取浮栅存储器结构及其工作方法 - Google Patents

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Abstract

一种非易失性存储结构(10)包含许多由许多浮栅存储单元形成的存储阵列(12),并支持1X和2X的结构。非易失性存储器的设计包括高电平行译码器(16),低电平行译码器(18),数据多路转换开关(24)和低电平控制电路(22)。非易失性存储结构(10)特征在于具有100MHz工作频率的流水线结构。数据多路转换开关(24)和具有主锁存/从锁存部分的读取放大电路(26)提高了数据存取速度。

Description

流水线式快速存取浮栅存储器结构及其工作方法
本发明一般涉及存储器器件，更确切地说与具有提高数据存取速度的流水线工作方式的电可檫除可编程只读存储器EEPROM或闪烁存储器相关。
闪烁存储器件用于各种产品，包括蜂窝式电话和顶置盒。闪烁闪烁存储器灵活多样，因为最终用户可以在制造过程中最后一步编制微码和软件。在制造过程中的最后一个周期可编程的能力使得制造商节约了资金和周期设计时间。闪烁存储器有各种优越性，包括用户多样性和各种配置；然而，闪烁存储器也有一些固有的缺点，包括比传统易失性存储，比如动态随机存储器DRAM和静态随机存储器SRAM，要低的数据存取速度。闪烁存储器一般工作的最大数据存取速度为45至50MHz。象DRAM和SRAM这些传统易失性存储器目前在各种应用中工作速度相当快。闪烁存储器现在被建议与数字信号处理器DSP一起集成在同一块衬底上嵌入应用。然而，DSP在超过100M系统时钟下工作，浮栅存储阵列的较低存取速度是主要的限制。所以，闪烁存储器的速度必须提高，以减小DSP瓶颈。
除了浮栅阵列中较慢的存取速度外，闪烁存储器目前还不能提供很高速度的随机存取能力。一般说，进一步使得工作效率低是采用了页模式存取。这就需要一个流水线结构来提高闪烁存储器的速度和吞吐量，同时保持随机存取。
图1示意了一个根据本发明的存储结构。
图2示意了根据本发明的一种存储器2X结构的指令序列。
图3示意了根据本发明的图2中所画的时间图。
图4示意了根据本发明的的第二种存储器2X结构的指令序列。
图5示意了根据本发明的与图4相关的时间图。
图6示意了根据本发明的1X结构的指令序列。
图7示意了根据本发明与图6相关的时间图。
图8示意了根据本发明的读取电路框图和电路简图。
图9示意了根据本发明与图8相关的详细电路图。
图10示意了根据本发明的一个集成电路。
应该理解的是为了说明的简单明了，图中示意的部分无需等比例画出。例如，一些部分的尺寸，为清楚起见，相对其它部分而被放大。进一步，被认为可理解的地方，参考号码在图中重复使用，以指明相应或类似的部分。
                优选结构的描述
本发明一般涉及有着高速数据存取速度的浮栅存储系统。为得到较高的数据存取速度，浮栅存储阵列中未选中的位线要预充至一定电位。在某些结构中，这种新的预充步骤可增加功耗，当然这因工作速度的提高而得到补偿。除了位线预充，数据存取的流水线结构将大大提高对存储阵列数据存取的速度。采用主/从读取配置，由此主锁存器在第二个数据读取时完成数据读取动作，而从锁存器输出来自第一个读取动作的数据。另外，具有第一和第二输入的主锁存器通过读取电路中的适当开关以使得读取更准确。流水线过程需要多个节拍，其中两个或更多的节拍用于数据读取，以保证正确的数据读出。对于进一步的流水线过程，字线数据和位线数据被锁存在行和列译码器中。在同一个系统中，保持存储单元的随机存取。另外，当选中的位线正在编程时，未选中的位线被拉低，以避免错误的编程。当采用这种设计时，数据存取速度可以超过50MHz，优化后，存取速度可接近或超过100MHz。所以，这种闪烁存储结构可与数字信号处理器DSP嵌合在一起，而不产生严重的处理瓶颈。
本发明可参照图1-10作进一步的理解。
图1描绘了一种根据本发明结构的存储结构10。存储结构10包括众多存储阵列12，其中存储阵列12由浮栅存储单元构成。存储结构10还包括高电平行译码器16，低电平行译码器18，高电平控制电路20，低电平控制电路22，读取放大电路26，数据多路转换开关24，以及列译码器14。存储结构10通过一双向总线发送和接收n位信息。
高电平控制电路20和低电平控制电路22分别控制高电平行译码器16和低电平行译码器18。读取放大电路26在读取放大电路26的任一边对称地读取浮栅存储单元元。数据多路转换开关24连接到读取放大电路26的输出。存储结构10接收N位信息，并译码成存储阵列12中的行和列。低电平行译码器和高电平行对码器16接收N位的信息。列译码器14也接收N位的信息。低电平行译码器18，高电平行译码器16和列译码器的结合可对浮栅存储单元随机地存取。
存储结构10提供了许多的优点，包括数据吞吐量和效率的增加。在优选结构中，存储阵列包括128列和256行，而读取放大电路26有16个读取放大电路，这些电路用来放大和发送位于存储阵列中选中的行和列上的被选中浮栅存储单元中存储的数据。读取放大电路26的输出包括驱动一16位宽数据总线的三态驱动器。每个数据多路转换开关24从8条位线中选中一条与数据线连通。存储结构10的优点包括以流水线方式增加的读取能力。优点还包括使用低电平行译码器18和高电平行译码器16的灵活性。存储结构10的另一个优点就是提高了存取速度。应该理解的是本发明的随机存取速度可高达100Mhz。
图2示意出提供给根据本发明结构的存储结构10的一套指令序列列的时间周期。第一个指令序列40包括下列指令：接收N位地址，锁存和译码N位地址，选中字线，选中和预充位线及数据线，读取选中的浮栅存储单元，以及传送或输出数据。第二个指令序列42和第三个指令序列44象第一个指令序列40所示的包括七个相同的流水线状态。指令序列40，42和44体现了流水线结构的特征，其中流水线指令序列40，42和44每条的状态相交叠，从而提高浮栅存储单元中数据存取效率。
第一个指令序列40横跨时钟节拍T2，T3，T0，T1，T2，T3和T0。3个节拍的等待时间过后，输出第一个数据的有效值，此后，每四个流水线节拍数据就会在T2时出现。从节拍2(T2)开始，相应于存储阵列中存储数据的部分的地址提供给存储结构10。在时钟节拍T3时，地址有选择地被锁存和译码。在与地址译码交叠的时间处，结构10中的位线和数据线被预充至1.2负或类似的工作电平。在时钟节拍T3时对选中的位线和数据线的预充使得下一个时钟节拍的读取速度加快，从而提高浮栅存储器的存取速度。时钟节拍T0在行译码器确定读取哪一行后，选中适当的字线，读取动作的第一部分(读取1)也发生在时钟节拍T0中选择字线的同时。在时钟节拍T1时，完成读取的第二部分(读取2)。换言之，图2中四状态流水线方法(T0-T3是一个四状态的流水线)有两个节拍读取动作。通过采用两个节拍来进行读取，整个时序40的工作频率可以提高，而无需考虑读取的完整性。当读取2和时钟T1结束时，在时钟T2时输出数据，以及在完成指令序列40的T3和T0两个或更多时钟节拍内保持数据有效。应该理解的是结构10从时序40中T2开始维持数据的输出，直到下一个T2保证得到合适的维持时间和建立时间。
在指令序列40中的时钟节拍T2开始时，指令序列42通过接收一新的地址而从时钟节拍T2开始。所以，在一定的时间周期内存储结构10在同时进行两个存储器读取动作。在时钟节拍T3时，新的地址被解码，并有选择性地锁存。同时，位线和数据线被预充至1.2伏或类似的工作电压。将位线和数据线预充至1.2伏是为在接下来的节拍T0时的读取作装备。在时钟节拍T0时字线被选中或者使能，并且两个节拍读取动作的第一个节拍(读取1)开始。在开钟节拍T1时，读取动作的第二部分(读取2)开始。在时钟T2时，第二个读取动作的数据被输出，并且维持在T3和T0两个或更多时钟节拍内保持有效。同时，指令序列44通过接收另外一个地址开始。
在时钟节拍T3时，给指令序列44的地址被解码并有选择地锁存。位线和数据线被预充至使得两个节拍的读取动作在时钟节拍T0时开始的1.2伏或类似的工作电压。在时钟节拍T0时，字线也被选中或使能。在时钟节拍T1时，读取动作的第二部分(读取2)开始。在时钟节拍T2时，数据输出，并在结束指令序列44的T3和T0两上或更多时钟节拍内保持数据有效。所以图2中流水线过程说明的是一个具有在等待最初数据开始3个节拍时间后，每4个节拍就进行数据存取的两节拍例子过程。
图2流水线技术的优点包括较快的数据存取速度，同时保持足够的读取时间以确保数据的完整性。图2显示了提高允许多指令序列时间上交叠的浮栅存储结构的效率和吞吐量的流水线结构。这种流水线结构的优点包括在同一时钟节拍内多动作发生，两节拍读取，三节拍数据保持，较高时钟频率，同时保持随机存取能力。例如，图2中的流水线技术可用来提高EEPROM，EPROM，闪烁存储器以及类似存储器的数据存取速度。图2的流水线技术可在每两个系统时钟提供一个新的数据值。所以，图2的流水线技术被称作2X存取技术。
图3绘出了根据图2流水线技术的时间图。图3中，含有存储结构10的集成电路，其系统时钟工作在提供给存储结构10的同样节拍时钟频率。所以，每两个系统时钟，存储结构10中的存储单元就有一个数据输出。图2中的指令序列40在图3画成时间图的形式。在图3的时钟节拍T2时，地址(ADD)如图2中第一个T2所示意的被接收。在时钟节拍T3时，时序40的地址通过ADD被锁存(LATCHED)，而将位线和数据线预充至1.2伏或类似电压值的片选BS从锁存的地址译码获得。在时钟T3时，信号(PCHG)选择位线，并预充到1.2伏的电平。在时钟T0，第一个读取动作(读取1)开始。在时T0，字线(WL)象图3中节拍T0时WL实线所指的一样被选择。图3中T0时虚线指的是未选择的字线。时钟节拍T0时，选择的位线(BL)通过图2中读取1动作被读取。时钟节拍T0时，信号RSELRB变成有效低电平，打开读取放大器的传输门开始两节拍读取动作中的第一个节拍(见图8)。
在时钟节拍T1时，读取动作就象图3中SO/SOB信号指示的一样，在两节拍动作的第二拍(读取2)开始时完成。在时钟节拍T2时，图3的锁存使能(LE)和输出使能(OE)有效，提供输出数据(DOUT)。信号LE/OE用来将读取的数据值从主锁存器传送到从锁存部分，并从锁存部分提供数据输出(DOUT)(见图8)。输出使能(OE)使得输出数据(DOUT)被传送到其它电路。
图3示意了一个提高存储读取动作速度的流水线结构。例如，采用图3所示的系统会导致每四个时钟节拍，即每两个系统时钟提供数据。
图4示意了一个不同于图2-3的另外一种2X结构的时间图。图4给出指令序50，指令序列52和指令序列54。指令序列50在时钟节拍T2开始，在第二个时钟节拍T1结束。图4示意了一个采用四节拍(T0-T3)的四状态流水线过程。开始于指令序列50中时钟节拍T2的第一个存储器存取动作是接收地址(ADD)。在时钟节拍T3时，第一个存储器存取的地址被锁存，并被译码。在时钟节拍T0时，字线(WL)被选中，位线和数据线预充至1.2伏或类似工作电压。在时钟节拍T1时，两节拍的读取动作通过读取1开始。两节拍读取动作的第二部分(读取2)在时钟节拍T2时进行。时序50的第一个存储器读取的数据在节拍T3时输出，并在结束指令序列50的时钟节拍T0和T1中保持有效。
参照指令序列50中读取2动作发生的第二个时钟节拍T2，指令序列52通过接收第二个存储器读取动作的地址开始。参照时钟节拍T3，当通过时序50为第一个读取动作输出数据时，地址锁存给时序52。给时序52的地址也在时钟节拍T2时被译码。在时钟节拍T0时，字线(L)被选中，并且位线(BL)和数据线(DL)为了时序52的读取而被预充至1.2伏。通过读取1在时序52的时钟节拍T1时开始两节拍读取动作。两节拍读取动作的第二部分(读取2)在时钟节拍T2时完成。在完成读取2动作的同一个时钟节拍T2时，指令序列54接收另外一个地址。给时序52的数据在时钟节拍T3时输出，并在时钟节拍T0和T1中保持有效。在时钟节拍T3时，给指令序列54的地址被锁存，并被译码。在时钟节拍T0时，字线(WL)被选中，位线(BL)和数据线(DL)被预充至1.2伏或类似的工作电压。两节拍读取动作开始于读取1的时钟节拍T1，这个读取动作在读取2的时钟节拍T2时结束。当时序54的两节拍读取动作完成时，时序54的数据在T3时输出，由此结束指令序列54。所以，图4中的流水线过程是一个每两个系统时钟就提供一个数据输出的2X过程。图4的过程是一个2：2：2：2…流水线过程，其中第一个数据部分在等待四个时种节拍后输出，并且随后的数据输出每四个时钟节拍发生一次。
图4的优点包括一个通过指令序列50，52和54提供多个流水线数据值的流水线结构。这个流水线结构提供增加的数据吞吐量和至少50MHz并可选择性地达到或超过100MHz的速度。图4显示了提高允许多指令序列时间上交叠的浮栅存储结构的效率和吞吐量的流水线结构。这种流水线结构的优点包括在同一时钟节拍多动作发生，两节拍读取，多达四节拍的数据保持，较高时钟频率，同时保持随机存取能力。例如，图4中的流水线技术可用来提高EEPROM，EPROM，闪烁存储器以及类似存储器的数据存取速度。图4的流水线技术可用来每两个系统时钟提供一个新的数据值。所以，图2的流水线技术被称作2X存取技术。
图5绘出了根据图4流水线技术的时间图。图4中，含有存储结构10的集成电路，其系统时钟工作在提供给存储结构10的相同的节拍时钟频率。所以，每两个系统时钟，存储结构10中的存储单元就有一个数据输出。图4中的指令序列50在图象画成时间图的形式。在图5的时钟节拍T2时，地址(ADD)如图4中第一个T2所示意的被接收。在时钟节拍T3时，时序50的地址通过ADD被锁存(LATCHED)并被译码，在时钟节拍T0时，信号(PCHG)选中位线并将它预充至1.2伏或类似的工作电压，字线(WL)如图5中实线所指的被选中。图5中T0时虚线指的是未选择的字线。在时钟T1，第一个读取动作(读取1)开始。在时钟T1，选中的位线(BL)通过图4中读取1动作被读取。在时钟节拍T2时，读取动作就象图5中SP/SOB信号指示的一样，在两节拍动作的第二拍(读取2)开始时完成。在时钟节拍T0时，信号RSELRB变成有效低电平打开在时钟节拍T0-T2开始读取的读取放大器的传输门。注意，这种流水线技术实际上允许比两个节拍读取稍微要长一点的读取时间。
图5中，在时钟节拍T3时，锁存使能(LE)和输出使能(OE)有效，以提供输出数据(DOUT)。信号LE/OE用来将读取的数据值从主锁存器传送到从锁存部分，并从锁存部分提供数据输出(DOUT)(见图8)。输出使能(OE)使得输出数据(DOUT)被传送到其它电路。
图5示意了一个提高存储读取动作速度的流水线结构。例如，采用图5所示的系统会导致每四个时钟节拍提供数据。应该理解的是，图2-3中第一种情形的流水线技术可完成串操作处理，而图4-5的流水线技术可用在同一种存储结构上。
图6示意了一个带有指令序列60，62，64和66的1X结构的流水线过程。换言之，每个系统时钟，在产生第一个流水线的读取/等待之后，提供一个新的输出数据。指令序列60开始于在时钟节拍T2时接收第一个指令序列60的地址。指令序列60的地址在时钟节拍T3时被锁存。在时钟节拍T0时该地址被译码。字线(WL)被锁存或使能，并且位线(BL)和数据线(DL)在时钟节拍T1时被预充至1.2伏或类似的工作电压。一个三节拍的读取动作开始于读取1时时钟节拍T2，并且主锁存器(S1)的预充也开始于时钟节拍T2(见图8中主锁存器114)。在时钟T2时，时序62第二个读取动作的地址被接收。时序60的读取动作在时钟节拍T3中与读取2一起继续进行。在时钟T3时，来自时序62的地址被锁存。时序60的三节拍读取通过时钟节拍T0时的读取3来结束。在时钟节拍T0时，读取电路的从锁存器(S2)的预充也在进行(见图8中的从锁存器118)。在T0时，时序62的地址被译码。在时钟节拍T1时，主锁存器被锁住，数据输出(DOUT)开始。在时钟节拍T1时，字线(WL)被锁住或使能，并且位线(BL)和数据线(DL)为时序62而被预充至1.2伏或类似的工作电压。提供给时序60的数据从图6中的时钟节拍T1到T3被从锁存器118保持有效(见图8)。
在时钟节拍T2时，当来自时序60的数据提供时，时序62数据的读取通过读取1开始，并且主锁存器114(见图8)为时序62的读取动作而进行预充。另外，在节拍T2时，地址提供给时序64。当时序60的数据在节拍T3时提供时，时序62读取的第二个节拍发生。进一步，在节拍T3时，时序64的地址被锁存。所以，图6中有两个节拍，其中，三个读取动作在存储结构中同时进行。
正象图6中所示，流水线可延续下去，其中T0-T3可以在最初的流水线等待发生后为任何数量的存储器读取而无限次地重复下去。所以，时序60，62，64和66以流水线方式完成处理过程。图6中的流水线过程有一个6个节拍或1.5个系统时钟的等待，由此在建立等待时间之后，每4个节拍或1个系统时钟数据输出。因此，流水线是一个1.5：1：1：1…的结构。
图6的优点包括通过指令序列60-66提供多个流水线数据值的流水线结构。这个流水线结构提供增加的数据吞吐量和至少80MHz并可选择性地达到或超过100MHz的速度。图6显示了提高允许多指令序列时间上交叠的浮栅存储结构的效率和吞吐量的流水线结构。这种流水线结构的优点包括在同一时钟节拍多任务发生，三节拍读取，与系统时钟比较时为一2X节拍时钟，多达三节拍的数据保持，较高时钟频率，同时保持随机存取能力。例如，图6中的流水线技术可用来提高EEPROM，EPROM，闪烁存储器以及类似非易失性存储器的数据存取速度。图6的流水线技术可用来在建立等待完成后每个系统时钟提供一个新的数据值。所以，图4的流水线技术被称作1X存取技术。
图7画出了与图6相关的一个1X流水线结构的时序图。作为1X结构，系统时钟每两个时钟节拍翻转一次。在时钟节拍T2时，指令序列60的地址被接收，并在时钟节拍T3时锁存。第一个片选BS1在时钟节拍T1时被锁存，第二个片选BS2在随后的时钟节拍T0时被锁存。字线(WL)被选中，位线(BL)和数据线(DL)在分别被标为WL和DL的时钟节拍T1时被预充。字线(WL)在时钟节拍T1时被选中，如时钟节拍T1时虚线所表示的。3个节拍读取动作在DL信号中的时钟节拍T2时开始。PCHGS1在读取电路的时钟节拍T2时选择对主锁存器114进行预充(见图8)。读取动作在时钟节拍T3时继续进行。在读取电路的时钟节拍T0时，从锁存器(S2)的预充开始于从锁存器118的预充信号PCHGS2。主锁存器114(见图8)在时钟节拍T1时被锁存，而数据在时钟节拍T1时输出。数据通过输出使能(OE)信号输出。数据(DOUT)在时钟节拍T1，T2和T3总共3个时钟节拍中保持有效，以保证在存储结构中的建立和保持时间。
图7的优点包括一种提高所有速度和时间吞吐量的流水线结构。3个指令序列通过图6-7所示的1X系统同时进行。例如，指令序列60，62和64在图6-7的时钟节拍T2和T3中同时进行。
图8所示的是根据本发明的一种结构的电路图。电路图100包括含有大量EEPROM存储单元的左存储阵列104，左阵列数据多路转换开关106，右阵列数据多路转换开关108，含有大量EEPROM存储单元的右存储阵列110，第一级读取放大器负载112，第一级读取放大器114，第二级读取放大器负载116，第二级读取放大器118，参考电流源120，传输门160，162，164，166，172和174，缓冲器176，反相器168，170和门178，以及预充电路180和182。第一级读取放大器负载112包括反相器122，PMOS晶体管124，PMOS晶体管126和PMOS晶体管128。第一级读取放大器114包括反相器130和反相器132。第二级读取放大器负载116包括反相器148，PMOS晶体管150，PMOS晶体管152和PMOS晶体管154。第二级读取放大器118包括反相器156和反相器158。参考电流源120包括NMOS晶体管136，NMOS晶体管138和NMOS晶体管140，NMOS晶体管142，NMOS晶体管144，以及NMOS晶体管146。左存储阵列104与左数据多路转换开关106连接。接收一个预充信号作为输入的预充电路180与左数据多路转换开关106连接。左数据多路转换开关106也与传输门160和传输门164连接。同样地，右存储阵列110与右数据多路转换开关108连接，而预充电路182与右数据多路转换开关108连接。传输门162和传输门166依次与右数据多路转换开关108连接。在第一级读取放大器负载112中反相器122的输入与预充信号连接，而反相器122的输出与PMOS晶体管124，PMOS晶体管126和PMOS晶体管128的栅电极连接。PMOS晶体管124的源和PMOS晶体管128的源接VDD。PMOS晶体管124的漏与传输门160和传输门162连接。同样地，PMOS晶体管128的漏与传输门164和传输门166连接。另外，PMOS晶体管124的漏与反相器170的输入连接，并与第一级读取放大器114中反相器130的输入和反相器132的输出连接。同样地，PMOS晶体管128的漏与第一级读取放大器中反相器130的输出和反相器132的输入连接，并与反相器168的输入连接。如图8所示，反相器130的输出与反相器132的输入连接，而反相器132的输出与反相器130的输入连接。反相器168的输出与传输门172连接，而反相器170的输出与传输门174连接。第二级读取放大器负载116中的反相器148接收一预充信号，PCHGS2，作为输入，而反相器148的输出与PMOS晶体管150，PMOS晶体管152和PMOS晶体管154的栅电极连接。PMOS晶体管150的源和PMOS晶体管154的源接VDD。PMOS晶体管150的漏与传输门172第二级读取放大器118和反相器176的输入连接。更特别的是，PMOS晶体管150的漏与反相器156的输入和第二级读取放大器118中反相器158的输出连接。同样地，PMOS晶体管154的漏与传输门174以及第二级读取放大器118中反相器156的输出和反相器158的输入连接。AND门的输出与反相器158连接。AND门178接收两个输入，一个锁存使能信号，LE和来自反相器184的预充信号，PCHGS2。另外，传输门172和传输门174接收锁存使能条信号(bar sianal)，LEB，作为输入。缓冲器176接收一个输出使能信号，OE，作为输入。在参考电流源120中，NMOS晶体管140的源接地，而NMOS晶体管140的漏与NMOS晶体管138的源连接。NMOS晶体管138的漏与NMOS晶体管136的源连接，而NMOS晶体管136的漏与传输门162，传输门166以及右数据多路转换开关108连接。同样地，NMOS晶体管146的源接地，而NMOS晶体管146的漏与NMOS晶体管144的源连接。NMOS晶体管144的漏与NMOS晶体管142的源连接，而NMOS晶体管142的漏与传输门164，传输门160以及左数据多路转换开关108连接。另外，NMOS晶体管136的源和NMOS晶体管138的漏接电压偏置信号，VBIAS。同样地，NMOS晶体管142的源和NMOS晶体管144的漏接同一电压偏置信号，VBIAS。如图8所示，NMOS晶体管136，NMOS晶体管138，NMOS晶体管142和NMOS晶体管144的栅电极也与接电压偏置信号，VBIAS。NMOS晶体管140的栅电极与参考电流右选择信号，REFR，连接，而NMOS晶体管146的栅电极与参考电流左选择信号，REFL，连接。另外，传输门160和传输门166接收行选择左信号，RSELLB，作为输入。同样地，传输门162和传输门164接收行选择右信号，RSEL-RB，作为输入。
图9示意了一个根据图8画的详细电路图。图9画出了数据多路转换开关和位线预充方法的电路图。位线预充是在框图204中。框图204接收预充控制信号OCHGD。反相器214产生PCHGD的互补信号，并作为一个输入提供给NAND门216。列选择信号，COL，提供给NAND门216的另一个输入。NAND门216的输出提供给NAND门218的第一个输入。写使能的互补信号，WEB，提供给NAND门218的第二个输入。NAND门218的输出与PMOS晶体管220的栅连接。晶体管220的漏与NMOS晶体管228的漏连接。晶体管220的源接电源VDD。数据多路转换开关24画在框图190中。数据多路转换开关24接收一偏置电压，VBIAS，列选择的互补信号，COLB，列选择信号，COL，写使能信号，WE，和写使能的互补信号，WEB。偏置电压信号提供给NMOS晶体管228的栅。位线与晶体管228的源和PMOS晶体管230的源连接。晶体管228的漏与PMOS晶体管226的源和NMOS晶体管224的源连接。列选择的互补信号，COLB，提供给晶体管226的栅和NMOS晶体管212的栅。列选择信号，COL，提供给晶体管224的栅。晶体管226和224的漏都与数据线连接。写使能信号，WE，提供给NMOS晶体管210的栅。晶体管210的源与晶体管212的漏连接。晶体管212的源接地。晶体管210和212组成了示意位线复位电路图的框图202。晶体管210的漏与位线和NMOS晶体管208的漏连接。块图200是将位线电压泄放到预定电平的泄放电路，它包括NMOS晶体管206和NMOS晶体管208。NMOS晶体管208的漏与位线和晶体管210的漏连接。晶体管208的源与晶体管206的漏连接。晶体管206的源接地。时钟信号提供给晶体管206和208的栅，来控制漏电和时序。
图9的优点包括把未选择的位线预充至1.2伏的块图204。另一个优点是在写的过程中将未选择的位线接地，防止不正确的编程发生。
图10示意了根据本发明的一个集成电路。一个数字信号处理器(DSP)的核302和一个非易失性存储器的核304，通过各种双向总线连接。地址总线306在DSP核和非易失性存储器核304间传送地址。数据总线308在DSP核和非易失性存储器核304间传送数据和信息。控制总线306在DSP核和非易失性存储器核304间传送有关建立，优先，中断的信息。
集成电路的优点包括由于较近距离带来的连线的减少和速度的提高。DSP核可由微控制器或微控制器核来替换。
尽管本发明参照一定结构进行了描述，但本领域的工程师可对它作进一步的改动和提高。所以，应该清楚的是，本发明包括所有诸如所附权利要求中所定义的不偏离本发明精神和范围的改动。

Claims (10)

1.一种非易失性存储电路，其特征在于：
衬底上含有许多非易失性存储单元的许多存储区；
与许多非易失性存储单元连接的地址译码电路，其中，地址译码电路是用来翻译输入地址以及启动与许多非易失性存储单元连接的许多导线；
为从许多非易失性存储单元中读取数据而与许多非易失性存储单元连接的读取电路，该读取电路有着主部分和从部分，其中，从部分与主部分连接并用来为输出而存储前面已被主存部分读取的第一个数据值，而主部分用来读取第二个数据值；以及
其中，非易失性存储电路是用来以流水线方式从许多非易失性存储单元中读取数据。
2.权利要求1的非易失性存储电路，其进一步特征在于预充电路，其中，预充电路是当许多位线被读取电路读取时，用来预充许多非易失性存储单元中许多未选择位线的。
3.权利要求1的非易失性存储电路，其进一步特征在于非易失性存储单元是随机存储单元。
4.权利要求1的非易失性存储电路，其进一步特征在一个数字信号处理器(DSP)，其中，数字信号处理器与非易失性存储电路连接，并且数字信号处理器位于该衬底上。
5.一种非易失性存储电路，其特征在于：
衬底上含有许多非易失性存储单元的许多存储区；
与许多非易失性存储单元连接的地址译码电路，其中，地址译码电路是用来翻译输入地址以及启动与许多非易失性存储单元连接的许多导线；
为从许多非易失性存储单元中读取数据而与许多非易失性存储单元连接的读取电路，该读取电路具有一个第一电流参考源，一个第二电流参考源和读取部分，读取部分具有一个第一输入和一个第二输入，其中，当读取部分的第一输入从存储器的第一区接收数据时，第一电流参考源与读取部分的第二输入连接，而当读取部分的第一输入从存储器的第二区接收数据时，第二电流参考源则与读取部分的第二输入连接；
与许多非易失性存储单元连接的预充电路，其中，预充电路是当许多位线被读取电路选中和读取时，用来预充许多非易失性存储单元中许多未选择位线的；以及
其中，非易失性存储电路是用来以流水线方式从许多非易失性存储单元中读取数据。
6.权利要求5的非易失性存储电路，进一步特征在于一个CPU核，其中，CPU核与非易失性存储电路连接，并且CPU核位于该衬底上。
7.一种非易失性存储电路，其特征在于：
含有许多浮栅存储单元的许多存储区；
与许多浮栅存储单元连接的地址译码电路，其中，地址译码电路是用来翻译输入地址以及启动与许多浮栅存储单元连接的许多导线；
为从许多浮栅存储单元中读取数据而与许多浮栅存储单元连接的读取电路，有着主锁存部分和从锁存部分的读取电路，其中，从锁存部分与主锁存部分连接，并用来为输出而存储前面已被主锁存部分读取的第一个数据值，而主锁存部分用来读取第二个数据值；以及
其中，非易失性存储电路是用来以流水线方式从许多浮栅存储单元中读取数据，采用至少4个节拍时间的流水线过程，其中，4个节拍中的两个被用以在读取电路中完成数据的读取。
8.权利要求7的非易失性存储电路，它的进一步特征在于预充电路，其中，预充电路是当许多位线被读取电路读取时，用来预充许多浮栅存储单元中许多未选择位线的。
9.一种非易失性存储电路，其特征在于：
含有许多随机存取的浮栅存储单元的许多存储区；
与许多浮栅存储单元连接的地址译码电路，其中，地址译码电路是用来翻译输入地址以及启动与许多浮栅存储单元连接的许多导线；
为从许多浮栅存储单元中读取数据而与许多浮栅存储单元连接的读取电路，有着主锁存部分和从锁存部分的读取电路，其中，从锁存部分与主锁存部分连接，并用来为输出而存储前面已被主锁存部分读取的第一个数据值，而主锁存部分用来读取第二个数据值；以及
其中，非易失性存储电路是用来以流水线方式从许多浮栅存储单元中读取数据，采用至少4个节拍时间的流水线过程，其中，4个节拍中的3个被用以在读取电路中完成数据的读取。
10.权利要求9的非易失性存储电路，其进一步特征在于预充电路，其中，预充电路是当许多位线被读取电路读取时，用来预充许多浮栅存储单元中许多未选择位线的。
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