CN1199264C - 内插器及其制造方法 - Google Patents

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Abstract

一种适合于将集成电路连接到支撑衬底的结构是一种内插器，其中该结构具有与该集成电路良好匹配的热膨胀特性。该集成电路和该内插器由具有基本上相同的热膨胀系数的主体组成。该内插器具有适于电气地并机械地耦合到集成电路的第一表面。该内插器具有适于电气地并机械地耦合到支撑衬底的第二表面。导电通孔提供在该内插器的该第一表面和该第二表面之间的信号通路。在内插器中可采用不同的电路元件。这些电路元件可以是有源元件、无源元件、或有源元件和无源元件的组合。

Description

内插器及其制造方法
技术领域
本发明涉及在集成电路和支撑衬底例如印刷电路板之间的连接。特别地，本发明涉及一种内插器，用于将集成电路耦合到支撑衬底。
背景技术
集成电路已经制造了许多年。常规上讲，这种制造包括将各种各样的有源电路元件和无源电路元件集成到一块称为管芯的半导体材料里，并将该管芯封装到陶器或塑料封装里。然后通过连接沿封装的外围排列的插脚将这些封装典型地粘附到印刷电路板。通过将各种各样的集成电路封装连接到印刷电路板就能形成电子系统。
随着半导体制造技术的发展，实质上导致了在每个集成电路上的晶体管数量的增加，相应地提高每个集成电路的功能成为可能。随着提高功能导致了必须增加在集成电路和集成电路作为其一部分的电子系统的其它部分之间的输入/输出(I/O)接线的数量。一种将编址增加的用于I/O接线的所需的适应设计是简单地将附加的插脚添加到封装。遗憾的是将插脚添加到封装会增加由封装消耗的面积。进一步的将编址增加的用于I/O接线所需的适应设计而不必消耗不希望的大量面积是网格插针阵列(PGA)和网格焊球阵列(BGA)封装的改进。在这种封装里，按二维阵列在封装的主表面实际部分上设置大量的I/O接线端子。这些PGA和BGA封装典型地包含一个集成电路管芯，并粘附到支撑衬底例如印刷电路板。
虽然PGA和BGA封装提供用于集成电路所需的大量的I/O接线的节省空间的解决方法，但是从制造它们的材料中典型地没有提供按照它们的各自的热膨胀系数与集成电路管芯的材料的良好匹配。
必须具有一种适合于电气和机械地将集成电路耦合到支撑衬底的结构，其中该结构具有与集成电路良好匹配的热膨胀特性。还需要一种制造这种结构的方法。
发明内容
简要地，适合于将集成电路连接到支撑衬底的一种结构是一种内插器，其中该结构的热膨胀特性与集成电路良好匹配。集成电路和内插器由基本上具有相同的热膨胀系数的主体构成。内插器具有适于电气地并且机械地与集成电路耦合的第一表面。内插器具有适于电气地并且机械地与支撑衬底耦合的第二表面。导电通孔在内插器的第一表面和第二表面之间提供信号通道。
在本发明的另一个方面，可以将不同的电路元件合并到内插器里。这些电路元件可以是有源元件、无源元件、或有源元件和无源元件的组合。
本发明提供了一种制造内插器的方法，包括在衬底的每个第一表面和第二表面上形成氧化层；布图第一表面的氧化层以便暴露该衬底的第一部分和第二部分；通过该暴露的衬底的第一部分进行各向同性腐蚀直到形成至少一个深通孔开口的第一部分；通过该暴露的衬底的第二部分进行各向异性腐蚀直到形成至少一个深通孔开口的第二部分；将阻挡层和晶种层溅射到至少一个深通孔开口的该第一和第二部分上；在该晶种层之上电镀导电材料直到形成至少一个深通孔；在该衬底的该第二表面之上形成通孔和互连线；在该衬底的第二层上形成蚀刻终止层；在蚀刻终止层上沉积氧化层；布图氧化层以便暴露蚀刻终止层的部分；腐蚀蚀刻终止层的暴露部分；在衬底的第二表面上沉积阻挡层和晶种层；以及在该晶种层之上电镀导电材料，其中所述内插器的衬底和内插器将被耦合到的集成电路的衬底包括相同的材料。
所述互连线可以电气耦合到至少一个深通孔。
所述氧化层可以被加热生长到厚度大约为0.5μm。
该方法进一步包括在衬底的第一表面上溅射阻挡层和晶种层之前在至少一个深通孔开口的内表面生长氧化层。
所述阻挡层的厚度可以在10-50nm的范围内。
所述晶种层的厚度可以在100-300nm的范围内。
该方法进一步包括在衬底的第一表面之上沉积铜层。
本发明还提供一种制造内插器的方法，包括：在衬底的第一表面之上形成第一组互连线；在衬底的第一表面之上形成第二组互连线；以及在第一组互连线和第二组互连线之间形成通孔，所述方法还包括：在衬底的第一表面上形成第一氧化层，在衬底的第二表面上形成第二氧化层；在第一氧化层上形成第一蚀刻终止层；布图该第一蚀刻终止层以便暴露第一蚀刻终止层的部分；腐蚀第一蚀刻终止层的暴露部分以形成沟槽；在衬底的第一表面上溅射阻挡层和晶种层；在该晶种层之上电镀导电材料；在衬底的第一表面上形成互连线；以及在衬底的第一表面上沉积第二蚀刻终止层，其中所述内插器的衬底和内插器将被耦合到的集成电路的衬底由相同的材料制成。
该方法进一步包括：在第二蚀刻终止层之上沉积第三氧化层；布图第三氧化层以便暴露将要去除的该第三氧化层的第一部分以便形成通孔开口；蚀刻该第三氧化层的第一部分；布图第三氧化层以便暴露将要去除的该第三氧化层的第二部分以便形成互连线；蚀刻该第三氧化层的第二部分；将阻挡层和晶种层溅射到衬底的第一表面上；以及在晶种层之上电镀导电材料。
该方法进一步包括：布图第二氧化层以便暴露将要去除的部分第二氧化层；蚀刻该第二氧化层的暴露部分以便形成深通孔开口；将阻挡层和晶种层溅射到深通孔开口中，以及在晶种层之上电镀导电材料。
所述深通孔开口可以由倾斜的侧壁形成。
所述第一蚀刻终止层的厚度大约是0.2μm。
在第二蚀刻终止层之上的第三氧化层的厚度大约是10μm。
本发明还提供一种电子组件，包括：具有硅衬底的管芯，该管芯包括具有第一组电气特性的第一多个绝缘栅场效应晶体管；包括第一表面、硅衬底、相对第二表面、互连线和导电通孔的内插器，第一表面通过焊料突起连接到该管芯，内插器包括具有第二组电气特性的第二多个绝缘栅场效应晶体管，第一组电气特性与第二组电气特性不同，并且电路衬底通过焊球连接到第二表面；其中内插器包括电路元件。
所述电路元件可以包括有源电路元件。
所述电路元件可以包括无源电路元件。
所述电路元件可以包括有源和无源电路元件。
所述有源电路元件可以包括至少一个场效应晶体管，并且无源电路元件包括至少一个电容器。
所述第一组电气特性可以包括第一栅介质击穿电压，所述第二组电气特性可以包括第二栅介质击穿电压并且第二栅介质击穿电压高于第一栅介质击穿电压。
所述管芯和内插器可以通过焊料突起电气耦合，并且管芯的第一电源节点耦合到配置在内插器上的电容器的第一终端，并且管芯的第二电源节点耦合到所述电容器的第二终端。
附图说明
图1是通过焊料凸起耦合到OLGA封装的硅基底集成电路管芯以及通过焊球耦合到印刷电路板的OLGA封装的侧视图。
图2是OLGA封装的剖面图。
图3是根据本发明的硅基底内插器的剖面图。
图4是显示大量接线端子的硅基底内插器的另一个剖面图。
图5是根据本发明的示出集成的去耦电容器的硅基底内插器的剖面图。
图6是根据本发明的示出集成的晶体管的硅基底内插器的剖面图。
图7-10显示根据本发明的第一说明实施例的制造硅基底内插器的不同的阶段，其中在芯片侧面互连结构形成之前形成深通孔。
图7是在其中已经蚀刻深通孔之后，内插器的剖面图。
图8是显示在深通孔的侧壁上形成绝缘层并且由导电的材料填充深通孔之后图7的内插器的剖面图。
图9是显示在进一步的金属化操作之后图8的内插器的剖面图。
图10是显示在更进一步的金属化操作之后图9的内插器的剖面图。
图11-14显示根据本发明的第二说明实施例的制造硅基底内插器的不同的阶段，其中在芯片侧面互连形成之后形成深通孔。
图11是具有在内插器的芯片侧面上形成的金属化的第一层的内插器的剖面图。
图12是显示在形成芯片侧面金属化的附加层之后图11的内插器的剖面图。
图13是显示在贯穿内插器形成深通孔和在深通孔的侧壁表面上形成绝缘层之后图12的内插器的剖面图。
图14是显示在用导电的材料填充深通孔之后图13的内插器的剖面图。
图15-16是在图7-10中说明的工艺和在图11-14中说明的工艺两个相同的工艺。
图15是根据本发明在背面已经抛光金属化的芯片侧面和底板侧面层并已经电镀之后的内插器的剖面图。
图16是显示在采用Pb/Sn布图形成芯片侧面焊料凸起和底板侧面焊球之后图15的内插器的剖面图。
图17是说明根据本发明的工艺的流程图。
图18-21显示根据本发明的第三说明实施例的制造硅基底内插器的不同的阶段，其中两个阶段工艺形成深通孔，在深通孔的第一部分中产生倾斜的侧壁。
图18是在其中已经蚀刻出具有倾斜的侧壁深通孔之后的内插器的剖面图。
图19是在深通孔的侧壁上形成绝缘层并且在深通孔中形成导电的材料之后显示的图18的内插器的剖面图。
图20是显示在进一步的金属化操作之后图19的内插器的剖面图。
图21是显示在更进一步的金属化操作之后图20的内插器的剖面图。
具体实施方式
概述
在硅集成电路和印刷电路板之间形成接线的最新方法包括封装或内插器的利用。这些封装和内插器在其它功能当中提供一个空间转变功能。也就是说，因为常规的制造集成电路和印刷电路板的工艺结果形成基本上不同的互连间距，因此要求封装和内插器连接到具有相对较大的间距的印刷电路板的I/O接线端子的集成电路的窄间距的I/O接线端子。由基本上不同于形成硅集成电路的材料形成典型的封装和内插器。与常规的封装和内插器接线方式有关的问题包括用于连接到集成电路和衬底所需的互连间距的差值，以及当它们穿过在集成电路和衬底之间的封装或内插器时在位于接线上的电容、电阻和电感上的限制。关于互连间距，用于目前制造的典型需要包括用于与集成电路面接的紧凑间距，一般小于200μ；并且用于接口到衬底例如印刷电路板的初始间距，大约1mm。
利用目前适用的技术，有机焊盘网格阵列(OLGA)封装不能用于制造晶体管。另外，OLGA封装的温度限制对形成具有高介电常数的电介质例如钛酸锶钡(BaSrTiO3)没有帮助。钛酸锶钡也称为BST。形成具有高介电常数的材料的电容器最适合用作去耦电容器。OLGA还在可以实现的互连间距的条件方面受限制。因为它们各自的热膨胀系数的失配，所以当硅集成电路晶片已经附着于OLGA封装衬底时需要大于200μ的C4凸起间距。根据本发明，用于集成电路管芯和内插器两者的硅晶片的利用基本上减少了这种差异，并且降低了C4凸起将额外承受的机械应力。这种机械应力的降低使较小的凸起和更紧凑间距的利用成为可能。按照目前的制造技术，在OLGA封装上的互连间距被限制在大约225μ或更大。
本发明的说明实施例采用硅基底互连技术制造内插器，依次可以采用OLGA或其它用于将硅基底集成电路连接到衬底例如印刷电路板的封装种类代替。根据本发明的内插器可以容易地获得紧凑的且初始的互连间距，以及用于形成在内插器上或内插器中的互连所需的电阻、电容和电感。从在芯片处的紧凑的互连间距到在印刷电路板、或支撑衬底的其它种类或电路衬底处的相对初始互连间距提供的空间转变功能有时还称为输出端数(fanout)。此外，本发明的实施例能将电路元件集成到内插器里。
用于形成内插器的硅衬底的利用允许将无源电路元件例如电容器和有源电路元件例如晶体管集成在内插器上。这些电路元件可以增加用在集成电路上的电路元件，重要的是可以与集成电路的那些元件分开地最佳化。集成到内插器中的电容器可以用作去耦电容器。
术语定义
术语，芯片、集成电路、单块器件、半导体器件和微电子器件经常在本领域可互换地使用。本发明适用于在本领域常规理解的所有的上述术语。
术语，金属线、迹线、导线、导体、信号通路和信号介质是全部相关的。上述列举的相关术语通常是可互换的，并且按具体到一般的次序出现。在本领域，金属线有时称为迹线、导线、线、互连或简单地称为金属。金属线，通常为铝(Al)、铜(Cu)或Al和Cu的合金，是提供用于耦合或互连电路的信号通路的导体。其它不同于金属的导体在微电子器件中实用。其它导体的实例是材料例如掺杂的多晶硅、掺杂的单晶硅(无论是否通过热扩散或离子注入获得的这种掺杂，常常简单地称作扩散)、钛(Ti)、钼(Mo)、钴(Co)、镍(Ni)和钨(W)以及高熔点金属硅化物。
触点和通孔这两个术语是指用于电连接不同互连平面的导体的结构。这些术语有时在本领域中用于说明在将完成的结构的绝缘体中的开口和完整的结构本身。对本公开来说，触点和通孔指的是完整的结构。
词语低介电常数材料称作具有比硅的氧化物的介电常数低的材料。例如，有机聚合物、纳米发泡材料(nanofoams)、包含有机聚合物的硅基绝缘体和含氟的硅氧化物，具有比二氧化硅低的介电常数。
字母k常常习惯于称作介电常数。同样地，在本领域采用的术语高-k和低-k分别称作高介电常数和低介电常数。
在本领域中采用的术语内层电介质理解为设置在给定的互连平面上的互连线之间的介电材料，也就是说，在相邻的互连线之间而不是在那些互连线的垂直之上或之下存在内层电介质。
外延层指的是单晶半导体材料层。
术语“栅极”与上下文有关并且当描述集成电路时以两种方式被采用。作为此处的应用，当在晶体管电路结构范围内采用时栅极指的是三引出端的FET的绝缘栅末端，并且当在逻辑门电路范围内采用时指的是用于实现一种随机逻辑函数的一种电路。当考虑半导体主体时可以将FET认为是四个引出端器件。
多晶硅是由任意晶向的微晶或晶域组成的硅的无孔硅形式。常常由硅源气体通过化学气相淀积或其它方法形成多晶体硅，并且具有包含大角度的晶粒边界、孪晶界或两者结合的结构。在本领域常常将多晶体硅称为多晶硅或有时更简单地称为多晶。
源/漏引出线端指的是FET的端子，在端子之间在电场的影响下发生导通，随后在由提供到栅极引出线的电压产生的电场的影响下使半导体表面反型。通常，制造出源和漏的引出线是几何对称的。将在此采用具有几何对称的源和漏引出线，这些引出线通常简单地称作源/漏引出线，并且这里使用该术语。设计者常常根据当在电路中操作FET时提供到那些末端的电压，将具体的源/漏引出线称为“源极”或“漏极”。
此处采用的术语垂直，意味着基本上垂直于目标的表面。
参照图1，显示一种常规配置，其中硅基底集成电路管芯102粘附到OLGA封装104。焊料凸起106用于提供在集成电路管芯102和OLGA封装104之间的电连接。焊料凸起106有时称为C4凸起，因为这种互连用于控制断裂芯片的连接(例如，C4)封装。OLGA封装104通过焊球110粘附到印刷电路板108。焊球108提供在OLGA封装104和印刷电路板108之间的电连接。利用这种方法通过OLGA封装104制造在集成电路管芯102和印刷电路板108之间的电连接。
图2是OLGA104的剖视图。能够看出焊料凸起106通过互连112电连接到焊球110。互连112一般为在一个或多个互连平面上的金属线。当采用超过一个互连平面时，通过使用通孔就典型地获得在各个层上的金属线之间的连接。
图3是根据本发明的一种内插器115的一个实施例的剖面图。内插器115包括主体部分116、焊料凸起106、焊球110、互连118、绝缘材料120和深通孔122。在本说明的实施例中，主体部分116是硅衬底。典型地该硅衬底类似于制造集成电路管芯102的衬底，该硅衬底将粘附到内插器115。可以由金属例如铜形成、并且可以是通过镶嵌(damascence)工艺、复式镶嵌金属工艺、减碎(subtractive meal)工艺或任何其它适合的形成导电互连的方法形成互连118。焊料凸起106适于连接到集成电路管芯102。焊球110适于连接到印刷电路板108。深通孔122是在内插器115的第一侧面和第二侧面之间的一种导电通路。整个具有焊料凸起106的内插器115的侧面可以称为芯片侧面，或称为上侧面或正面。整个具有焊球110的内插器115的侧面可以称为底侧面，或称为底部侧面或背面。
图4是根据本发明的内插器115的另一个剖面图。在这个图中，内插器115可以看得更清楚，可以包括大量的焊球作为内插器115的一部分。另外，能够看出该芯片侧面互连间距比底板侧面的互连间距更紧密。虽然通过本发明没有要求在芯片侧面和底板侧面互连的间距之间的特定关系，一般地芯片侧面互连的间距更紧凑，那就是说，比底板侧面互连的间距要小。
图5是根据本发明的内插器115的另一个剖面图。在这个图里，能够看出集成到内插器115中的电容器130和134。电容器130包括一对金属板和一个介质层132。金属板基本上与金属互连118相同。虽然典型的电容器130具有矩形平板，但是这种金属可以布图成任何所需的形状。电介质材料132可以是高介电常数材料例如钛酸锶钡。电容器134包括作为一个板极的衬底或主体部分116，和可以由导电材料例如、但不局限于、一种金属或掺杂的多晶硅形成的第二板极。介质层136可以是高介电常数材料或可以是硅的氧化物。通过本发明并不需要特殊的电介质材料或电介质厚度。通过将去耦电容器设置成比其它的常规的封装和内插器更靠近集成电路管芯，就基本上减少了与常规配置的引线有关的不需要的寄生电感。
图6是根据本发明的内插器115的另一个剖面图。在这个图里，能够看出集成到内插器115中的晶体管140。晶体管140是绝缘栅场效应晶体管(FET)并且包括源/漏引出线142、栅电极144、栅电介质145，如图6中所示。晶体管140可以是n-沟道FET或p-沟道FET。本领域普通技术人员和利用本公开的人员将承认在衬底116上可以制造n-沟道和p-沟道FET的复合结构。本发明不需要用于FET140的任何特殊的电特性或外形尺寸。本发明能将各种各样的无源电路元件和有源电路元件集成到内插器115里。
通过将不同的有源电路元件和无源电路元件集成到内插器里，在内插器里含有电路功能是可能的。例如，在内插器上可以包含静电放电(ESD)保护电路，从而减少在集成电路管芯上合并所有的这种保护电路的负载，该集成电路管芯将粘附到内插器。同样地，可以将其它种类的电路功能合并到内插器里。实例包含超高速缓冲存储电路、I/O缓冲电路、功率调整电路、电压电平移位电路，但不限于此。本领域普通技术人员和利用本公开的人员将承认可以将许多电路功能集成到内插器里，根据本发明的不同的实施例，该内插器提供有源电路元件和无源电路元件。
集成到内插器中的晶体管，可以是由与用于制造形成在集成电路管芯上的晶体管相同的制造工艺制造，但不是必须的。例如，在集成电路管芯上的晶体管、和由晶体管形成的电路，可以设计为在第一电压范围下工作；反之在内插器上的晶体管、和由它们形成的电路，可以设计为在第二电压范围下工作。相似地，在内插器上的电路元件的不同的电特性可以不同于集成晶片的电路元件的电特性。在内插器和集成电路管芯之间不同的场效应晶体管的电特性的实例包括，阈值电压、栅介质击穿电压、载流子迁移率、截止漏电流、结漏电流和结电容，但不限于此。因为这种电特性是晶体管的结构设计的重要功能，分别调整集成电路管芯和内插器的电路元件是可能的。例如，在内插器上的电路可以设计为比在集成电路管芯上的电路的操作电压高。
参照图7-10，描述本发明的实施工艺。在本说明的实施例中，在上侧面(即，芯片侧面)金属化操作之前形成穿过衬底的深通孔。
如图7中所示，硅衬底202具有一个二氧化硅(SiO2)层204和在相对表面形成的一个SiO2层206。在这个具体的实施例中，SiO2层204和206采用热生长、厚度为大约0.5μ。然后在SiO2层206上覆盖典型为大约0.2μ厚度的氮化硅(Si3N4)层208。Si3N4层208可以是通过等离子体增强化学气相淀积(PECVD)操作形成，然后在SiO2层204的暴露表面上形成并布图用于蚀刻深通孔的掩模层。然后蚀刻SiO2层204暴露部分，露出硅衬底202的对应部分。然后蚀刻硅衬底202的暴露部分直到形成深通孔开口209，如图7中所示。很清楚，尽管在图7中用于说明的目的显示一种深通孔开口，当根据本发明制造内插器时，一般形成大量的这种深通孔开口。当到达SiO2层206时，深通孔开口的蚀刻终止。换句话说，在深通孔开口209的形成期间SiO2层206作为蚀刻终止层。
参照图8，能够看出在形成深通孔开口209之后，蚀刻覆盖到深通孔开口209上的那部分SiO2层206。Si3N4层208作为蚀刻SiO2层206的蚀刻终止层。然后在深通孔开口209的内表面上生长氧化层210。结合图8介绍的在本发明的说明实施例中，氧化层210的厚度为大约0.5μ。氧化层210也可以称为侧壁氧化层。在形成氧化层210之后，将阻挡层和铜晶种层溅射淀积到深通孔开口209里。溅射的阻挡层可以是Ta或TaN，厚度在10-50nm范围内。溅射的晶种层是Cu，厚度范围为100-300nm。另外，铜晶种层可以通过化学气相淀积(CVD)形成。用于形成铜晶种层的CVD操作可以提供较好的侧壁覆盖。
然后电镀铜层212，结果深通孔209基本上用铜充满，并且在内插器的背面上设置了铜层。在工艺的这个阶段，内插器的背面包括SiO2层204、在SiO2层204上形成的阻挡层和铜晶种层，而且已经在其上电镀了铜。
现在参考图9，淀积SiO2层214直至厚度为大约5μ并设置覆盖到氮化硅层208。然后形成并布图覆盖到SiO2层214的掩膜层(未示出)，典型地包括光刻胶。采用的布图是对应于将要在氧化层214和氮化物层208中形成的沟槽以便于镶嵌铜金属化操作。一旦形成布图的掩模层，就蚀刻氧化层214的暴露部分。这里随后暴露氮化物层208的部分。然后可以去除光刻胶掩模层。然后蚀刻氮化物层208暴露部分。然后在内插器的芯片侧面之上、包括通过蚀刻氧化层214和氮化物层208形成的沟槽里淀积铜阻挡层和铜晶种层。在铜晶种层之上电镀铜层215。铜层215基本上填充沟槽并覆盖在氧化层214之上淀积的阻挡层的表面。然后施行平面化操作，该平面化操作后抛光(polish back)铜层215以致从氧化层214的表面去掉过量的铜和阻挡层的对应衬垫部分。通过化学机械抛光(CMP)典型地完成这种平面化/后抛光操作。为了使抛光操作最佳化，抛光铜和阻挡层可以采用不同的化学料液。其次，在铜层215和氧化层214之上淀积氮化硅层216，如图9中所示。典型地通过PECVD操作形成氮化硅层216并形成厚度为大约0.1μ。
图10示出在形成并布图在内插器的上侧面上的辅助绝缘的和复式镶嵌导电层之后图9的结构。淀积氧化层218覆盖到氮化物层216上。氧化层218形成内层电介质(ILD)并且在该说明的实施例中形成的氧化层厚度为大约10μ。根据常规的复式镶嵌工艺，布图用于ILD通孔开口的掩模层，然后在氧化层218中蚀刻ILD通孔开口。然后去除ILD通孔开口掩模层。然后布图用于金属-2(M2)的沟槽的掩模层，并在氧化层218中蚀刻M2沟槽。然后去除M2沟槽掩模层，然后蚀刻部分氮化硅层216，即ILD通孔开口的底部暴露的部分，暴露铜的衬垫层。然后将铜阻挡层和铜晶种层溅射到M2沟槽和ILD通孔开口里。然后在铜晶种层之上电镀铜层220。铜层220填充ILD通孔开口和M2沟槽，并形成在氧化层218之上。
参照图11-14，描述本发明的另一个实施工艺。在本说明的实施例中，在上侧面(即，芯片侧面)金属化操作之后形成穿过衬底的深通孔。
如图11中所示，硅衬底202具有二氧化硅(SiO2)层204和在相对表面形成的二氧化硅(SiO2)层206。在这个具体的实施例中，SiO2层204和206采用热生长、厚度为大约0.5μ。然后形成典型为大约0.2μ厚度的氮化硅(Si3N4)层2 08并覆盖SiO2层206。Si3N4层208可以是通过等离子体增强化学气相淀积(PECVD)操作形成，然后可以形成SiO2层214作为内层电介质。在本说明的实施例中，SiO2层214淀积在Si3N4层208的上方、厚度大约为5μ。然后在SiO2层214之上形成并布图典型为光刻胶层的掩模层(未示出)，以致暴露SiO2层214的要去除的那些部分以致按照镶嵌金属工艺形成沟槽。在布图光刻胶之后，蚀刻SiO2层214的暴露部分。氮化硅层208用作该SiO2蚀刻操作的蚀刻终止层。在SiO2蚀刻操作之后去除光刻胶。然后在内插器的芯片侧面上溅射淀积铜阻挡层和铜晶种层。阻挡层典型为一种材料例如Ta或TaN，该材料是导电的，呈现到铜的迁移阻挡层并作为用于铜的粘附层。然后在晶种层上电镀铜，以致由铜填充沟槽，同样在芯片侧面的剩余部分之上形成铜层。沟槽外部形成的部分铜被认为是额外的。然后施行化学机械抛光操作直到去除额外的铜。其结果是形成单独的铜互连线215，如图11中的剖面图所示。然后Si3N4层216淀积在内插器的芯片侧面的上方。典型地通过PECVD操作形成Si3N4层216，并典型地形成厚度大约为0.1μ。Si3N4层216用作随后的通孔形成操作的蚀刻终止层，以及作为防止铜迁移的阻挡层。
如上所述，因为在阻挡层上设置额外的铜，该阻挡层就可能具有不同的化学性能和机械性能，CMP条件包括，但不局限于，化学悬浮液、向下力、转速、温度等等，在铜层和阻挡层之间可以变化以便实现所需结果。
图12示出在施行进一步的工艺操作以便制造金属互连线的另外的平面之后的图11的结构。在该说明的实施例中，复式镶嵌金属工艺用于形成附加的互连线和在互连平面之间的通孔。本领域普通技术人员和利用本公开的人员将理解用这种方式可以制造出几个互连平面。在该说明的实施例中，SiO2层218沉积在Si3N4层216的上方、厚度大约为10μ，从而形成内层电介质(ILD)。然后在SiO2层218之上形成并布图典型为光刻胶层的第一掩模层(未示出)，以致暴露要去除的SiO2层218的那些部分，以便形成用于复式镶嵌金属工艺的通孔开口。在布图光刻胶之后，蚀刻SiO2层218的暴露部分。氮化硅层216用作该SiO2蚀刻操作的蚀刻终止层。在SiO2蚀刻操作之后去除光刻胶。在SiO2层218之上形成并布图第二掩膜层(未示出)，以致暴露SiO2层218的要刻蚀以形成用于金属互连线的沟槽的那些部分。沟槽蚀刻去除暴露的SiO2直到基本上符合所需的金属互连线的厚度的深度。然后去除第二掩模层。然后蚀刻氮化硅层216的在通孔开口的底部暴露的那些部分，从而暴露衬垫铜互连线215。然后在内插器的芯片侧面上溅射淀积铜阻挡层和铜晶种层。然后在晶种层上电镀铜，以致由铜填充通孔和沟槽，同样在芯片侧面的剩余部分之上形成铜层。沟槽外部形成的部分铜被认为是额外的。
图13示出在为形成深通孔开口209而施行进一步的工艺操作之后的图12的结构。在内插器的背面(例如，底板侧面)形成并布图掩膜层例如光刻胶(未示出)，以至暴露氧化层204的要被去除的用于形成深通孔209的那些部分。然后蚀刻氧化层204的暴露的部分，从而暴露内插器的部分硅衬底或主体202。然后蚀刻深通孔开口209，该开口209穿过具有作为蚀刻终止层的氧化层206的硅衬底202。尽管在剖面图中示出，深通孔开口209不局限于任何具体的形状，当从背面表面看开口时，可以是圆形的、长方形的、或具有某些复杂的多边形状。在形成深通孔开口209之后，在暴露的内表面上形成SiO2层210，也称为深通孔开口209的侧壁。在该说明的实施例中，SiO2层210厚度大约为0.5μ，并且可以通过化学气相淀积(CVD)工艺淀积。然后蚀刻氧化层206的由深通孔209暴露的部分。在图13中可以看出，去除氧化层206的暴露部分就暴露氮化硅层208的对应部分。然后蚀刻氮化硅层208的暴露部分以致暴露铜层215的对应部分。
图14示出在为形成铜层212而施行进一步的工艺操作之后的图13的结构，该铜层填充深通孔开口209并且在内插器的背面上覆盖氧化层204。如图14中所示，通过蚀刻去除氮化硅层208的由深通孔开口209暴露的那些部分。然后将阻挡层和铜晶种层溅射淀积到深通孔开口209里。然后将铜电镀到深通孔开口209里和电镀到内插器的背面表面上。
图15-16说明与图7-10(深通孔的第一工艺)和图11-14(深通孔的最后工艺)相结合示出的井描述两者通用的工艺的工艺操作。
参照图15，用CMP去除在内插器的底侧面上的额外的铜。本领域普通技术人员将理解，可以采用两步CMP工艺，第一化学悬浮液用来去除铜并且第二化学悬浮液用来去除阻挡层。相似地，用CMP去除在内插器的芯片侧面上的额外的铜以及阻挡层的不需要部分。然后对剩余暴露的铜进行化学镀Ni/Au操作，以致在内插器的两个芯片侧面和底侧面形成Ni/Au层224。无电的化学处理在暴露的金属表面上提供选择性淀积。
图16示出在为形成丝网印刷低共熔点焊料而施行若干附加处理操作之后的图15的结构，其中所述焊料用于将集成电路晶片粘结到内插器，并且将内插器粘结到电路衬底。特别是，对图15中示出的结构在它的背面例如它的底侧面进行Pb/Sn溅射淀积操作。然后用常规的光刻方法，布图通过该溅射形成的Pb/Sn层，以便形成焊球初始结构226。随后，在内插器的芯片侧面上形成聚酰亚胺层228，如图16中的说明。然后用常规的光刻方法布图聚酰亚胺层228，直到暴露部分Ni/Au层224。施行另一个Pb/Sn溅射淀积操作直到制造覆盖内插器的上侧面例如芯片侧面的Pb/Sn层。然后布图Pb/Sn的芯片侧面层直到形成焊料凸起初始结构230，如图16中的说明。本领域普通技术人员和利用本公开的人员将承认确定的工艺操作的顺序是可以改变的并且仍可以获得所需的结构。认为工艺操作顺序的所有这些变化是在本发明的范围之内。
图17是根据本发明说明工艺的流程图。集成电路和内插器是耦合的302。根据本发明的原理，集成电路和内插器基本上具有相同的热膨胀系数。在具体的实施例中，内插器和集成电路具有衬底，也称为主体，由基本上相同的材料形成。举例来说，内插器和集成电路两者可以由硅衬底制造。在该情况下，内插器由材料例如硅制成，其中通过常规的半导体生产方法可以形成各种各样的电路元件，包括但不局限于电容器和晶体管。电路衬底例如印刷电路板和内插器同样是耦合的304。内插器在集成电路和电路衬底之间提供机械连接。另外，内插器提供穿过它的主体的导电的信号通道以使集成电路与电路衬底电气耦合。
结合图18-21描述本发明的另一个替换的实施例，图18-21显示制造硅基底内插器的不同的阶段，其中用两个阶段的工艺形成深通孔，结果在深通孔的第一部分中形成倾斜的侧壁。形成该内插器结构的工艺除了形成具有倾斜的而不是基本上垂直的它们的侧壁部分的深通孔之外，类似于结合图7-10示出的实施例描述的工艺。
参照图18，示出在已经蚀刻具有倾斜的侧壁的深通孔开口之后的内插器的剖面简图。更详细地，硅衬底202具有在它的每个主表面上热生长的二氧化硅层204、206，大约0.5μ的厚度。然后将氮化硅层淀积直到大约0.1μ的厚度并覆盖氧化层206。然后布图深通孔掩膜层以便涂敷氧化层204，除将要蚀刻以便形成深通孔开口的区域外。然后蚀刻氧化层204的暴露部分，从而暴露衬底202的部分。然后施行硅衬底202的各向同性腐蚀以便制造部分穿过硅衬底202的倾斜的侧壁，如图18中所示。然后施行各向异性腐蚀直到完成的深通孔开口409，如图18中所示。各向异性和各向同性腐蚀的结合制作氧化物端部410。
图19是表示在深通孔的侧壁上形成绝缘层并且在深通孔中形成导电材料之后的图18的内插器的剖面图。通过湿法腐蚀去除悬垂物410，目的是去除氧化层204的一半厚度。因为悬垂物410的两侧暴露于湿法腐蚀液，因此以氧化层204的两倍速率有效地腐蚀悬垂物。在除去悬垂物410之后，在深通孔侧壁的倾斜和垂直部分之上生长侧壁氧化物210直到厚度为大约0.5μ。然后将铜扩散阻挡层和晶种层溅射淀积到深通孔开口409里。然后电镀铜以致基本上填充深通孔开口409的具有基本上垂直侧壁部分，以便在深通孔409的倾斜侧壁上提供导电涂层和在氧化层204上提供导电层。铜沿着深通孔开口409的倾斜侧壁，因此形成凹槽型结构，如图19中所示。
图20-21示出形成的两个金属层和两个通孔层。如上所述，利用上面结合图9-10和图13-14描述的复式镶嵌金属工艺形成这些金属和通孔对中的每个。
结论
本发明的实施例提供一种适合于电气和机械地将集成电路管芯耦合到衬底的内插器，并进一步提供热膨胀特性的良好匹配、紧凑的互连节距并将有源电路元件和无源电路元件集成到内插器里。
本发明的具体的实施例的优点可以容易地将高介电常数材料集成到内插器中。这便于电容器的形成，该电容器可以用作在其它元件之中的去耦电容器。
本发明的具体的实施例的优点是可以容易地将场效应晶体管集成到内插器中。
本领域普通技术人员和利用本公开的人员将理解许多设计选择可能属于本发明的范围。例如，可以由不同于硅的材料形成集成电路管芯和内插器的主体。同样地，在内插器或集成电路之上，不同于铜的导电的材料可以用来形成不同的互连。另一种选择包括替代内插器上的铜阻挡层的粘附层，该内插器没有插入晶体管或具有在晶体管之间的大的空间。这种粘附层材料的实例包括Ti和Tin，但不限于此。进一步替换的实例是利用低-k材料作为内层电介质，包括掺杂氟的硅氧化物而不是SiO2。
很清楚已经描述和说明了在部件和步骤的细节、材料和设置中的不同的其它变化，在不脱离本发明的在附加的权利要求书中表示的原理和范围的情况下，可以由本领域普通技术人员和利用本公开的人员做出不同的其它变化。

Claims (20)

1.一种制造内插器的方法，包括：
在一个衬底的第一表面和第二表面上分别形成氧化层；
布图该第一表面的氧化层以便暴露该衬底的第一部分和第二部分；
各向同性地蚀刻穿过所暴露的衬底第一部分以形成至少一个深通孔开口的第一部分；
各向异性地蚀刻穿过所暴露的衬底第二部分以形成上述至少一个深通孔开口的第二部分；
将阻挡层和晶种层溅射到上述至少一个深通孔开口的第一和第二部分上；
在该晶种层之上电镀导电材料以形成上述至少一个深通孔；
在所述衬底的所述第二表面之上形成通孔和互连线；
在所述衬底的所述第二表面之上形成蚀刻终止层；
在该蚀刻终止层上沉积氧化层；
布图该蚀刻终止层上的氧化层以便暴露该蚀刻终止层的部分；
蚀刻该终止层的暴露部分；
在所述衬底的第二表面上沉积阻挡层和晶种层；以及
在该第二表面上的晶种层之上电镀导电材料；
其中所述内插器的衬底和该内插器将被耦合到的一个集成电路的衬底包括相同的材料。
2.如权利要求1的方法，其中所述互连线电气耦合到所述至少一个深通孔。
3.如权利要求1的方法，其中所述蚀刻终止层上的氧化层热生长到厚度大约为0.5μm。
4.如权利要求1的方法，进一步包括在所述衬底的第一表面上溅射阻挡层和晶种层之前在所述至少一个深通孔开口的内表面生长一个氧化层。
5.如权利要求1的方法，其中在所述至少一个深通孔开口的第一和第二部分中的所述阻挡层的厚度在10-50nm的范围内。
6.如权利要求1的方法，其中在所述至少一个深通孔开口的第一和第二部分中的所述晶种层的厚度在100-300nm的范围内。
7.如权利要求1的方法，进一步包括在所述衬底的第一表面之上沉积一个铜层。
8.一种制造内插器的方法，包括：
在一个衬底的第一表面之上形成第一组互连线；
在该第一组互连线之上形成第二组互连线；以及
在所述第一组互连线和第二组互连线之间形成通孔，所述方法还包括：
在所述衬底的第一表面上形成第一氧化层，在所述衬底的第二表面上形成第二氧化层；
在该第一氧化层上形成第一蚀刻终止层；
布图该第一蚀刻终止层以便暴露该第一蚀刻终止层的部分；
蚀刻该第一蚀刻终止层的暴露部分以形成沟槽；
在所述衬底的第一表面上溅射阻挡层和晶种层；
在该晶种层之上电镀导电材料；
在所述晶种层上形成互连线；以及
在所述衬底的第一表面上沉积第二蚀刻终止层，其中所述内插器的衬底和该内插器将被耦合到的一个集成电路的衬底由相同的材料制成。
9.如权利要求8的方法，进一步包括：
在所述第二蚀刻终止层之上沉积第三氧化层；
布图该第三氧化层以便暴露将要去除的该第三氧化层的第一部分以便形成通孔开口；
蚀刻该第三氧化层的第一部分；
布图该第三氧化层以便暴露将要去除的该第三氧化层的第二部分以便形成互连线；
蚀刻该第三氧化层的第二部分；
将一个阻挡层和一个晶种层溅射到所述第三氧化层上；以及
在该晶种层之上电镀导电材料。
10.如权利要求8的方法，进一步包括：
布图所述第二氧化层以便暴露该第二氧化层将要去除的部分；
蚀刻该第二氧化层的暴露部分以便形成所述深通孔开口；
将一个阻挡层和一个晶种层溅射到所述深通孔开口中，以及
在该晶种层之上电镀导电材料。
11.如权利要求10的方法，其中所述深通孔开口由倾斜的侧壁形成。
12.如权利要求8的方法，其中所述第一蚀刻终止层的厚度大约是0.2μm。
13.如权利要求9的方法，其中在所述第二蚀刻终止层之上的第三氧化层的厚度大约是10μm。
14.一种电子组件，包括：
具有硅衬底的管芯，该管芯包括具有第一组电气特性的多个第一绝缘栅场效应晶体管；
包括一个第一表面、相对的第二表面、硅衬底、互连线和导电通孔的内插器，所述第一表面通过焊料突起连接到该管芯，该内插器包括具有第二组电气特性的多个第二绝缘栅场效应晶体管，所述第一组电气特性与第二组电气特性不同；以及
通过焊球连接到所述内插器的第二表面的一个电路衬底；
其中所述内插器包括电路元件。
15.如权利要求14的电子组件，其中所述电路元件由有源电路元件组成。
16.如权利要求14的电子组件，其中所述电路元件由无源电路元件组成。
17.如权利要求14的电子组件，其中所述电路元件由有源和无源电路元件组成。
18.如权利要求17的电子组件，其中所述有源电路元件包括至少一个场效应晶体管，并且所述无源电路元件包括至少一个电容器。
19.如权利要求14的电子组件，其中所述第一组电气特性包括第一栅介质击穿电压，所述第二组电气特性包括第二栅介质击穿电压，并且该第二栅介质击穿电压高于第一栅介质击穿电压。
20.如权利要求14的电子组件，其中所述管芯和内插器通过焊料突起电气耦合，并且所述管芯的第一电源节点耦合到配置在所述内插器上的电容器的第一端子，并且所述管芯的第二电源节点耦合到所述电容器的第二端子。
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