CN1202277A - 硅化物块熔丝器件 - Google Patents

Abstract

一种熔性连接器件(100),设置在半导体衬底(107)上,用于提供选择电连接,本发明的熔性连接器件包括硅化物层(104)和多晶硅层(105),硅化物层形成在多晶硅层上,熔性连接器件具有第一电阻。硅化物层成块形成电不连续处,对应于施加在硅化物层上的预定编程电势,因此熔性连接器件的电阻能选择性地增加到第二编程的电阻。

Description

硅化物块熔丝器件

本申请涉及U.S.专利申请序号No.＿＿，题目为“低压高增益熔丝读出电路及其方法”，申请日为1995年9月29日(代理记录(docket)：42390.第3181页)。

本发明涉及集成电路器件领域，特别涉及在半导体集成电路中的熔性连接器件。

在包括CMOS集成电路的集成电路中，在集成电路制造后，经常需要永久地保存信息，或在集成电路形成永久性的连接。熔丝或形成熔性连接的器件经常用于该目的。熔丝可用于编程冗余的元件以代替例如相同的缺陷元件。熔丝也可用于存储管芯号码装定或其它类似信息，或通过调节电流路径的电阻来调节电路的速度。

在一些情况下，电可擦除可编程只读存储器(EEPROM)器件可执行熔丝器件的选择连接功能。半导体工艺技术继续提供更小的器件几何图形并在更低的电压下工作。随着器件几何图形的减小，栅氧化层厚度同样也减小。EEPROM熔丝器件需要较厚的栅氧化物，以防止高漏电流并保持浮栅结上的电荷。因此，使用许多最新的半导体工艺技术得不到EEPROM熔丝器件。

其它的熔丝器件需要额外的半导体工艺步骤，以形成或编程选择连接。例如，半导体器件处理并钝化后，使用激光打开连接来“编程”一种类型的熔丝器件。这种类型的熔丝器件不仅需要附加的工艺步骤在需要的地方编程或“烧断”熔丝器件，而且需要在熔丝器件上精确地对准激光，以避免毁坏邻近的器件。该方法或其它类似的措施会毁坏器件钝化层，因此影响可靠性。在一些措施中，在编程熔丝器件以前，钝化层实际上就必须除去，以便当连接毁坏时为熔丝材料提供空间。在其它的措施中，有意不除去钝化层，烧断熔丝的工艺在替换熔丝材料时，会在钝化层中产生孔。

使用与电路的正常操作的外加电压相比的高电压编程称做“氧化物抗熔化”的另一种类型的熔丝器件。因此，这些器件的外围电路通常要求结击穿电压比集成电路上正常得到的结击穿电压更高。无论是新近的工艺技术还是正在开发中的工艺技术，对于以上结合EEPROM熔丝器件提出的相同的原因，都是一个有争论的议题。减少栅氧化物的厚度需要更高的阱掺杂，但这样会导致更低的结击穿电压，因此，使用许多最新的工艺技术也得不到氧化物抗熔断器件。

本发明提供一种小型熔丝器件，不必增加工艺步骤就能制造，可以可靠地使用于当今更低电压和更薄的栅氧化工艺技术。而且可以用相对低的电压来编程本发明的熔丝器件，不会损坏其上的介质层。

下面介绍设置在半导体衬底上用于提供选择的电连接的熔性连接器件。本发明的熔性连接器件有一个第一未编程的电阻，并包括一个多晶硅层和硅化物层。硅化物层形成在多晶硅层上，对应于施加在硅化物上的预定的编程电势，成块形成电不连续处，因此熔性连接器件的电阻可选择性地增加到第二编程的电阻。

图1A示出了本发明的一个实施例熔性连接器件的侧视图。

图1B示出了本发明的一个实施例熔性连接器件的俯视图。

图2A示出了编程后本发明的一个实施例熔性连接器件的侧视图。

图2B示出了编程后本发明的另一个实施例熔性连接器件的侧视图。

图3示出了本发明的一个实施例编程电路和熔性连接器件。

图4示出了本发明的一个实施例读出电路和熔性连接器件。

图5示出了本发明的一个实施例冗余熔丝器件的布局。

图6示出了本发明的一个实施例熔丝编程和读出的方法。

本发明公开了一种用于形成选择连接的硅化物块熔丝器件。在以下的说明中，为了更充分地理解本发明，介绍了很多具体的细节，例如具体的材料、尺寸、接点的数量、编程和读出电压和电流。然而，本领域的任何一个普通技术人员都应该理解，不使用这些具体的细节也可以实施本发明。另外，没有详细地介绍公知的结构、电路块、接口以及结构功能，以避免混淆本发明。

图1A示出了本发明硅化物块熔丝器件100的一个实施例的侧视图。熔丝器件100设置在半导体衬底107上，通常为较大的集成电路器件的一部分。在一个实施例中，多晶硅层105掺杂p型。其它的实施例可以包括n型等的其它类型掺杂，以及在多晶硅层105中形成p-n结。下面参考图2B介绍包括这种多晶硅层的熔丝器件200的一个例子。在一个实施例中，厚度112约3000-4000≈的氧化层106形成在熔丝器件100和衬底107之间。

熔丝器件100包括设置在多晶硅层105上的硅化物层104。在一个实施例中，通过在集成电路器件上制造其它器件的多晶硅和硅化物栅层的相同的工艺步骤，形成熔丝器件100的硅化物层104和多晶硅层105。以这种方式，不需附加的工艺步骤就能制造熔丝器件100。

在氧化层106上形成多晶硅层105，在一个实施例中厚度114为2500≈。多晶硅层105的薄层电阻大于500ohm/sq.，在一个实施例中约为1000ohm/sq.，但在本发明的其它实施例中，也可以或多或少地变化。在一个实施例中，硅化物层104为硅化钛(TiSi₂)膜，但根据本发明也可以使用其它的硅化物，例如，钨、钽或铂的硅化物。在一个实施例中硅化物层104的厚度110约225-250≈，但在其它的实施例中也可以厚些或薄些。硅化物层104的薄层电阻取决于它的精确成分，但在一个实施例中也可以为约1-10ohm/sq.。

熔丝器件100也包括在熔丝器件100每端上的接点101。接点101连接到硅化物层104，在熔丝器件和外部器件或相同的集成电路中其它部件之间提供电连接。在一个实施例中，接点101连接到金属内连线(未显示)，因此熔丝器件100可以进行编程、读出或其它用途的访问。在一个实施例中，接点101为钨栓，但也可由其它的材料形成。在另一实施例中，熔丝器件100形成其中的集成电路的金属内连线直接连接到硅化物层104，以提供相同的功能。

下面参考图1B更详细地介绍本发明的熔丝器件100，图1B显示了一个实施例的器件100的俯视图。熔丝器件100包括位于两个接点区120之间的熔断区122，下面也称做熔断元件。熔丝器件100也包括位于熔断区122的每端和分别的接点区120之间的锥形渐进区116。在一个实施例中，每个渐进区在分别的接点区120和熔断区122之间形成接近45∞角，因此，在编程期间，流过接点之间的电流集中在熔断区122。渐进区116的几何形状可降低熔丝器件100需要的编程电压，下面将更详细地说明。在另一实施例中，接点区120的形状为圆形、方形或矩形。同样在另一实施例中，熔丝器件100可以不包括接点区120和熔断区122之间的渐进区。

熔断区122的尺寸可根据不同的工艺技术、空间因素以及其它的熔断要求而变化。在一个实施例中，图1B所示的俯视图中熔断区的宽度117接近于形成熔丝器件100的工艺技术下限，在一个例子中约为.22微米，长度118为熔断区122的宽度117的四到二十五倍。在特定的实施例中，长度118约为宽度117的十倍，但在其它的实施例中，可以更大或更小。

在一个实施例中，接点区120尽可能的小，但仍然根据它的尺寸、成分以及编程熔丝器件100需要的编程电流或电压提供了接点101需要的最小面积。熔丝器件100上的接点101的数量可以变化。虽然在图1B中示出在熔丝器件100的每端有两个接点101，但根据本发明也可以使用更多或更少数量的接点。在一个实施例中，在熔丝器件100的每端上的每个接点区120包括九个接点101。多个并排操作的接点101可确保流过熔丝器件100的所需编程电流不会使接点101过热。

在操作中，在编程或“烧断”之前，熔丝器件100具有第一电阻，以及编程后具有显著变大的第二电阻。在熔丝器件100编程之前，由硅化物区104的电阻决定熔丝器件100的电阻。在编程期间，在硅化物区104中形成不连续处。因此，在多晶硅层105的电阻与硅化物层104的电阻比值的基础上，熔丝器件的电阻显著增加。

下面参考图2A和2B详细地介绍熔丝器件100的编程效果。图2A示出了编程后本发明熔丝器件100的侧视图。施加在接点101上的编程电势使电流穿过硅化物膜层104从熔丝器件100的一端流向另一端。电流使硅化物层变热，并使硅化物自身如硅化物块区204所指示的成块。因此在覆盖多晶硅层105的硅化物层104内形成不连续处206。

由于硅化物层104的电阻比多晶硅层105低得多，因此熔丝器件100的电阻相应地增加。使用以上提供的样品薄层电阻(对于硅化物层104为1-10ohm/sq.以及对于多晶硅层为＞500ohm/sq.)，编程后，熔丝器件的电阻增加至少十倍。在一些实施例中，例如参考图2B介绍的实施例，电阻的增加更大。然后通过读出电路检测电阻的变化，以确定是否熔丝器件100已编程。下面参考图3-6详细地介绍本发明的编程和读出电路。

图2B示出了根据本发明的另一实施例已编程的熔丝器件200的侧视图。熔丝器件200包括接点201、硅化物层234、氧化层236以及衬底237，这些与以上介绍的熔丝器件100相同名称的部件在组成、设置以及功能上都很类似。然而，熔丝器件200的多晶硅层205与熔丝器件100的多晶硅层105不同。熔丝器件200的多晶硅层205掺杂为n型，并包括p型掺杂的一个或多个区域208。掺杂为p型的区域208与多晶硅层的n型区形成p-n结，例如p-n结210。

使用与低编程电压和电流的熔丝器件100相同的方式编程熔丝器件200。编程熔丝使硅化物层234成块(如硅化物块224指示的)，形成不连续处226。如果在例如p-n结210等的p-n结上形成不连续处226，那么流过接点201之间的电流由硅化物层234在不连续处226发生转移，穿过多晶硅层205，在这种情况下，穿过p-n结210。以这种方式，在编程期间，在p-n结210上形成不连续处226的情况下，编程的熔丝200的电阻与未编程的同一熔丝200的电阻的比值显著增加。

因此编程熔丝器件100需要的编程电压和电流较低。可以理解在这里参考熔丝器件100仅为示例目的。以类似方式编程、读出以及操作其它类似的熔丝器件，例如熔丝器件200。在一个实施例中，使用约2.0伏的编程电势熔化熔丝器件100。其它的实施例使用不同的编程电压，这取决于硅化的物层厚度以及熔丝器件100的其它几何图形。正如以上参考图1B所提到的，接点区120与熔断区122之间渐进区116的几何图形能够通过将流过熔丝器件100的电流密度集中到熔断区122，从而降低了一个实施例的编程电压。熔丝器件100的低编程电势用在最新的制造工艺基础上制造的集成电路器件中的使用非常理想，该集成电路器件具有薄栅氧化物，因此具有低结击穿电压。

本发明熔丝器件100的附加优点为硅空间很小，因此很便宜。此外，根据本发明形成熔丝器件例如熔丝器件100，不需要附加的工艺步骤。使用标准的工艺步骤形成熔丝器件100，该工艺也能产生硅化物块熔丝器件形成其上的集成电路的其它特点。不必增加工艺步骤就可以实现本发明的熔丝器件100同样也可以降低成本。

除了可以低成本地实现并能适用低压工艺技术以外，本发明的硅化物块熔丝器件可以编程且不损坏上面的介质层。此外，本发明的熔丝器件不必暴露到空气就可以编程，并且与相同的现有技术的熔丝器件不同，编程步骤自身不会在熔丝器件周围的钝化或其它层中产生孔。

现在参考图3，图中示出了根据本发明的一个实施例的编程电路300。一个实施例的熔丝器件320与以上介绍的熔丝器件100和200类似，在图3中由虚线内的符号表示。本发明的熔丝器件320的一端连接到Vss或接地，熔丝器件320的另一端连接到p沟道编程器件Tp的漏极。晶体管Tp的源极连接到Vcc。通过将熔丝器件320的一端接地，这样仅需要一个p沟道晶体管，因此编程电路的尺寸保持很小。在另一实施例中，本发明的编程电路包括带互补信号的n沟道晶体管，因此当n沟道晶体管导通时，编程熔丝器件320。

例如NAND的逻辑器件301连接到晶体管Tp的栅极，以控制本发明的一个实施例的编程电路。在一个实施例中，在NAND器件301和晶体管Tp形成于其内的集成电路内，NAND器件301很靠近晶体管Tp设置。以这种方式，可增加信号线长度的噪音和其它异常情况的影响减小，错误地导通编程晶体管Tp的可能性减小。通过包括许多信号线的编程输入线303控制熔丝器件320的编程。在该例子中，输入由编程输入线303接收，从而使晶体管Tp栅极上的低信号将晶体管Tp导通。导通的晶体管Tp使电流流过熔丝器件320。以这种方式，熔丝器件320可选择性地编程。在一个实施例中，使用与编程电路300相连的探针器件，在晶片级别上编程熔丝器件320。在另一实施例中，在集成电路器件制造工艺的不同阶段或包括熔丝器件320的集成电路器件封装后，编程熔丝器件320。

下面参考图4介绍本发明一个实施例的静态、自偏置的、高灵敏度、低读出电流的读出电路400。为示例起见，下面结合与一个实施例图1-2中示出的熔丝器件100和200类似的熔丝器件450介绍读出电路400的操作。然而，本领域的普通技术人员应该理解，本发明的读出电路400同样适用于读出其它类型的熔丝器件。读出电路400特别适于与本发明的熔丝器件例如熔丝器件450一起使用。本发明的熔丝器件450具有低编程电压，从而也具有低编程电流。因此，用于读出熔丝器件450是否已编程或已烧断的读出电路在读出过程中没有烧断未烧断的熔丝很重要。此外，熔丝器件450也表现出在未编程状态和已编程状态之间电阻仅有很小变化。因此，读出熔丝器件450的读出电路必须很灵敏，以检测出电阻的较小变化，以可靠地确定是否熔丝器件450已编程。正如将显示的，本发明的读出电路400使用低读出电压和电流，能够高灵敏度、可靠地读出熔丝。下面详细地讨论读出电路400的附加优点。

本发明一个实施例的读出电路400显示在图4中，并包括三个支路：第一读出支路401，参考支路403以及第二读出支路405。图4中的第二读出支路405显示出读出电路400的能力，能为一个实施例提供差动读出，并延伸到冗余的熔丝布局。下面参考第一读出支路401介绍读出电路400的读出支路401和读出支路405的操作。然而，应该理解第二读出支路405与第一读出支路401按类似的方式操作。下面讨论本发明差动读出能力以及一个实施例的冗余熔丝布局的附加细节。

如图4所示，熔丝器件450的一端接地，熔丝器件450的另一端接编程输入418，用于编程熔丝器件450。编程输入418连接到编程电路例如以上参考图3讨论的编程电路300的编程器件Tp。应该注意在编程电路的Tp为n沟道器件的实施例中，本发明的读出电路400包括与图4中所示的器件和信号相互补的器件和信号。换句话说，代替高态激活，信号如读出使能信号为低态激活，p沟道器件由n沟道器件等代替。在其它方面，互补读出电路的操作与图4所示的读出电路400类似。

在参考图4，也连接到熔丝器件450，并包括在第一读出支路401内的是读出器件S1。读出器件S1的源极连接到熔丝器件450，读出器件S1的漏极通过读出使能器件T1连接到负载器件L1的漏极和边缘(margin)测试器件M1。

参考支路403包括读出器件SR，该器件以类似方式通过读出使能器件TR连接到负载器件LR和边缘测试器件MR。参考支路403也包括下面将详细讨论的参考电压节点V_REF430和参考电阻420。在一个实施例中，参考电阻420包括一个或多个串联的熔丝器件，在未编程状态等同于熔丝器件450，因此，参考支路中的参考电阻420与未编程的熔丝器件450和480相匹配。在另一实施例中，通过用类似于形成熔丝450和480的熔断材料形成参考电阻420，使参考电阻420与熔丝器件450和480相匹配。第一读出支路401的读出器件S1的栅和参考支路403的SR相连接，作为连接到读出使能输入416的读出使能晶体管T1和TR的栅。SR的栅在节点430处连接到它的漏极，因此在器件S1和SR之间形成电流镜象配置。

应该指出，负载器件L1和LR图示为晶体管，但也可以包括其它类型的负载器件。此外，L1和LR相匹配，因此对应于工艺例如温度和压力变化，它们以相同的方式改变。在读出支路401和405中的其它器件也与参考支路405中对应的器件相匹配，因此，对应于相同的条件，它们以相同的方式改变。

本发明的读出电路400的电流镜象配置是读出熔丝器件例如熔丝器件450的状态时，读出电路400的读出电流低的一个原因。由于参考支路403对低电流最优化，所以在外读出支路401和405中的电流保持在安全的级别。下面讨论参考支路403如何对低电流最优化的具体内容。

通过将S1和SR偏置到S1和SR对源电阻的变化很敏感的操作区域，读出电路400内的电流镜象配置也可以提高读出电路400的灵敏度。包括电流镜象、熔丝器件450以及参考电阻420的读出电路400的那部分可以称做“退化的电流镜象”。在操作中，由于在熔丝读出支路401和403以及熔断读出支路420中类似的器件相匹配，这些类似的器件包括未烧断状态的熔丝器件450和480和参考电阻420，烧断熔丝的行为在读出电路400的输出414和454处反映的电流镜象中产生电阻偏移。熔丝器件450用做源退化电阻，当熔丝器件的状态变化时改变读出支路中的电流。通过输出414处电压的变化反映出通过的电流变化。

读出使能输入416控制读出电路400的读出功能。当读出使能信号线416为Vss(地)时，MOS器件T1和TR截止。当读出使能器件T1和TR截止时，负载器件L1和LR与读出器件S1和SR断开，因此，没有电流流过读出电路支路。此外，负载器件L1和LR连接到Vcc的一端，因此将输出信号线414的输出电势拉到外加电压。这样可确保带有连接到读出电路400的输出414和454的输入的器件不会接收在部分导通这类器件的范围内的输入电势。以这种方式，当读出电路400不能使能时，连接到读出电路400的器件不会消耗功率。

在一个实施例中，读出使能输入信号线416响应于来自外加电源的复位信号。随着读出电路400的读出使能输入416在复位基础上由低到高状态过渡，MOS读出使能晶体管T1和TR导通。器件TR导通，在外加电压Vcc和参考支路403的读出器件SR之间产生电流通路，将读出器件SR的栅电势上拉，使之导通。随着读出器件SR的导通，节点440和V_REF430上的电势拉向Vss(地)。然而，MOS负载器件LR尽可能地限制节点430处的电压拉向地，因此，在节点430处形成参考电压。以这种方式，读出电路400“自偏置”。

在节点440产生的电压形成相对于第一读出电路401的输出414和第二读出电路405的输出454的附加参考电压。节点440的电压可调节读出电路400的逻辑接收输出的断路点。在一个实施例中，如上面所提到的，参考电阻420包括一个或多个未编程熔丝器件，该器件等同于未编程状态中本发明的熔丝器件450。以这种方式，参考电阻420与熔丝器件450相匹配。此外，读出使能器件T1和TR的尺寸与读出器件S1和SR的尺寸匹配。通过将读出电路401和405中的电阻和器件与参考支路403中对应器件的电阻匹配，即使熔丝器件450的电阻变化很小，也会更容易地检测出。

配置本发明的熔丝读出电路400，以使熔丝器件450的状态解释为单端地或差动地。也就是说，通过将输出414上的电压与逻辑连接到读出电路400(称做单端的读出)的断路点电压相比较，确定熔丝器件450的状态，或者熔丝器件450和480可以编程到相反的状态，通过比较输出节点414和454上的电压，可以差动地检测熔丝器件450的状态。通常逻辑断路点电压的指示电压电平是否译做逻辑“1”或逻辑“0”，这些是本发明的普通技术人员公知的。

在单端配置中，选择要匹配的参考电阻420，然而要高于未编程的熔丝器件450的电阻。通过使用与未编程状态中的熔丝器件450类似的未编程熔丝器件，由此使参考电阻420与熔丝器件450匹配，熔丝器件450变化后，由制造公差、温度或其它原因造成参考电阻的变化。在一个实施例中，参考电阻420包括与未编程的熔丝器件450匹配的五个未烧断的熔丝器件。因此，参考电阻420五倍于未编程的熔丝器件450的电阻。其它实施例包括不同数目的熔丝器件，但要多于一个，以形成参考电阻420。通过选择参考电阻420使参考电阻420与未编程的熔丝器件450的电阻的比值很高，初始地产生缺省偏移电压。在该实施例中，相对于未烧断的熔丝器件450，电阻更大的参考电阻420产生低电压输出，由于它低于通常的逻辑断路点，足以译做“0”。在一个实施例中，当熔丝器件450未编程时，在输出414处的输出电压接近100mv。因此，产生缺省状态，包括缺省偏移，以使未烧断的熔丝译做逻辑“0”。

熔断参考(fuse-to-reference)负载比例容许制造偏差，是由于源负载器件相互匹配，并且也由于参考和熔丝支路之间的电流镜象连接。此外，在对读出电路400的操作产生影响之前，要克服在Vt和Le中的偏差，以上的缺省偏置产生更高的阈值。读出器件S1更低的源负载(熔丝器件450)在读出器件S1上产生更高的栅到源(VGS)电压。读出器件S1上更高的VGS增加了通过SR的电流。增加的电流使负载器件L1的漏下降，直到建立新的平衡点。

在一个实施例中，如果没有编程熔丝器件450，在输出节点414处达到的平衡点约为100-150mv。通过外部的栅极可说明该低输出电势，因此可检测出熔丝器件450未烧断的状态。

当熔丝器件450已烧断时，由于熔丝器件450的更大电阻，在读出器件S1的源上产生更高的电势。读出器件S1的源上的更高电势缩小了读出器件S1的源和栅之间的电势，或降低了VGS。这样流过读出器件S1的电流也减少。然后，第一读出支路401的无源负载器件L1上拉了输出节点414处的电势。在已编程的熔丝器件450的电阻比参考电阻420大五倍的一个实施例中，输出节点414提高约1.7伏的最小量，其中Vcc设定在2.0伏。已编程的熔丝器件450的电阻与参考电阻420之间更高的比值将提高输出节点414处的输出电压，使之更接近Vcc外加电压。在一些实施例中，一旦检测到熔丝器件450的状态，状态的的逻辑说明存储在寄存器或其它存储器件中(未显示)。

如果熔丝器件450已烧断，也就是说，已编程，熔丝器件450的电阻增加。如上所讨论的，在一个实施例中，与类似的未编程的熔丝器件相比，熔丝器件的电阻增加至少十倍，增加的范围在10-1000倍内。但在一些实施例中可能增加更高。虽然在一些情况下熔丝器件例如熔丝器件450的编程电阻由于制造偏差变化很大，但本发明的读出电路400具有能检测熔丝器件450的很低的允许的编程的电阻值的能力。此外，即使编程的电阻与未编程的电阻的比值很小，本发明的读出电路400能将熔丝器件450的已编程状态与熔丝器件450的未编程状态可靠地区分开。

应该指出参考电阻420的值或尺寸可以改变，以进一步增加未编程状态中的熔丝器件450与参考电阻420之间的比值。未编程的熔丝器件电阻与参考电阻420之间增加的比值会增加读出电路400对噪声、偏移以及一些实施例中的Vt和Le的偏差的抗干扰性。

在另一实施例中，熔丝器件450的状态可差动地读出。在该实施例中，可选择参考电阻420接近于熔丝器件450和480的电阻。在一个实施例中，参考电阻包括一个与熔丝器件450和480相匹配的未编程熔丝器件，因此熔丝器件450，480的电阻以及参考电阻420尽可能地相互接近。在另一实施例中，串联地连接多个熔丝器件，以形成参考电阻420，从而增加读出电路400的灵敏度。

在这种配置中读出电路400的操作类似于以上介绍的电路的操作。然而，在这种配置中，如果需要一种逻辑状态，那么编程熔丝器件450或480中的一个，如果需要另一种逻辑状态，那么编程另一个熔丝器件。一旦完成编程步骤，就启动读出电路400，第一读出支路的输出414处的电压与第二读出支路的输出454处的电压不相上下。在一个实施例中，如果熔丝器件450未编程，熔丝器件480已编程，那么输出节点414处的电压将低于输出节点454处的电压，电路将译做逻辑“0”。在另一实施例中，也许正好相反，取决于差动放大器(未显示)的连接。使用差动放大器测量两个节点之间的电压差是本领域的普通技术人员的公知常识。

在一个实施例中，在该配置中，读出电路400的第一读出支路401中的电流约为300μA。如果熔丝器件450的编程电流约为6mA时，那么对于未烧断的熔丝器件450，也没有编程它，300μA的电流在安全范围内。

本发明读出电路400的一个实施例也具有进行编程验证的能力。换句话说，使用本发明一个实施例的读出电路400，可以测试熔丝器件450的边缘，局部地标识烧断的熔丝、熔丝器件450中不能允许的偏差、或使熔丝器件不能使用的其它边缘条件。但也会出现一些条件，例如，如果在标称条件下熔丝器件450的读出能够得到熔丝器件450的正确状态，但由于老化、噪声、热或其它环境原因，会发生“错误读取”。本发明的“边缘模式”测试装置设计成在验证期间能刺激错误读取。以这种方式，可以避免这种事情导致的失效。

下面继续参考图4介绍本发明的边缘模式测试装置。通过打乱匹配的第一读出支路401的p沟道无源负载器件L1和参考支路403的LR之间的平衡，第一读出支路401的边缘模式测试器件M1和参考支路403的MR能进行熔丝器件450的边缘测试。p沟道边缘模式测试器件M1的漏极连接到器件T1的漏极。类似地，p沟道边缘模式测试器件MR的漏极连接到器件TR的漏极。通过将边缘测试0输入410连接到边缘模式测试器件M1的栅极和第二读出支路405地对应的器件上，并将边缘测试1输入412连接到边缘模式测试器件MR的栅极，可以控制读出电路400的边缘模式测试能力。

边缘测试1输入412中的低电平信号导通了边缘测试模式器件MR，以初始化第一边缘测试模式。导通器件MR，稍增大了参考支路403中流过的电流，并且由于电流镜象连接，第一读出支路401中流动的电流也增加。以这种方式，输出节点414处的输出电势降低。因此，如果熔丝器件450读出并标识为已编程，而熔丝器件450的编程状态为边缘，则该边缘测试模式将使熔丝器件读出为未编程。指示熔丝器件例如熔丝器件450为已编程和未编程状态的输出节点414处的读出电压取决于读出电路400的Vcc、已编程和未编程的熔丝器件的电阻、以及其它因素。

标识为未编程的熔丝器件450为边缘的，但也可以通过本发明的边缘测试第二模式来检测。边缘测试0输入410上的低电平信号导通了边缘模式测试器件M1。导通器件M1减少了器件的电阻，因此上拉了输出节点414上的输出电势。如果在读出期间熔丝器件450标识为未编程，但为边缘的，那么输出节点414上的输出电势也这样显示出。换句话说，输出节点414上的输出电势将增加，足以使读出的标识的值显示已编程的熔丝器件。

以这种方式，本发明的读出电路400减少了由边缘地已编程或未编程熔丝器件造成的字断失效的可能性。本发明的边缘模式测试装置以检测图4中的第二读出支路405中的边缘熔丝器件类似的方式操作。因此，如果第一和第二读出支路401和405的熔丝器件都用做冗余熔丝，并且都在需要的状态中进行验证，那么可进一步减少字断失效的可能性。

如图5所示，本发明的熔丝器件可以冗余阵列排列。最好将它提供给冗余熔丝器件，因此如果探针测试检测出特定的熔丝器件失效，或不知何故有损坏，那么可用类似的熔丝器件代替。

图5提供了根据本发明一个实施例熔丝器件的冗余阵列如何排列的例子。图5中的冗余熔丝器件的阵列包括两个熔丝电路501和503，每个包括与图4的读出电路400类似的熔断电路和参考电路、以及逻辑OR门505。熔断电路501包括读出支路520、参考支路521以及第二读出支路522。读出支路520和522的输出，例如图4中的输出414，连接到逻辑OR门505。类似地，熔断电路503包括第三支路507、参考支路509、以及第四读出支路511。熔断电路503的每个读出支路的输出都类似地连接到逻辑OR门505。

在图5的冗余熔丝阵列中，如果编程读出支路520、522、507和511中的任何一个，那么来自OR门505的输出信号将与编程的熔丝器件产生的信号一致。因此，熔丝器件编程器可选择编程一个、一些或图5的冗余熔丝阵列中的全部熔丝器件，可获得相似的结果。该措施为熔丝编程器确定熔断编程和验证时间之间的可接受的折衷提供了灵活性，和编程熔丝器件的确定性。例如，熔丝编程器可选择仅编程一个熔丝器件，并验证它，如果它通过以上介绍的边缘模式测试顺序，并停止在那里，否则将编程另一个熔丝器件。或者，熔丝编程器可决定在图5的冗余熔丝阵列中编程全部四个熔丝器件，以确保熔丝被编程。

在一个实施例中，OR门505包括连接到后接NAND门的每个读出支路的输出的反相器构成。以这种方式，每个反相器都有相同的断路点或导通电压。在另一个实施例中，使用连接到后接反相器的所有输出的NOR门构成OR门505。然而，由于层叠的p沟道器件，这种配置会使来自读出支路520、522、507和511进入OR门505的每个信号的断路点不同。要进一步优化，可选择形成OR门505的器件的尺寸，以使OR门505内的反相器的断路点与提供最大灵敏度的节点440处的参考电压匹配。

在另一实施例中，可使用AND门代替OR门505。这种配置可理想地确保未编程的熔丝器件。在该实施例中，边缘地未编程的熔丝器件不能影响代替OR门505的AND门的输出。此外，在其它实施例中，可使用XOR门代替OR门505。在例如多晶硅线断裂的情况下使用XOR门，熔丝显示为被编程。使用XOR门可使熔丝阵列很有用，即使需要未编程的状态。以这种方式，本发明的冗余熔丝阵列提供了附加的灵活性，并能补偿有缺陷的熔丝器件、有缺陷的电路设置、或错误的编程。

在一个实施例中，提供附加的组合的逻辑，因此可以读出和锁定图5的熔丝阵列中的熔丝器件的状态。仍然参考图5，OR门505连接到NAND门530，并通过反相器535到另一个NAND门504。通过读出启动输入416提供到NAND门530和540(图4)的另一个输入。第一NAND门530的输出连接到预置(PRE#)输入，第二NAND门540的输出连接到边触发的触发器550的清除(CLR#)输入。如本领域公知的后接‘#’的信号名称所指示的，PRE#和CLR#输入为低态激活。PRE#和CLR#输入在图5所示的实施例中异步，但在其它实施例中可以为同步。触发器550也接收时钟输入，并在数据输入处接收熔丝器件的另一个阵列的输出，因此熔丝阵列串联，每个熔丝阵列的状态很容易串行地读出。

到读出电路的复位信号断定读出启动信号416。在信号线532上的OR门505的输出处提供熔丝阵列的状态，两个信号提供到NAND门530和540(在到达NAND门540之前来自OR门505的信号反相)。如果熔丝阵列的状态为逻辑“1”，那么NAND门530的输出信号为低电平，可以断定PRE#信号。相反，如果熔断阵列的状态为逻辑“0”，那么NAND540的输出信号为低电平，可以断定CLR#信号。以这种方式，包括熔丝电路501和503的熔丝阵列的状态可以存储在触发器550中，以后将扫描或内部地使用。本领域的普通技术人员应该理解也可以使用与触发器550有类似功能的其它类型的锁存器电路或触发器。此外，应该理解，虽然显示出包括OR门505、NAND门530和540以及触发器550的组合和存储逻辑连接到熔断阵列，但根据包括单个熔丝的读出电路，也可以使用本发明的组合和存储逻辑。

因此，本发明静态、低电流读出电路具有可靠地并安全地读出具有低编程电流的熔丝的状态的能力，同时可防止未编程的熔丝器件的错误编程。本发明的读出电路的静态特性也具有不需要特定的定时电路的优点。此外，本发明的读出电路为自偏置并且较稳定，因此，即使制造公差、温度以及电压变化，熔丝器件的状态也可以可靠地读出出。对于低电流和高灵敏度本发明的读出电路最优选，即使两个状态之间的电阻变化较小，也可以可靠的读出熔丝器件的已编程的与未编程的状态。此外，本发明的边缘测试模式可减小由于边缘的已编程的或未编程的熔丝器件导致的字段失效的可能性。本发明的熔丝器件和读出电路可容易地延伸形成冗余熔丝阵列，并能配置进行差动和单端的读出。

本发明的熔丝读出电路具有以上所有的优点，同时保持了较小的读出电路尺寸。在一些实施例中，设置的熔丝读出电路的参考支路非常接近两个熔丝读出支路。集成电路器件上的熔丝读出电路的参考和读出支路非常接近使制造偏差和读出电路的器件之间较短的内连造成的器件的失配的可能性最小化，同样也减小了电压降低和噪声的影响。

本发明一个实施例的熔丝编程和读出方法图示在图6中。选择性地编程和读出熔丝器件的状态的方法开始于处理块600。在判定块601中，可以确定是否需要编程熔丝器件。如果需要编程熔丝器件，在处理块605中，用例如以上参考图3介绍的熔丝编程电路编程熔丝。在处理块607中，读出电路读出熔丝器件的状态，确定是否已编程。在判定块617中，如果熔丝器件已在步骤619编程，测试熔丝器件确定是否已边缘地编程并且以后可能出故障。在判定块617中，如果器件未编程，那么本发明的方法可以确定是否在判定块625可以得到冗余熔丝器件。

在判定块621，如果熔丝器件已确定为边缘的，并且可以得到冗余熔丝器件(判定块625)，在判定块605中再次开始编程冗余熔丝。如果确定器件为边缘的，但不能得到冗余熔丝器件，缺陷的器件显示在处理块624中。如果要选择性地编程其它的熔丝(判定块625)，那么处理返回到判定块601，反之处理在块627处结束。

再参考判定块621，如果确定熔丝器件不是边缘的，器件在步骤623处指示为良好。然后如上所述，如果有另外的器件要选择性编程，那么处理在判定块601处重新开始。如果所有的器件都按照需要已经选择性地编程，那么处理在块627处结束。

再回到判定块601，如果需要熔丝器件保持未编程，那么在块603内读出器件的状态。在判定块609中，如果器件已编程，显示有故障，处理终止，除非有其它器件要选择性编程(步骤625和627)。在另一实施例中，冗余熔丝器件的一个阵列连接到逻辑AND门，因此没有显示故障，除非阵列中的所有熔断元件不是已编程就是边缘地未编程。再回到判定块609，如果熔丝器件未编程，那么在处理块611中测试，以确定熔丝器件是否为边缘的。如果有发现熔丝器件为边缘的，显示有故障(除非提供了以上介绍的冗余阵列)，处理终止于块627，除非有要选择性编程的其它器件(处理块623)。或者，如果熔丝器件未编程，也没有发现为边缘的，那么器件合格，它的状态存储在适当的地方，如果有要选择性编程的附加器件，那么继续处理。应该注意，虽然在一个实施例中读出步骤接在编程熔丝器件的步骤之后，但在另一实施例中，可以首先读出熔丝器件的状态，然后如果需要再编程。

因此，本发明提供了一种能用于最新的低电压、低结击穿电压的工艺技术的熔丝器件。然而，任何一个本领域的普通技术人员在读了以上的说明后，可以对本发明做出许多变形和修改，应该理解通过示例显示和介绍的特定实施例并不限定本发明。因此，不同实施例的细节并不限定权利要求书的范围，本发明的实质限定在权利要求书中。

Claims (35)

1.一种熔性连接器件，设置在半导体衬底上，用于提供选择电连接，该熔性连接器件包括：

具有第一电阻的多晶硅层；以及

形成在多晶硅层上的硅化物层，硅化物层具有低于第一电阻的第二电阻，硅化物层成块形成电不连续处，对应于施加在硅化物层上的预定编程电势，因此熔性连接器件的电阻能选择性地增加。

2.根据权利要求1的熔性连接器件，还包括电连接到硅化物层的相对端、用于接收编程电势的至少第一和第二接点。

3.根据权利要求2的熔性连接器件，其中接点包括钨栓。

4.根据权利要求2的熔性连接器件，包括电连接到硅化物层的每端、用于接收编程电势的九个接点。

5.根据权利要求1的熔性连接器件，其中编程电势约为2伏。

6.根据权利要求1的熔性连接器件，其中硅化物层包括TiSi₂。

7.根据权利要求6的熔性连接器件，其中硅化物层约为200-400埃厚。

8.根据权利要求1的熔性连接器件，其中多晶硅层约为2500埃厚。

9.根据权利要求1的熔性连接器件，其中多晶硅层的薄层电阻大于500欧姆每方块，硅化物层的薄层电阻为1-10欧姆每方块。

10.根据权利要求1的熔性连接器件，其中多晶硅层由多晶硅膜形成、硅化物层由硅化物膜形成。

11.根据权利要求1的熔性连接器件，其中熔性连接器件包括熔断区，熔断区的长度为熔断区宽度的4到25倍。

12.根据权利要求11的熔性连接器件，其中熔断区的宽度约为.22微米。

13.根据权利要求1的熔性连接器件，其中多晶硅层为p型掺杂。

14.根据权利要求1的熔性连接器件，其中多晶硅层为n型掺杂。

15.根据权利要求1的熔性连接器件，其中多晶硅层包括一个n型掺杂的第一区和至少一个p型掺杂的第二区，在多晶硅层中形成至少一个p-n结。

16.一种熔丝，设置在半导体衬底上，具有第一未编程的电阻，熔丝包括：

多晶硅层；以及

形成在多晶硅层上的硅化物层，硅化物层成块形成电不连续处，对应于施加在硅化物层上的预定编程电势，因此熔性连接器件的电阻能选择性地增加到第二编程的电阻。

17.根据权利要求16的熔丝，还包括电连接到硅化物层、用于接收编程电势的第一和第二接点。

18.根据权利要求17的熔丝，其中接点包括钨栓。

19.根据权利要求17的熔丝，包括电连接到硅化物层的每端、用于接收编程电势的九个接点。

20.根据权利要求16的熔丝，其中编程电势约为2伏。

21.根据权利要求16的熔丝，其中硅化物层包括TiSi₂。

22.根据权利要求21的熔丝，其中硅化物层约为200-400埃厚。

23.根据权利要求16的熔丝，其中多晶硅层约为2500埃厚。

24.根据权利要求16的熔丝，其中第二编程的电阻至少十倍于第一未编程的电阻。

25.根据权利要求16的熔丝，其中多晶硅层为p型掺杂。

26.根据权利要求16的熔丝，其中多晶硅层为n型掺杂。

27.根据权利要求16的熔丝，其中多晶硅层包括一个n型掺杂的第一区和至少一个p型掺杂的第二区，在多晶硅层中形成至少一个p-n结。

28.根据权利要求16的熔丝，其中多晶硅层的薄层电阻大于500欧姆每方块，硅化物层的薄层电阻为每1-10欧姆每方块。

29.根据权利要求16的熔丝，其中多晶硅层由多晶硅膜形成，硅化物层由硅化物膜形成。

30.根据权利要求16的熔丝，其中熔性连接器件包括熔断区，熔断区的长度为熔断区宽度的4到25倍。

31.根据权利要求30的熔性连接器件，其中熔断区的宽度约为.22微米。

32.一种形成熔丝的方法，包括以下步骤：

在半导体衬底上形成多晶硅层；

在多晶硅层上形成硅化物层；以及

在硅化物层的每端形成接点，接点电连接到硅化物层，因此编程电势施加到其上，以编程熔性连接器件。

33.根据权利要求32的方法，还包括掺杂多晶硅层为p型的步骤。

34.根据权利要求32的方法，还包括掺杂多晶硅层为n型的步骤。

35.根据权利要求32的方法，还包括步骤：

掺杂多晶硅层为n型；以及

在n型多晶硅层中形成p型区，因此多晶硅层包括至少一个p-n结。

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