CN1208230A - 刷新存储区的控制容易的多存储区同步型半导体存储装置 - Google Patents

Abstract

提供一种刷新时能减少损失的同步型半导体存储装置。当指示进行具有多个阵列存储区的存储区(1)的刷新时,刷新控制电路(18)分别将行地址及存储区激活信号保存到行地址保存电路(20)及存储区激活信息保存电路(22)中后进行刷新。刷新结束后,根据所保存的行地址信号及存储区激活信息,使各阵列存储区返回进行刷新前的原状态。

Description

刷新存储区的控制容易的多存储区 同步型半导体存储装置

本发明涉及半导体存储装置，特别是涉及备有需要在一定时间内刷新其存储数据的多个存储单元的半导体存储装置，尤其是涉及有多个存储区且需要进行刷新工作的多存储区(バンク)半导体存储装置中进行刷新用的结构。

为了在CPU(中央处理单元)等处理装置和作为主存储装置的DRAM(动态随机存取存储器)之间进行数据的高速传送，可以使用例如与系统时钟即时钟信号同步地进行数据的输入输出的同步型半导体存储装置。

图16是表示现有的同步型半导体存储装置之一的同步DRAM(SDRAM)的外部信号状态示意图。如图16所示，在SDRAM中，其工作方式由外部时钟信号CLK的上升沿的各外部控制信号/CS、/RAS、/CAS及/WE的状态的组合来决定。在时钟周期#1中，在时钟信号CLK的上升沿，如果将芯片选择信号/CS及行地址选通信号/RAS设定为低电平，而将列地址选通信号/CAS及允许写入信号/WE设定为高电平，则给出激活命令，便在该SDRAM中进行激活存储单元阵列的工作，即进行行选择动作。将与该激活命令同时给出的地址信号ADD作为行地址信号，进行该行的选择。

在时钟周期#3中，在时钟信号CLK的上升沿，如果将芯片选择信号/CS及列地址选通信号/CAS设定为低电平，而将行地址选通信号/RAS及允许写入信号/WE设定为高电平，则给出指示数据读出的读出命令。如果给出该读出命令、便将这时给出的地址信号ADD作为列地址信号，进行存储单元列选择工作，读出该选择的存储单元的数据。在该SDRAM中，存在称为CAS等待时间的期间，从给出读出命令开始，经过表示该CAS等待时间的期间后，读出数据Q呈确定状态。在图16中，CAS等待时间为1时，在时钟周期#4中，在时钟信号CLK的上升沿，读出数据Q呈确定状态。在SDRAM中，如果给出读出命令，便将这时的地址作为起始地址，在各时钟周期中连续地读出称为脉冲串长度的数量的数据。在图16中示出了脉冲串长度为1时的数据读出情况。

在时钟周期#5中，如果将芯片选择信号/CS、列地址选通信号/CAS及允许写入信号/WE设定为低电平，而将行地址选通信号/RAS设定为高电平，则给出表示数据写入的写入命令。如果给出该写入命令，便将这时给出的地址信号ADD作为列地址，进行存储单元选择，并进行向所选择的存储单元的数据写入。在进行数据写入时，与给出写入命令的同时，来自外部的写入数据D被取入SDRAM内部。该取入的写入数据D在规定的时间内被写入内部选择的存储单元。即使在进行该数据写入时，也能连续地写入脉冲串长度的数量的数据。

在SDRAM中，如果给出激活命令，则该阵列呈激活状态。为了将该激活状态的阵列设定为非选择状态、即预充电状态，在时钟周期#7中，将芯片选择信号/CS、行地址选通信号/RAS及允许写入信号/WE设定为低电平，而将列地址选通信号/CAS设定为高电平，给出预充电命令。如果给出该预充电命令，则根据激活命令而呈选择状态的存储器阵列返回预充电状态，内部所选择的行返回非选择状态。

SDRAM与通常的DRAM一样，存储单元包括电容器，将信息存储在该电容器中。因此，需要在一定期间内刷新存储在该电容器内的信息。为此，在时钟周期#9中将芯片选择信号/CS、行地址选通信号/RAS及允许写入信号/WE设定为低电平，而将列地址选通信号/CAS设定为高电平。因此，给出自动刷新命令，对存储器阵列进行自动刷新。在给出该自动刷新命令的情况下，在内部发生指定应进行刷新的存储单元的刷新地址，根据该刷新地址，进行存储单元数据的刷新，刷新结束后存储器阵列返回预充电状态。

如该图16所示，通过与时钟信号CLK同步地给出来自外部的控制信号，将该时钟信号CLK的上升沿作为触发脉冲，能确定内部的工作开始时间，不需要设定对应于外部的控制信号的时滞等内部工作时间余量，能高速地进行内部工作。

图17是现有的SDRAM的内部结构略图。在图17中，SDRAMSD包括多个存储区BK0～BKn和与这些存储区BK0～BKn结合在一起、进行数据的输入输出的数据输入输出缓冲器DB。存储区BK0～BKn中的每一个能被驱动到激活状态/非激活状态，而与其它存储区的激活/非激活状态无关。例如，在存储区BK0呈激活状态下，在存储单元行处于选择状态时，也可以将存储区BK1驱动到激活状态，而将存储单元行驱动到选择状态，或者使该已呈选择状态的存储单元行呈非选择状态，而将其驱动到预充电状态(非激活状态)。

读出命令及写入命令与指定存储区的存储地址一起给出。通过数据输入输出缓冲器DB，能对由存储地址指定的存储区进行数据的输入输出。因此，在访问一个存储区时，通过进行其它存储区的激活/非激活，能依次访问这些存储区，即使在进行页切换(选择不同的字线)时，也不需要将存储器阵列设定在预充电状态，而能从外部连续地进行数据的存取。特别是在图象处理等情况下进行画面上的规定的小区域的数据的存取时，利用各个存储区BK0～BKn，存储着画面上的不同扫描线上的象素数据的结构，能高速地存取小区域数据。另外，在使这些存储区BK0～BKn同时处于选择状态的情况下，能将这些存储区BK0～BKn作为2次超高速缓存用，能降低超高速缓存错误时的损失。

图18是更具体地表示图17所示的半导体存储装置的整体结构的框图。在图18中，示出了设有4个存储区的结构的一例。

在图18中，该半导体存储装置包括能互相驱动到激活/非激活状态的阵列存储区1a、1b、1c及1d。这里，所谓激活状态，是表示在阵列内选择字线且读出放大器将存储单元数据锁存起来的状态，非激活状态表示全部字线处于非选择状态、且读出放大器也处于非激活状态、而且各位线对中的各位线被预充电到规定的电压电平的状态。这些阵列存储区1a～1d中的每一个具有相同的结构，在图18中示出了阵列存储区1a的结构。阵列存储区1a包括具有排列成行列状的多个存储单元MC的存储器阵列1aa和进行与在该存储器阵列1aa中的行选择有关的工作的行周边电路1ab。在存储器阵列1aa中，与存储单元MC的各行对应地配置字线WL，与存储单元MC的各列对应地配置位线对BLP。在图18中具有代表性地示出了一条字线WL、一个位线对BLP和配置在其交叉部位的存储单元MC。

行周边电路1ab包括：分别对应于位线对BLP设置的、互补地放大激活时对应的位线对的电位的读出放大电路；以及将激活时各位线对BLP的电位预充电到规定电位电平的位线预充电电路等。

分别对应于这些阵列存储区1a～1d，设有：进行阵列存储区的激活/非激活用的存储区驱动电路2a、2b、2c及2d；以及行地址锁存器3a、3b、3c及3d。每个存储区驱动电路2a、2b、2c及2d都具有相同的结构，在图18中示出了存储区驱动电路2a的结构。存储区驱动电路2a包括：根据来自存储区激活控制电路4的存储区激活信号ACT0，控制对应的阵列存储区的行周边电路1ab的工作的行系统控制电路2aa；以及在该行系统控制电路2aa的控制下，对从对应的行地址锁存器3a给出的行地址信号RA0进行译码，根据该译码结果，将对应的存储器阵列1aa的地址指定的字线驱动到选择状态的行选择电路2ab。该行选择电路2ab包括行译码器及根据该行译码器的输出信号将地址指定的字线驱动到选择状态/非选择状态的字线驱动电路。

行地址锁存器3a～3d的结构将在后文详细说明，它根据来自存储区激活控制电路4的存储区指示信号，取入、锁存且输出给出的地址信号。这些存储区驱动电路2a～2d及行地址锁存器3a～3d在存储区激活控制电路4的控制下，其工作互相独立地被控制着。

存储区激活控制电路4接收来自命令译码器5的工作方式指示信号和来自地址缓冲器6的存储地址信号BAi，根据从该命令译码器5给出的工作方式，只对该存储地址信号BAi指定的存储区生成控制信号。在图18中，作为一例示出了存储区激活信号ACT0、ACT1、ACT2及ACT3从存储区激活控制电路4分别被送给存储区驱动电路2a、2b、2c及2d的结构。该存储区激活控制电路4根据来自命令译码器5的阵列激活指示信号φa、预充电指示信号φp和来自地址缓冲器6的存储地址信号Bi，控制该存储区激活信号的激活/非激活。

命令译码器5与时钟信号CLK同步地对在时钟信号CLK的上升沿取入来自外部的信号/CS、/RAS、/CAS及/WE的控制信号输入缓冲器7所供给的信号进行译码，根据这些信号的状态，生成工作方式指示信号。该命令译码器5虽然不指示其路径，但为了生成工作方式指示信号，有时也利用来自地址缓冲器6的特定的地址信号位(将在后文对此进行说明)。

地址缓冲器6与时钟信号CLK的上升沿同步地取入来自外部的地址信号AD及存储地址信号BA，生成内部地址信号ADi及内部存储地址信号BAi。

该半导体存储装置包括：为了进行刷新工作，根据来自命令译码器5的刷新方式指示信号φr，生成刷新所需要的控制信号的刷新控制电路8；在该刷新控制电路8的控制下，生成指示激活后应刷新的存储单元的刷新地址的刷新计数器9；以及在该刷新控制电路8的控制下，选择来自地址缓冲器6的内部地址信号ADi及来自刷新计数器9的刷新地址两者中的某一者，并送给行地址锁存器3a～3d的多路复用器10。

刷新控制电路8在从命令译码器5给出刷新指示信号φr后，将刷新工作所需要的控制信号送给存储区激活控制电路4。在该刷新方式时，通过存储区激活控制电路4，全部存储器阵列存储区1a～1d进行刷新工作。其次，参照图19所示的时序图，说明该图18所示的半导体存储装置刷新时的工作。

现在，在时钟周期#0中，将行地址选通信号/RAS及芯片选择信号/CS设定为低电平，而且将列地址选通信号/CAS及允许写入信号/WE设定为高电平，给出激活命令。如果给出该激活命令，则命令译码器5发生阵列激活指示信号φa，并送给存储区激活控制电路4。如果给出该阵列激活指示信号φa，则存储区激活控制电路4根据从地址缓冲器6供给的存储地址信号BAi，将锁存指示信号供给与指定的阵列存储区对应的行地址锁存器，而且，对于对应的存储区驱动电路，将阵列激活信号ACT驱动到激活状态。

多路复用器10选择从该地址缓冲器6供给的内部地址信号ADi，取入与存储地址指定的阵列存储区对应设定的行地址锁存器通过该多路复用器10供给的内部地址信号，生成内部行地址信号RA。因此，与地址指定的存储区对应的存储区驱动电路被激活，在指定的存储区中进行行选择动作。

为了进行刷新工作，有必要将处于该激活状态的存储区暂时驱动到非激活状态，所以，在时钟周期#3中，将信号/CS、/RAS及/WE设定为低电平，而且将列地址选通信号/CAS设定为高电平，给出预充电命令。如果给出该预充电命令，则命令译码器5便发生预充电指示信号φp，并供给存储区激活控制电路4。该预充电命令有两种预充电命令。一种是只使一个存储区返回到预充电状态的单一预充电命令，另一种是使所有的存储区同时返回到预充电状态的全部存储区预充电指示信号。该单一预充电命令及全部存储区预充电命令用地址信号AD的特定位(例如位A10)的高电平及低电平来设定。利用该预充电命令，将与处于激活状态的存储区对应的存储区激活信号ACT驱动到非激活状态的低电平，阵列存储区1a～1d分别在存储区驱动电路2a～2d的控制下，返回到预充电状态。

如果经过了预充电工作所需要的时钟周期，则在时钟周期#6中，将芯片选择信号/CS、行地址选通信号/RAS及列地址选通信号/CAS设定为低电平，而且将允许写入信号/WE设定为高电平。命令译码器5根据从该控制信号输入缓冲器7供给的信号状态，若断定已给出刷新命令，便产生刷新指示信号φr，并送给刷新控制电路8。该刷新控制电路8根据刷新指示信号φr，起动刷新计数器9，产生刷新地址，而且由多路复用器10选择来自该刷新计数器9的刷新地址。另一方面，存储区激活控制电路4在来自该刷新控制电路7的控制信号的控制下，为了将全部存储区激活，而将阵列激活信号ACT0～ACT3驱动到激活状态。这样，在行地址锁存器3a～3d中，来自刷新计数器8的刷新地址被锁存，存储区驱动电路2a～2d全部工作，在阵列存储区1a～1d中，进行刷新地址指定的行的存储单元的刷新。在刷新工作中，该阵列激活信号ACT0～ACT3只在规定期间被驱动到激活状态，如果经过了该规定期间，阵列激活信号ACT0～ACT3便返回非激活状态(在图19中，在时钟周期#9中，阵列激活信号ACT0～ACT3被驱动到非激活状态)。这样，能对全部存储区进行刷新，能定期地进行存储数据的刷新。

图20是概略地表示利用该SDRAM的处理系统的结构图。在图20中，SDRAM SD通过存储总线11连接在存储控制器MCT上。该存储控制器MCT通过系统总线13连接在处理机PU上。该存储控制器MCT连接在存储区管理存储器BMM上。存储控制器MCT每隔规定的时间间隔，通过系统总线13将等待信号加在处理机PU上，使处理机PU处于待机状态。在该状态下，存储控制器MCT将刷新指示送给SDRAM SD。存储控制器MCT在通常的存取方式时，对各存储区判断其是否处于激活状态，并将存储处于激活状态的存储区的行地址的存储区行地址存入存储区管理存储器BMM中，常时管理该SDRAM SD的存储区的状态。

存储控制器MCT通过该存储总线11对SDRAM SD进行刷新后，存储控制器MCT参照存储区管理存储器BMM，使该SDRAM SD返回刷新前的状态。即，将激活命令与该行地址一起送给处于激活状态的存储区。该SDRAM SD的状态复原后，存储控制器MG将允许访问信号送给处理机PU。因此，不仅在对SDRAM SD进行刷新时，而且在该刷新结束后使SDRAM SD返回原状态之前的期间，处理机PU都不能访问SDRAM SD，存在由于刷新而产生很大的损失的问题。

该刷新结束后，为了使SDRAM SD返回原状态，在给出刷新指示时，时钟周期数必须与处于激活状态的存储区的数相同。这是因为激活命令只与一个存储地址一起给出，即激活命令只能送给一个存储区。因此，该SDRAM SD的存储容量增大，如果其阵列存储区的数增大，则进行刷新时处理机PU呈等待状态的时钟周期数增大，存在由于刷新而产生的损失增大的问题。即，在进行该刷新的情况下，处理机PU不能访问SDRAM SD，而处于等待状态，致使将SDRAM SD构成存储区，通过依次激活存储区，丧失了不受存储区的页切换时的预充电时间的影响而进行访问的存储区结构的优点。

存储控制器MCT将表示该SDRAM SD的各存储区的状况的信息存入存储区管理存储器BMM中。因此，在该SDRAM SD的存储区数增大的情况下，存储区管理存储器BMM的容量也增大，另外，还产生存储控制器MCT管理各存储区的状况用的负载也增大的问题。

在进行了该刷新之后，再在外部存储控制器的控制下，在没有存储区的SDRAM中，有必要使存储器返回刷新前的状态。因此，在没有存储区的SDRAM中，也产生刷新结束后的外部存储控制器的负载大的问题。

本发明的目的在于提供一种进行刷新时不增加外部控制器的负载就能容易地使存储器阵列返回刷新前的状态的半导体存储装置。

本发明的另一个目的在于提供一种能降低刷新时的损失的多存储区半导体存储装置。

本发明的半导体存储装置备有：具有地址存储装置、接收来自外部的地址信号后存入地址存储装置中、同时发生内部地址信号的地址发生装置；根据该内部地址信号选择地址指定的存储单元用的存储单元选择装置；响应刷新指示、接收并保存该地址发生装置的存储在地址存储装置中的内部地址信号的地址保存装置；响应刷新指示、通过地址发生装置将指定应刷新的存储单元的刷新地址信号送给存储单元选择装置并且将存储单元选择装置激活的刷新激活装置；按刷新指示进行的刷新工作结束时、根据保存地址给出该刷新指示后将处于选择状态的存储单元设定为再选择状态的再设定装置。

如果给出刷新指示，便在内部保存这时的地址信号，进行刷新，刷新结束后，根据保存的地址信号，将存储单元置于选择状态。因此，在存储装置内部进行刷新指示的存储器阵列的非激活及刷新结束后的再激活，外部控制器不需要经常监视该存储器阵列的选择状态的地址，能减轻外部控制器的负载。另外，由于在内部刷新结束后，根据保存的地址信号进行存储单元的再选择，所以，即使在设定了多个存储区的情况下，也能同时将这些多个存储区驱动到再激活的状态，能缩短刷新结束后到复原为止所需要的处理时间，能减少刷新时的损失。

图1是概略地表示本发明的实施例1的半导体存储装置的整体结构图。

图2是本发明的实施例1的半导体存储装置刷新时的工作流程图。

图3是概略地表示本发明的实施例1的半导体存储装置的行地址锁存电路及行地址保存电路的结构图。

图4是表示图3所示的电路的动作的信号波形图。

图5是概略地表示图1所示的刷新控制电路的结构图。

图6是表示图5所示的刷新控制电路的动作的信号波形图。

图7是概略地表示图1所示的存储区激活控制电路的结构图。

图8是表示图6所示存储区译码器的结构的一例的图。

图9是表示图7所示的激活信号发生电路的结构的一例的图。

图10是表示图7所示激活信号发生电路中包括的行地址锁存指示信号发生部的结构的一例的图。

图11是概略地表示本发明的实施例2的半导体存储装置中的刷新控制电路的结构图。

图12是表示图11所示的刷新控制电路工作的信号波形图。

图13是概略地表示全部存储区预充电命令译码器的结构的一例的图。

图14是概略地表示本发明的实施例3的半导体存储装置的整体结构图。

图15是概略地表示本发明的实施例4的半导体存储装置的整体结构图。

图16是表示现有的同步型半导体存储装置工作的时序图。

图17是表示现有的同步型半导体存储装置的整体结构图。

图18是更具体地表示现有的同步型半导体存储装置的内部结构图。

图19是表示图18所示的同步型半导体存储装置工作的时序图。

图20是用于说明现有同步型半导体存储装置的问题的说明图。

[实施例1]

图1是概略地表示本发明的实施例1的半导体存储装置的整体结构图。在图1中，该半导体存储装置包括：有多个阵列存储区0～3的存储区1；将该存储区1的各阵列存储区驱动到激活/非激活状态的存储区驱动部2；以及将行地址信号送给存储区驱动部2的行地址锁存电路3。这些存储区驱动部2及行地址锁存电路3分别包括与存储区的各个阵列存储区0～3(图18中的存储区1a～1d)对应而设的存储区驱动电路及行地址锁存器(参照图18)。

该半导体存储装置还包括：与时钟信号CLK同步取入从外部供给的地址信号AD及存储区地址信号BA、生成内部地址信号ADi及内部存储区地址信号BAi的地址缓冲器6；与时钟信号CLK同步取入从外部供给的控制信号/CS、/RAS、/CAS及/WE的控制信号输入缓冲器7；以及判断来自该控制信号输入缓冲器7的内部控制信号的时钟信号CLK的上升时的状态、根据该产生工作方式指示信号的命令译码器5。这些命令译码器5、地址缓冲器6及控制信号输入缓冲器7与现有的半导体存储装置中的结构相同。

该半导体存储装置还包括：根据来自命令译码器5的刷新指示信号φr、产生刷新所需要的控制信号的刷新控制电路18；根据来自命令译码器5的阵列激活指示信号φa、预充电指示信号φp、存储地址信号BAi和来自刷新控制电路18的控制信号输出存储区激活信号ACT0～3的存储区激活控制电路14。来自该存储区激活控制电路14的存储区激活信号ACT0～3被送给行地址锁存电路3及存储区驱动部2。在该存储区激活信号ACT0～ACT3呈激活状态期间，对应的阵列存储区维持激活状态。如果给出刷新指示信号φr(如果刷新指示信号φr呈激活状态)，刷新控制电路18便将控制信号送给该存储区激活控制电路14，控制存储区激活信号ACT0～ACT3的激活/非激活。

该半导体存储装置还包括：在刷新控制电路18的控制下、在每一次刷新工作中将其计数值加1或减1的刷新计数器9；在刷新控制电路18的控制下、选择来自地址缓冲器6的内部地址信号ADi和来自刷新计数器9的刷新地址信号RADi两者中的一者并将其送给行地址锁存电路3的多路复用器(MUX)10；在刷新控制电路18的控制下，保存行地址锁存电路3中锁存的行地址的行地址保存电路20；以及在刷新控制电路18的控制下进行刷新工作时、保存送给该存储区驱动部2的存储区激活信号ACT0～ACT3的存储区激活信息保存电路22。

当刷新控制电路18进行刷新工作时，多路复用器10选择来自刷新计数器9的刷新地址信号RADi，送给行地址锁存电路3。进行刷新工作时，行地址保存电路20保存送给该行地址锁存电路3中锁存的各阵列存储区的行地址，刷新结束后，将该保存的行地址返回原来的行地址锁存器。存储区激活信息保存电路22也一样，进行刷新工作时，对各阵列存储区保存存储区激活信号ACT0～ACT3，而且，刷新结束后，返回原来的存储区驱动电路。

其次，参照图2所示的流程图，说明该图1所示的半导体存储装置的刷新控制电路18的工作。刷新控制电路18监视是否从命令译码器5给出刷新指示(步骤S1)。通过判断是否发生了来自命令译码器的刷新指示信号φr(是否被驱动到激活状态)，来判断是否给出了该刷新指示。如果发生了刷新指示信号φr(被激活)，则刷新控制电路18就要进行刷新工作，因此，首先将行地址锁存电路3中锁存的各阵列存储区的行地址保存到行地址保存电路20中，另外，将送给存储区驱动部的各存储区驱动电路的存储区激活信号保存在每个阵列存储区中(步骤S2)。另外起动刷新计数器9，输出刷新地址信号RADi，多路复用器(MUX)10选择来自该刷新计数器9的刷新地址信号RADi，并送给行地址锁存电路3。在该状态下，行地址锁存电路3呈锁存状态，行地址锁存电路3锁存的行地址不发生变化。如果行地址及存储区激活信号向该行地址保存电路20及存储区激活信息保存电路22的保存结束，刷新控制电路18便使激活状态的存储区全部变成非激活状态(步骤S3)。这只要将对全部存储区的刷新指示信号送给存储区激活控制电路14就能实现。

接着，刷新控制电路18将阵列激活指示信号送给存储区激活控制电路14，将来自存储区激活控制电路14的存储区激活信号ACT0～ACT3全部驱动到激活状态。这时，存储区激活控制电路14还将通过多路复用器10送给行地址锁存电路3的刷新地址信号RADi锁存起来。接着，存储区驱动部2被激活，在存储区1中含有的阵列存储区0～3中进行行选择工作，并进行与该选择的行连接的存储单元的刷新工作(步骤S4)。该刷新工作是在各阵列存储区0～3中将行(字线)驱动到选择状态、由位线读出与该选择的行连接的存储单元数据、被锁存的数据在由读出放大器再次写入原存储单元中之前所需要的时间。在该刷新工作中，字线被保持在选择状态的期间是预先规定的。

如果该刷新工作结束(步骤S5)，刷新控制电路18便将保存在行地址保存电路20及存储区激活信息保存电路22中的行地址及存储区激活信息(存储区激活信号)分别返回行地址锁存电路3及存储区驱动部2(步骤S6)。在该返回时，行地址锁存电路3也对多路复用器10保持锁存状态，再次只锁存从行地址保存电路20返回的行地址信号。

如果刷新工作结束，多路复用器(MUX)10便在刷新控制电路18的控制下，将从地址缓冲器6供给的内部地址信号ADi设定在选择状态。刷新计数器9的计数值(刷新地址)在刷新工作前加1或减1即可，在该刷新工作结束时，该计数值加1或减1即可。

如上所述，如果给出刷新指示，在内部保存呈激活状态的地址信号，在该保存状态下，根据刷新地址，对全部阵列存储区进行刷新工作。刷新结束后再将保存的激活状态的行地址返回，于是存储区1根据该被返回的行地址及存储区激活信息而返回刷新前的状态。

外部控制器只给出刷新指示，在施加刷新指示时，不需要管理表示各存储区是否呈激活状态及在呈激活状态的存储区中哪一个行地址的字线呈选择状态的信息，能减轻外部控制器的负载。另外，在从刷新返回原状态时，在内部施加刷新时处于激活状态的阵列存储区全部同时返回激活状态，所以，在从刷新返回时，不需要从外部供给激活命令及存储区地址信号，依次将阵列存储区驱动到激活状态，能高速地返回到刷新前的状态，能减少刷新时的损失。

图3是表示图1所示的多路复用器10、行地址锁存电路3及行地址保存电路20的结构的一例的图。在图3中，行地址锁存电路3包括对应于各阵列存储区0～3而设的行地址锁存器3a、3b、3c及3d，行地址保存电路20包括对应于这些行地址锁存器3a～3d而设的行地址保存单元20a、20b、20c及20d。各个行地址锁存器3a～3d具有相同的结构，在图3中具体地示出了行地址锁存器3a的结构，另外，各个行地址保存单元20a～20d也具有相同的结构，在图3中示出了行地址保存单元20a的具体结构。

行地址锁存器3a包括：响应来自存储区激活控制电路14(参照图1)的行地址锁存指示信号RAL0的激活而导通、传递来自多路复用器10的内部行地址信号RA的传送门3aa；以及锁存从该传送门3aa传递的内部行地址信号RA、生成对阵列存储区0的内部行地址信号RA0用的反相器3ab及3ac。反相器3ab的输出端连接在反相器3ac的输入端上，反相器3ac的输出端连接在反相器3ab的输入端上，这些反相器3ab及3ac构成所谓的反相锁存器。

各个行地址锁存器3b、3c及3d分别响应行地址锁存指示信号RAL1、RAL2及RAL3的激活，取入从多路复用器10供给的内部行地址信号RA，生成分别对应于阵列存储区1～3的内部行地址信号RA1、RA2及RA3。

行地址保存单元20a将在后文详细说明，它包括：来自刷新控制电路18的输送指示信号XFR激活时导通、输送行地址锁存器3a中锁存的内部行地址信号RA0的传送门20aa；锁存通过该传送门20aa传递的内部行地址信号RA0用的反相器20ab及20ac；以及来自刷新控制电路18的返回指示信号TRB激活时导通、将由这些反相器20ab及20ac锁存的内部行地址信号返回行地址锁存器3a的传送门20ad。反相器20ab的输出端连接在反相器20ac的输入端上，反相器20ac的输出端连接在反相器20ab的输入端上，构成反相锁存器。该输送指示信号XFR同样被送给各行地址保存单元20a、20b、20c及20d，同样，返回指示信号TRB也同样被送给各行地址保存单元20a、20b、20c及20d。

多路复用器10包括：来自刷新控制电路18的切换指示信号φmx及/φmx激活时导通、选择来自刷新计数器9的刷新地址信号RADi，并传送给行地址锁存器3a～3d的传输门10a；以及切换信号φmx及/φmx非激活时导通、选择从地址缓冲器6供给的内部地址信号ADi，并传送给行地址锁存器3a～3d的传输门10b。在给出了刷新指示后，该切换信号φmx及/φmx呈激活状态。以下，参照图4所示的信号波形图，说明该图3所示结构的工作情况。

如果给出刷新命令，则刷新指示信号φr变成激活状态，相应地，切换信号φmx也变成激活状态。响应该切换信号φmx的激活，多路复用器10的传输门10a呈导通状态，选择来自刷新计数器9的刷新地址RADi，并送给行地址锁存器3a～3d。这时，锁存指示信号RAL0～RAL3还处于非激活状态，行地址锁存器3a～3d不进行刷新地址的取入。

另外，响应该刷新指示信号φr的激活，保存指示信号XFR变成激活状态，输送门20aa导通，行地址锁存器3a中锁存的地址AD被送给行地址保存单元20a，并存储在这里。在行地址锁存器3b、3c及3d中也分别根据该保存指示信号XFR，存储在行地址锁存器3b～3d中的行地址信号被输送到对应的行地址保存单元20b～20d，并存储在这里。如果该保存工作结束，接下来，行地址指示信号RAL0～RAL3全部在规定期间呈激活状态，各个行地址锁存器3a～3d取入并锁存从多路复用器10供给的刷新地址信号RADi，作为内部行地址信号RA0～RA3输出。根据该刷新地址，在图1所示的存储区激活控制电路14的控制下，在存储区1中含有的各阵列存储区0～3中进行刷新工作。

如果该刷新工作结束，输送指示信号TRB在规定期间呈激活状态，行地址保存单元20a～20d的传送门(传送门20ad)导通，其保存的行地址信号被返回对应的行地址锁存器3a～3d。另外，根据该返回指示信号TRB的激活，切换指示信号φmx呈非激活状态，多路复用器10传输门10b导通，选择来自地址缓冲器6的内部地址信号AD。

当给出了该刷新指示时，将行地址锁存器中存储的内部行地址信号保存到对应的行地址保存单元20a～20d中，将刷新地址存储在行地址锁存器中，根据该刷新地址信号进行刷新。接着，在刷新结束后，将该保存的地址信号返回对应的行地址锁存器，可再次将该半导体存储装置返回到刷新前的状态。

图5是概略地表示图1所示的刷新控制电路18的结构图。在图5中，刷新控制电路18包括：响应刷新指示信号φr而输出保存指示信号XFR的保存指示信号发生电路18a；响应该保存指示信号XFR、将阵列非激活指示信号RPRa输出给存储区激活控制电路14(参照图1)的阵列非激活指示信号发生电路18b；响应该阵列非激活指示信号RPRa、将刷新开始指示信号REF送给存储区激活控制电路14的刷新开始指示信号发生电路18c；响应该刷新开始指示信号REF、从刷新开始指示信号发生开始经过规定的时间后输出刷新结束指示信号RPRb的刷新结束指示信号发生电路18d；响应刷新结束指示信号RPRb、输出返回指示信号TRB的返回指示信号发生电路18e；以及响应刷新指示信号φr而置位、响应返回指示信号TRB而复位并输出切换指示信号φmx的置位/复位触发电路18f。

保存指示信号发生电路18a、阵列非激活指示信号发生电路18b及刷新开始指示信号发生电路18c分别由单触发脉冲发生电路构成。刷新结束指示信号发生电路18d由延迟电路和单触发脉冲发生电路形成。在刷新时，由该延迟电路确定各阵列存储区中的字线的选择期间。返回指示信号发生电路18e由通常的单触发脉冲发生电路构成。

图6是表示图5所示的刷新控制电路18的工作的信号波形图。以下，参照该图6，说明图5所示的刷新控制电路的工作情况。

在时钟信号的上升沿，将芯片选择信号/CS、行地址选通信号/RAS及列地址选通信号/CAS设定为低电平，而将允许写入信号/WE设定为高电平，给出刷新命令。响应该刷新命令，刷新指示信号φr呈高电平的激活状态，相应地，来自保存指示信号发生电路18a的保存指示信号XFR在规定期间内呈激活状态。按照该保存指示信号XFR，内部行地址信号的保存结束后，从阵列非激活指示信号发生电路18b输出阵列非激活指示信号RPRa。按照该阵列非激活指示信号RPRa，至此处于激活状态的存储区激活信号ACT(在图6中用信号ACRa表示)被驱动到非激活状态。在该刷新指示时，在图6中用信号ACRb表示对处于非激活状态的存储区的存储区激活信号。因此，全部存储区被驱动到非激活状态。

此后，从刷新开始指示信号发生电路18c输出刷新指示信号REF，存储区激活信号ACTa及ACTb被激活，在全部存储区同时进行刷新。如果从该刷新指示信号REF发生后经过了规定时间，便从刷新结束指示信号发生电路18d输出刷新结束指示信号RPRb。按照该刷新结束指示信号RPRb，存储区激活信号ACTa及ACTb变成非激活状态，全部存储区再次被驱动到非激活状态。于是，刷新工作结束。

该刷新工作结束后，从返回指示信号发生电路18e发生返回指示信号TRB，刷新前的内部行地址信号再次被锁存在对应的行地址锁存器中。这时，将在后文说明的阵列激活信号也再次被返回，给出了刷新命令时呈激活状态的存储区再次返回原激活状态。

置位/复位触发电路18f响应该刷新指示信号φr的发生而呈激活状态，如果发生返回指示信号TRB，便呈非激活状态。

图7是概略地表示图1所示的存储区激活控制电路14的结构图。在图7中，存储区激活控制电路14包括：接收来自地址缓冲器6(参照图1)的存储区地址信号BAi后进行译码、输出存储区指示信号ZBNK的存储区译码器14a；以及接收该存储区指示信号ZBNK、来自命令译码器5的阵列激活指示信号φaz及预充电指示信号φpz、来自刷新控制电路18的刷新开始指示信号REF、阵列非激活指示信号RPRa及刷新结束指示信号RPRb，对阵列存储区的存储区输出激活信号ACT0～3(ACT0～ACT3)的激活信号发生电路14b。

在通常工作方式时(刷新方式时以外)，该激活信号发生电路14b根据阵列激活指示信号φaz或预充电指示信号φpz，对来自存储区译码器14a的存储区指示信号ZBNK指示的阵列存储区，控制存储区激活信号的激活/非激活。在刷新工作时，该激活信号发生电路14b根据来自刷新控制电路18的信号REF、RPRa及RPRb，控制存储区激活信号ACT0～ACT4的激活/非激活。

图8是表示图7所示的存储区译码器的结构的一例的图。在图8中，该存储区译码器14a由于设有4个阵列存储区，所以接收4位的存储区地址信号位BA<0>、/BA<0>、BA<1>及/BA<1>。位BA<0>和位/BA<0>是彼此互补的位，位BA<1>及位/BA<1>是彼此互补的位。

在图8中，存储区译码器14a包括：接收存储区地址信号位/BA<0>及/BA<1>、输出存储区指定信号ZBNK0的NAND电路14aa；接收存储区地址信号位/BA<0>及BA<1>、输出存储区指定信号ZBNK1的NAND电路14ab；接收存储区地址信号位BA<0>及/BA<1>、输出存储区指定信号ZBNK2的NAND电路14ac；以及接收存储区地址信号位BA<0>及BA<1>、输出存储区指定信号ZBNK3的NAND电路14ad。这些存储区指定信号ZBNK0～ZBNK3在选择状态时呈低电平，表示指定了存储区1的对应的阵列存储区0～3。

图9是表示图7所示的激活信号发生电路14b的结构和图1所示的存储区激活信息保存电路22的结构的图。在图9中一并示出了命令译码器5中包括的激活命令译码电路5a及预充电命令译码电路5b的结构。这些译码电路5a及5b判断在时钟信号CLK的上升沿信号的状态，但不表示该时钟信号CLK。当芯片选择信号/CS及行地址选通信号/RAS呈低电平、而列地址选通信号/CAS及允许写入信号/WE呈高电平时，命令译码电路5a将阵列激活指示信号φaz驱动到低电平的激活状态。当芯片选择信号/CS、行地址选通信号/RAS及允许写入信号/WE呈低电平、而且列地址选通信号/CAS呈高电平时，预充电命令译码电路5b将预充电指示信号φpz驱动到低电平的激活状态。

激活信号发生电路14b包括：接收阵列非激活指示信号RPRa和刷新结束指示信号RPRb的NOR电路14ba；以及对存储区1的各阵列存储区而设的、将存储区激活信号ACT0～ACT3输出给各个阵列存储区0～3的激活电路24a～24d。在图9中具体地示出了对存储区1的阵列存储区0而设的、输出存储区激活信号ACT0的激活电路24a的结构，将存储区激活信号ACT3输出给阵列存储区3的激活电路24d用方块形表示。另外，对存储区1及2而设的激活电路(输出激活信号ACT1及ACT2的电路)从略。

激活电路24a包括：接收来自激活命令译码电路5a的阵列激活指示信号φaz和存储区指定信号ZBNK0的NOR门24aa；接收来自预充电命令译码电路5b的预充电指示信号φpz和存储区指定信号ZBNK0的OR门24ab；以及接收NOR门24aa的输出信号、刷新开始指示信号REF和NAND门24ad的输出信号的逻辑门24ac。NAND门24ad接收该逻辑门24ac的输出信号、NOR电路14ba的输出信号和OR门24ab的输出信号。门24aa和24ac构成复合门。该激活电路24a还包括将NAND门24ad的输出信号反转、并输出存储区激活信号ACT0的反相器24ae。

其它阵列存储区的激活电路具有相同的结构，只是给出的存储区指定信号不同。

分别对应于这些激活电路24a～24d，设有存储激活信号的存储区激活信息保存电路22中含有的保存单元22a～22d。在图9中示出了对该存储区1的阵列存储区0的激活电路24a用的保存单元22a的结构。这些保存单元22a～22d的结构相同。

在图9中，保存单元22a包括：保存指示信号XFR激活时导通、传递存储区激活信号ACT0的传送门22aa；将通过该传送门22aa传递的存储区激活信号ACT0锁存起来用的反相器22ac及22ab；以及返回指示信号TRB激活时导通、将由该反相器22ac及22ab锁存的存储区激活信号返回激活电路24d的输送门22ad。该输送门22ad将该锁存的存储区激活信号返回激活电路24a中包括的反相器24ae的输入部。从刷新控制电路18(参照图1)输出的信号XFR及TRB都被送给保存单元22a～22d。其次，简单地说明该图9所示结构的工作情况。

在通常工作方式中，当给出激活命令后，阵列激活指示信号φaz在规定期间从高电平下降到低电平。在该状态下，存储区指定信号ZBNK0～ZBNK3中的某一个呈激活状态。现在，考虑指定了阵列存储区0的情况。在该状态下，存储区指定信号ZBNK0呈低电平的激活状态。因此，NOR门24aa的输出信号呈高电平。预充电指示信号φpz为高电平，另外NOR电路14ba的输出信号也是高电平。因此，响应该逻辑门24ac的输出信号的上升，NAND门24ad的输出信号呈低电平，相应地，来自反相器24ae的存储区激活信号ACT0变成高电平。此后，即使阵列激活指示信号φaz及存储区指定信号ZBNK0都返回高电平，NOR门24aa的输出信号也呈低电平，逻辑门24ac的输出信号的逻辑电平不变，存储区激活信号ACT0保持激活状态。

如果给出预充电命令，则来自预充电命令译码电路5b的预充电指示信号φpz下降到低电平。这时，存储区指定信号ZBNK0还是低电平时，在激活电路24a中，OR电路24ab的输出信号变成低电平，相应地，NAND门24ad的输出信号变成高电平，来自反相器24ae的存储区激活信号ACT0成为低电平的非激活状态。

阵列激活指示信号φaz和预充电指示信号φpz在非激活状态下呈高电平。现在考虑给出刷新命令、从命令译码器5输出刷新指示信号φr的情况(参照图6)。在该状态下，首先，保存指示信号XFR呈高电平的激活状态，传送门22aa导通，存储区激活信号ACT0被输送到22a。在其余的保存单元22d中也与此相同。此后，阵列非激活指示信号RPRa呈高电平，NOR电路14ba的输出信号呈低电平，在激活电路24a中，NAND电路24ad的输出信号变成高电平，相应地存储区激活信号ACT0被驱动到低电平。该NOR电路14ba的输出信号同样被送给激活电路24a～24d，来自这些激活电路的存储区激活信号ACT0～ACT3全部被驱动到非激活状态的低电平。

接着，刷新开始指示信号REF呈高电平的激活状态，在激活电路24a中，逻辑门24ac的输出信号再次变成高电平，相应地，NAND门24ad的输出信号变成低电平，存储区激活信号ACT0被驱动到高电平。该刷新开始指示信号REF同样被送给激活电路24a～24d，因此，来自这些激活电路24a～24d的存储区激活信号ACT0～ACT3全部被驱动到激活状态。

如果经过了规定时间，则刷新结束指示信号RPRb变成高电平的激活状态，相应地，NOR电路14ba的输出信号呈低电平，这些存储区激活信号ACT0～ACT3呈低电平的非激活状态。其次，返回指示信号TRB呈高电平的激活状态，在保存单元22a中，传送门22ad导通，将保存的存储区激活信号返回激活电路24a。该返回指示信号TRB同样被送给保存单元22a～22d，同样，在保存单元22a～22d中，将保存的存储区激活信号返回激活电路24a～24d。现在，当给出了刷新指示时，如果存储区激活信号ACT0处于高电平的激活状态，则从该保存单元22a返回的信号呈低电平，相应地，逻辑门24ac的输出信号变成高电平，NAND门24ad的输出信号变成低电平，存储区激活信号ACT0再次呈高电平。该存储区激活信号ACT0由逻辑门24ac及NAND门24ad加以锁存。因此，在给出了刷新指示的状态下，能使各阵列存储区返回。

图10是地址锁存指示信号发生部的结构图。在图10中示出了对一个阵列存储区的地址锁存指示信号发生部的结构。分别对与各阵列存储区对应而设的行地址锁存器设有图10所示的锁存指示信号发生部电路。该锁存指示信号发生部被包括在存储区激活控制电路14中。

在图10中，地址锁存指示信号发生部包括：接收存储区指示信号ZBNK(ZBNK0～ZBNK3)和阵列激活指示信号φaz的NOR电路34a；以及接收NOR电路34a的输出信号和刷新开始指示信号REF的OR电路34b。从OR电路34b输出行地址锁存指示信号RAL(RAL0～RAL3)。该图10所示的电路结构分别对应于行地址锁存器3a～3d(参照图2)设置。

在通常工作方式时，如果给出激活命令，则对相对于由存储区地址信号指定的阵列存储区设置的行地址锁存器的行地址锁存指示信号RAL呈激活状态。在刷新方式时，如果刷新开始指示信号REF呈激活状态，则对全部行地址锁存器的行地址锁存指示信号RAL0～RAL3变成激活状态，取入来自刷新计数器的刷新地址，进行刷新。

如该图10中的结构所示，由于刷新开始时取入并锁存行地址信号，所以，在通常方式时，当给出激活命令后存储区激活指示信号ACT呈激活状态时，能使行地址信号取入时间和进行刷新时的刷新地址取入时间基本上相同，不管在刷新方式时还是在通常工作方式时，都能以相同的时间进行行选择工作。

如上所述，按照本发明的实施例1，在刷新方式时，由于将各阵列存储区的存储区信息保存起来，在此状态下，进行刷新后，再使刷新结束后的各存储区返回原状态，所以，外部控制器只给出刷新指示即可，能减轻其刷新用的负载。另外，刷新结束后，内部同时返回原状态，所以，能减少从刷新开始至返回原状态为止的时钟周期数，能降低刷新时的损失。

[实施例2]

图11是本发明的实施例2的半导体存储装置的主要部分的结构图。在图11中示出了刷新控制电路的结构。其它结构与前面的图1所示的结构相同。在图11中，刷新控制电路18包括：响应刷新指示信号φr、输出保存指示信号XFR的保存指示信号发生电路18a；响应来自保存指示信号发生电路18a的保存指示信号XFR、输出阵列非激活指示信号RPRa的阵列非激活指示信号发生电路18b；响应刷新指示信号φr而被置位、而且响应预充电指示信号φp而被复位的置位/复位触发电路38a；在来自触发电路38a的输出端Q的输出信号呈激活状态期间起动进行计时工作、每经过规定的时间输出激活信号的时钟38b；响应来自阵列非激活指示信号发生电路18b的阵列非激活指示信号RPRa和来自时钟38b的计数完毕信号、输出刷新开始指示信号REF的刷新开始指示信号发生电路38c；响应来自刷新开始指示信号发生电路38c的刷新开始指示信号REF、经过规定时间后输出刷新结束指示信号RPRb的刷新结束指示信号发生电路38d；以及响应置位/复位触发电路38a的复位、经过规定时间后输出返回指示信号TRB的返回指示信号发生电路38d。从该置位/复位触发电路38a的输出端Q还输出切换指示信号φmx。

如果采用该图11所示的刷新控制电路，则在给出刷新指示并进行了刷新后，在给出预充电命令之前，在内部时钟38b的控制下，按规定的时间间隔反复进行刷新。这时，虽然进行自行刷新，但在进行该自行刷新期间，有必要保持所保存的存储区信息。因此，在给出了使该自刷新结束的预充电命令时，输出返回指示信号TRB。

图12是表示图11所示的刷新控制电路18的工作的信号波形图。以下，参照该图12所示的信号波形图，说明图11所示的刷新控制电路18的工作情况。

如果给出刷新命令，则刷新指示信号φr呈激活状态，从保存指示信号发生电路18a输出保存指示信号XFR。其次，在通过该输送工作而将存储区信息(行地址信号及阵列激活信号)保存后，阵列非激活指示信号发生电路18b输出阵列非激活指示信号RPRa，将激活状态的存储区全部驱动到非激活状态。在该阵列全部变成非激活后(从非激活指示信号RPRa发生后经过了通常预充电所需要的时间后)，刷新开始指示信号发生电路38c发生刷新开始指示信号REF。根据该刷新开始指示信号REF，与实施例1一样，在阵列存储区中进行以刷新地址为依据的刷新工作。如果经过了规定时间，便从刷新结束指示信号发生电路18d发生刷新结束指示信号RPRb，阵列存储区的刷新结束，各阵列存储区被驱动到非激活状态。

该刷新周期通常称为CBR刷新或自动刷新。时钟38b从该刷新命令给出后就进行计数工作。从刷新命令给出后经过了规定时间之后，在仍然未给出预充电命令的情况下，时钟38b发生计数完毕信号，并在时刻T0送给刷新开始指示信号发生电路38c。刷新开始指示信号发生电路38c响应该信号，再次发生刷新开始指示信号REF，然后刷新结束指示信号发生电路18d，输出刷新结束指示信号RPRb。在给出预充电命令而使置位/复位触发电路38a复位之前，反复进行该工作。在该时钟38b的控制下进行的刷新称为自刷新。时钟38b每隔规定的时间间隔便输出一次计数完毕信号，将刷新开始指示信号REF激活。

通过给出预充电命令而使自行刷新方式结束。利用该预充电命令，预充电指示信号φp呈激活状态，置位/复位触发电路38a被复位。对所有的阵列存储区给出该预充电命令(单一存储区预充电命令和全部存储区预充电命令用特定的地址信号位例如Ad10的值进行切换)。因此，全部阵列存储区被预充电而呈非激活状态。经过了RAS预充电时间(阵列预充电所需求的时间)后，返回指示信号发生电路38d响应该置位/复位触发电路38a的输出信号的非激活而发生返回指示信号TRB。这样，各行地址保存电路20及存储区激活信息保存电路22(参照图1)中保存的信号被返回行地址锁存电路3及存储区驱动部2，阵列存储区返回给出刷新命令前的状态。

在该图11所示的进行自行刷新方式的半导体存储装置中，在给出自行刷新结束命令之前，也是在内部将存储区信息(各存储区的行地址信号及阵列激活信号)保存起来，所以，在自行刷新结束时，能在内部高速地返回刷新前的状态，能降低刷新时的损失。

在该实施例2中，各行地址保存电路20及存储区激活信息保存电路22的结构与实施例1相同，另外，存储区激活控制电路14的结构也相同。再者，在图9所示的存储区激活电路24a的结构中，当给出了使自行刷新结束用的刷新结束命令时，为了对全部存储区进行预充电，将给出了该全部存储区预充电命令时发生的全部存储区预充电指示信号中的负逻辑的全部存储区预充电指示信号送给NAND门24ad即可。因此，能实现单一存储区预充电命令和全部存储区预充电命令。

即，如图13所示，通过使芯片选择信号/CS、行地址选通信号/RAS及允许写入信号/WE呈低电平、而且将特定的地址信号位Ad10及列地址选通信号/CAS设定为高电平，从门电路G1输出其正逻辑的全部存储区预充电指示信号φpa，由反相器G2将该正逻辑的全部存储区预充电指示信号φpa变换成负逻辑的全部存储区预充电指示信号φzpa，并送给图9所示的门24ad。通过将该信号φzpa送给图9中的全部存储区激活电路24a～24d，能实现全部存储区同时预充电。

如上所述，按照本发明的实施例2，即使在可进行自行刷新方式工作的半导体存储装置中，也能降低刷新返回时的损失，另外自行刷新返回时容易，而且能使各存储区的状态高速地返回进行自行刷新前的状态。

[实施例3]

图14是概略地表示本发明的实施例3的半导体存储装置的整体结构图。在图14所示的结构中，不设置发生刷新地址用的刷新计数器及刷新方式时，选择刷新地址用的多路复用器来代替来自外部的地址信号。即，在图14所示的半导体存储装置中，从外部供给刷新地址。能进行与通常的标准DRAM中的“只RAS刷新”同样的刷新工作。

其它结构与图1所示的实施例1的半导体存储装置的结构相同，对应的部分标以相同的参照符号。在该图14所示的结构的情况下，不需要在内部设置刷新计数器及多路复用器，在外部能很容易地监视是否对阵列存储区中的任意一行进行刷新。

在该图14所示的结构中，如果给出刷新命令，也是将在行地址锁存电路3中锁存的行地址信号保存到行地址保存电路20中。另外，在存储区驱动部2中所供给的存储区激活信号也被保存在存储区激活信息保存电路22中。在此状态下，根据通过地址缓冲器6供给的来自外部的地址信号AD，进行各存储区1的阵列存储区0～3的刷新。在刷新时，保存到行地址保存电路20及存储区激活信息保存电路22中所需要的时间如果与由通常的存储区译码器进行的存储区指定信号的激活及继此之后的存储区激活信号的激活所需要的时间相同，则即使在从该外部供给刷新地址信号的结构中，在行地址锁存电路3中锁存地址信号的时间也能与通常工作方式时及刷新工作方式时两者中的任意一者相同，外部控制器使地址设定时间及保持时间与该通常工作方式时及刷新方式时相同，能施加地址信号，不会增加外部控制器的负载。

如上所述，按照本发明的实施例3，采用从外部供给刷新地址信号的结构，在刷新时，将各存储区的激活信息保存起来后进行刷新，该刷新结束后，使各阵列存储区返回与刷新前相同的状态。由于从外部供给刷新地址信号，所以，在外部能容易地识别被刷新的行。另外，在内部不需要刷新计数器及多路复用器，能减少芯片所占的面积。

[实施例4]

图15是概略地表示本发明的实施例4的半导体存储装置的整体结构图。在图15中，该半导体存储装置包括存储器阵列100。该存储器阵列100有呈行列状配置的多个存储单元，但不构成存储区。因此，由于没有存储区结构，所以，该半导体存储装置取代存储区为单位的控制，控制阵列的激活/非激活。

即，该半导体存储装置包括：根据来自命令译码器5的阵列激活指示信号φa及预充电指示信号φp和来自刷新控制电路18的控制信号、输出阵列激活信号ACT及行地址锁存指示信号RAL的阵列激活控制电路114；在阵列激活控制电路114的控制下、锁存通过多路复用器10供给的地址信号的行地址锁存电路103；以及根据来自阵列激活控制电路114的阵列激活信号ACT、将存储器阵列100驱动到激活/非激活状态的阵列驱动电路102。

行地址锁存电路103根据来自该阵列激活控制电路114的行地址锁存指示信号RAL，锁存通过多路复用器10供给的行地址信号。从而，阵列驱动电路102与通常的标准DRAM的行系统控制电路相同，与内部行地址选通信号同样地驱动阵列激活信号ACT，进行与存储器阵列100的行选择有关的工作控制。

多路复用器10接收来自刷新计数器9及地址缓冲器106的地址信号。地址缓冲器106只接收来自外部的地址信号AD，不供给存储区地址信号。分别与该行地址锁存电路103及阵列驱动电路102对应地设有行地址保存电路120及阵列激活信息保存电路122。这些地址保存电路120及阵列激活信息保存电路122在刷新控制电路18的控制下，保存行地址锁存电路103中锁存的行地址及阵列驱动电路102的阵列激活信号。控制信号输入缓冲器7、命令译码器5、刷新控制电路18、刷新计数器9及多路复用器(MUX)10与前面的实施例1或2的结构相同。可以简单地将一个存储区作为一个存储器阵列来考虑。

在该图15所示的半导体存储装置中，存储器阵列100在阵列驱动电路102的控制下进行激活/非激活。该图15所示的半导体存储装置等效于实施例1或2的半导体存储装置备有一个存储区的结构。因此，在该图15所示的半导体存储装置中，在给出刷新命令而进行刷新时，在内部自动地进行阵列的预充电，进行了刷新后，如果阵列再次呈刷新时的激活状态，则返回非激活状态。因此，即使存储区数为1而不呈存储区结构时，只要在刷新结束后，再次从外部供给激活命令，就不需要使存储器阵列返回刷新时的状态，在刷新结束后供给读出命令或写入命令，就能访问存储器阵列，能减少刷新时的损失。另外，刷新地址与实施例3一样，也可以从外部供给。

[其它应用例]

在以上的说明中，作为与时钟信号同步地进行数据的输入输出的同步型半导体存储装置，以SDRAM为例进行了说明。可是如果是需要进行刷新工作，而且工作方式是以命令的形式给出的半导体存储装置，那么本发明就能适用。例如，即使是在时钟信号的上升沿或下降沿这两者上进行数据的输入输出、或者在时钟信号的上升沿或下降沿上依次取入外部控制信号及地址信号的半导体存储装置，本发明也能适用。

如上所述，按照本发明，给出刷新指示时，将各阵列的信息保存后进行刷新，刷新结束后，将有关的信息返回该阵列，使阵列返回原状态，所以能减轻外部控制器在刷新时的负载，另外，刷新结束后，能高速地使阵列返回原状态，能减少刷新时的损失，相应地，能缩短处理时的等待时间，能构成处理性能好的系统。

Claims (14)

1．一种半导体存储装置，它具有分别需要在一定的时间内进行存储信息的刷新的多个存储单元，其特征在于，包括：

地址发生装置，它具有地址存储装置，接收来自外部的地址信号后发生内部地址信号并存入上述地址存储装置中；

存储单元选择装置，用于根据上述内部地址信号，选择地址指定的存储单元；

地址保存装置，响应刷新指示，接收并保存上述地址发生装置的、存储在上述地址存储装置中的内部地址信号；

刷新激活装置，响应上述刷新指示，通过上述地址发生装置将指定应刷新的存储单元的刷新地址信号送给上述存储单元选择装置，并将上述存储单元选择装置激活；以及

再设定装置，按照上述刷新指示进行的刷新工作结束时，根据上述地址保存装置的地址信号，给出了上述刷新指示时将处于选择状态的存储单元设定为再选择状态。

2．根据权利要求1所述的半导体存储装置，其特征在于：

上述再设定装置包括

用于将在上述保存装置中保存的内部地址信号输送给上述地址发生装置的装置；

激活信号保持装置，当给出上述刷新指示时，保持表示存储单元是否处于选择状态的信号；以及

根据上述激活信号保持装置中保持的信号和上述刷新动作的结束、将上述存储单元选择装置激活的装置。

3．根据权利要求1所述的半导体存储装置，其特征在于：

上述刷新激活装置包括

响应上述刷新指示、将来自外部的地址信号作为上述刷新地址信号送给上述地址发生装置的装置。

4．根据权利要求1所述的半导体存储装置，其特征在于：

上述刷新激活装置包括

响应上述刷新指示、发生地址信号的刷新地址发生装置；以及

选择装置，接收来自外部的地址信号和来自上述刷新地址发生装置的地址信号，响应上述刷新指示，选择来自上述刷新地址发生装置的地址信号，并送给上述内部地址发生装置。

5．根据权利要求1所述的半导体存储装置，其特征在于：

上述刷新激活装置(18)包括电路(38b、38c、18、9)，它响应激活状态的上述刷新指示，以规定的时间间隔将上述存储单元选择装置激活，而且在上述规定的时间间隔内发生不同的刷新地址。

6．一种半导体存储装置，其特征在于，包括：

存储区，它具有各自互相独立地被驱动到激活/非激活状态、而且分别需要在一定的时间内进行存储数据的刷新的多个存储单元；

多个存储单元选择装置，它分别对应于上述多个存储区而设置，根据激活时给出的地址信号，将对应的存储区的地址指定的存储单元置于选择状态；

内部地址发生装置，它根据特定存储区的存储区地址信号，根据来自外部的地址信号生成内部地址信号后，送给对应于由该存储区地址信号特定的存储区而设的存储器选择装置；

上述内部地址发生装置包括保持该发生的内部地址信号的地址存储装置，还包括

用于响应刷新指示、将上述地址存储装置中保持的内部地址信号保存起来的地址保存装置；

响应上述刷新指示、将内部地址信号从上述地址存储装置保存到上述地址保存装置中并存储在那里的装置；

响应上述刷新指示、通过上述内部地址发生装置将指定应刷新的存储单元的刷新地址送给上述多个存储单元选择装置、并将上述多个存储单元选择装置激活的刷新激活装置；以及

按照上述刷新指示进行的刷新工作结束后、将上述地址保存装置中保存的内部地址信号输送给上述地址存储装置、并将对应于在给出上述刷新指示时处于选择状态的存储区而设的存储单元选择装置激活的再设定装置。

7．根据权利要求6所述的半导体存储装置，其特征在于：

上述内部地址发生装置包括多个内部地址发生电路，该内部地址发生电路分别对应于上述多个存储区设置，由上述存储区地址信号指定了时，取入来自上述外部的地址信号，发生内部地址信号；

上述地址保存装置包括分别对应于上述多个内部地址发生电路而设的多个地址保存电路。

8．根据权利要求6所述的半导体存储装置，其特征在于：

还包括根据上述存储区地址信号和来自外部的存储单元选择指示、将对应于指定上述存储区地址信号的存储区而设的存储单元选择装置激活的存储区激活装置，

上述再设定装置包括

响应上述刷新指示、保存并存储来自上述存储区激活装置的存储区激活信号的存储区保存装置；以及

按照上述刷新指示进行的刷新工作结束时、将上述存储区保存装置中保存的激活信号输送给上述存储区激活装置、将对应的存储区的存储单元选择装置激活的装置。

9．根据权利要求6所述的半导体存储装置，其特征在于：

上述刷新激活装置包括响应上述刷新指示取入来自外部的地址信号、作为上述刷新地址信号送给上述多个存储单元选择装置的装置。

10．根据权利要求6所述的半导体存储装置，其特征在于：

上述刷新激活装置包括响应上述刷新指示、发生刷新地址信号的刷新地址发生装置；以及

接收来自外部的地址信号和来自上述刷新地址发生装置的刷新地址信号、响应上述刷新指示、取入上述刷新地址信号并送给上述多个存储单元选择装置的装置。

11．根据权利要求8所述的半导体存储装置，其特征在于：

上述存储区激活装置包括分别对应于上述多个存储区设置、保持对所对应的存储区的存储区激活信号的多个激活信号保持电路；

上述存储区保存装置包括分别对应于上述多个激活信号保持电路设置、响应上述刷新指示、接收对应的保持电路的存储区激活信号的多个保存电路；

上述再激活装置包括当上述刷新工作结束后将上述多个保存电路分别保存的存储区激活信号输送给对应的激活信号保持电路的多个输送电路。

12．根据权利要求6所述的半导体存储装置，其特征在于：

上述刷新激活装置(6、9、10、18)包括响应上述刷新指示的激活状态以规定的时间间隔发生与上述刷新地址不同的地址、而且将上述多个存储单元选择装置激活的电路(19、38b、38c)。

13．一种半导体存储装置，其特征在于，包括：

具有多个存储区的至少一个阵列(阵列0～3、100)；

与上述至少一个阵列对应设置、根据激活时供给的地址信号将上述至少一个阵列驱动到选择状态的存储单元驱动电路(2)；

含有地址锁存器(3aa、3ab)、发生地址信号且送给锁存的上述至少一个阵列的地址发生电路(3)；

发生将上述存储单元驱动电路激活用的阵列激活信号的阵列激活电路(14b)；

与上述地址发生电路相结合、用于将上述地址锁存器中锁存的地址信号保存起来的地址保存电路(20)；

与上述阵列激活电路相结合、用于将上述阵列激活信号保存起来的激活保存电路(22)；

以及控制电路，它响应指示进行存储单元数据刷新的刷新指示，将上述地址锁存器中锁存的地址信号及上述阵列激活电路的阵列激活信号分别输送到上述地址保存电路及激活保存电路中保存，使响应了该保存的阵列激活电路发生的阵列激活信号呈非激活状态，响应该阵列激活信号的非激活，通过上述地址发生电路将指定应刷新的存储单元的刷新地址送给上述阵列激活电路，而且在规定时间内将上述阵列激活电路激活，而且响应指示刷新结束的刷新指示的非激活，将所保存的地址信号及阵列激活信号分别返回上述地址锁存器及阵列激活电路。

14．根据权利要求13所述的半导体存储装置，其特征在于：

上述至少一个阵列(1、100)被分割成能互相独立地被驱动到激活及非激活状态的多个存储区(阵列0～3)。

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