CN1226077A - 半导体器件的制造方法 - Google Patents

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Abstract

首先,在一个有一个对准标记的半导体基片上形成一个导电层。然后,将光刻胶有选择性地形成在导电层的一个将要形成布线层的区域上和对准标记上。其后,用光刻胶作为一个掩膜,将导电层蚀刻。

Description

半导体器件的制造方法
本发明涉及一种用对准标记来使得上、下层结构覆盖重叠的半导体器件的制造方法，特别是涉及一种可以防止对准标记变形的半导体器件的制造方法。
在半导体器件制造工艺的光刻过程中，为了使上、下层结构产生高精度的覆盖重叠，到目前为止使用的是在下层上形成一个对准标记的方法，以这个对准标记为基准，用在上层图案上的掩膜可以被对准位置。图1A到1G是按连续工艺步骤的顺序显示的传统半导体器件制造方法的剖面图。
在传统的制造半导体器件的方法中，首先，如图1A所示，元件隔离氧化膜101a和栅极结构102在半导体基片101上形成，一个凸状的对准标记103也在此形成。
然后，如图1B所示，一定厚度的，例如800nm(纳米)的一层氧化膜104’用例如化学汽相淀积(CVD)技术沉积在上述半导体基片的整个表面。其后，采用回流、深腐蚀、化学-机械抛光(CMP)或类似的方法，氧化膜104’被修平。结果是，形成了一层平坦的氧化膜104。
然后，如图1C所示，一种光刻胶105被涂敷在基片的整个表面上。接着，一束曝光光线106由缩小投影型曝光装置通过置于半导体基片101上方且有预定形状的形成触点用的掩膜107，照射在光刻胶105上。这样做的结果是，一个触点开放区108和一个对准标记开放区109同时暴露出来。接下来，光刻胶105被显影。
然后，如图1D所示，用干蚀刻的方法，氧化膜104上对应于触点开放区108和对准标记开放区109的部分被去除，并且在此打开一个触点孔110，同时也将对准标记103暴露出来。
然后，如图1E所示，一层有一定厚度，例如800nm的多晶硅膜111被沉积下来，接着该多晶硅膜111被以各向同性蚀刻的方法蚀刻掉。这样做的结果是，多晶硅膜111被埋入触点孔110。
然后，如图1F所示，一种有一定厚度，例如100nm的由WSi膜组成的导电层112被沉积在基片的整个表面。光刻胶被涂敷在基片的整个表面上。接下来，曝光光线114由缩小投影型曝光装置通过置于半导体基片101上方的形成布线用的掩膜115，照射在光刻胶上。这时，形成布线用的掩膜只有一个对准触点孔110的遮光区，将光刻胶显影后，光刻胶被保留在布线层上形成预定的区域，例如，触点孔110。
然后，用光刻胶113作为一个掩膜，导电层112被以各向同性干式蚀刻的方法蚀刻。这样做的结果，如图1G所示，形成了与触点孔110连接的布线层112’。同时，凸状的对准标记103也暴露出来。
其后，尽管没有进行图示，使用上述暴露出的凸状对准标记103为基准，一个掩膜被准确对位并形成上层图案。
然而，在这种制造半导体器件的传统方法中，当如图1G所示那样蚀刻导电层112时，不巧的是，凸状对准标记103被变形了。当凸状对准标记103被变形后，在覆盖重叠上一层结构时，保证掩膜准确对位的精确度就下降了。
而且，为了容易地探测到对准标记，到目前为止采用的方法是扩大对准标记和半导体基片之间的高度差(日本专利申请公开号：平1-149435)。图2A到2D是日本专利申请公开号：平1-149435中所描述的传统的半导体器件制造方法的按连续工艺步骤顺序显示的剖面图。
在该文献所公开的传统的制造方法中，首先，如图2A所示，在一个半导体基片41上形成一层胶质隔离膜42，在隔离膜42上形成一层胶质金属布线层43作为一个对准标记。
然后，如图2B所示，一层氧化膜44被覆盖在胶质金属布线层43上并被修平。接着，一种光刻胶45被涂敷在上述基片的整个表面上。并且，在暴露触点孔的同时，胶质金属布线层43及其周围区域也被暴露出来。然后，光刻胶45被显影。这样做的结果是，胶质金属布线43及其周围区域的光刻胶45被清除掉。
然后，如图2C所示，与触点孔对应的区域被蚀刻，同时胶质金属布线层43及其周围的区域也被蚀刻并因此使得胶质金属布线层43的上部从氧化膜44暴露出来。
然后，如图2D所示，形成了一个上层金属布线层46，并在其上形成了一层光刻胶47。然后，用激光或类似方法进行对准。
另外，为了防止对准标记被损坏，到目前为止采用的方法是形成凹型的对准标记(日本专利申请公开号：平5-36600)。图3A到3G是日本专利申请公开号：平5-36600中所描述的传统的半导体器件制造方法的按连续工艺步骤顺序显示的剖面图。
在该文献所公开的传统制造方法中，首先，如图3A所示，在一个半导体基片51的表面形成凹型对准标记52，然后在上述基片的整个表面上形成一层深腐蚀光刻胶53。这种深腐蚀光刻胶的表面平滑，并且半导体基片51和深腐蚀光刻胶53具有大致相同的蚀刻率。
然后，如图3B所示，将一个光敏层54涂敷在深腐蚀光刻胶53上。应该注意的是，在深腐蚀光刻胶53上也可以形成一层电子束抗蚀剂。
然后，如图3C所示，一个掩膜被置于对准标记52上方的预定区域，在此处，如箭头标记所示，光敏层54被曝光光线曝光。在使用电子束抗蚀剂代替光敏胶54的情况下，用电子束照射。
使光敏层54显影后，如图3D所示，光敏层54就会保留在对准标记52上方的预定区域内。这时，深腐蚀光刻胶53是非光敏性的，因此不会被去除而保留下来。更进一步，为了使保留下来的光敏层54与半导体基片51有同样的蚀刻率，将光敏层54和深腐蚀光刻胶53二者进行烘干。
然后，如图3E所示，如箭头所示，对上述基片的整个表面用例如溅射蚀刻的方法进行干蚀刻。
在这个深腐蚀步骤的开始阶段，在对准标记52上方的预定区域，光敏层54被蚀刻，在其它区域，深腐蚀光刻胶53也被蚀刻。由于这种原因，光敏层54被蚀刻后，深腐蚀光刻胶53在预定的区域被蚀刻。相应地，当半导体基片51在上述其它区域被修平后，如图3F所示，深腐蚀光刻胶53仍然留存在上述预定区域。那就是，对准标记52受到保护而免于被蚀刻掉。
然后，如图3G所示，去除掉留存下来的深腐蚀光刻胶53，被保护的对准标记52暴露出来。这样做的结果是，半导体基片51的修平工作完成了。
并且，为了防止曝光时的聚焦偏移，到目前为止在制造半导体器件时采用的方法是减少划线区和器件区之间的高度差(日本专利申请公开号：平2-211652)。在该文献所描述的传统制造方法中，隔离膜和布线膜被留在划线区内，以此避免聚焦偏差和裂纹扩展。
然而，在日本专利申请公开号：平1-149435所描述的传统方法中，由于要形成一个大的高度差，甚至胶质金属布线层43本身也被蚀刻了，凸状对准标记的结构被无意中破坏。由于这个原因，在下面的光刻过程中用于覆盖目的的对准标记变了形，带来了覆盖精度降低的问题。
另外，在日本专利申请公开号：平5-36600所描述的传统方法中，为了只保护对准标记，非光敏层和光敏层都要被涂上以保护对准标记，然后还需要涂上光敏层并形成一个模图案。其结果是，抗蚀剂涂层要形成三次或更多，引起制造步骤增加，成本上升的问题。
进一步讲，在日本专利申请公开号：平2-211652所描述的传统的方法中，稳定对准标记的形状是很困难的。
本发明的目的是提供一种制造半导体器件的方法，使得低成本、高精度覆盖重叠构成图案模变为可能。
根据本发明，一种制造半导体器件的方法的特征是由以下步骤组成：在有对准标记的半导体基片上形成一层导电层；在对准标记之上和将要形成布线层的导电层上有选择性地形成光敏胶涂层。用光敏胶作为掩膜来对导电层进行蚀刻。
形成光敏胶层的步骤包括：在导电层的整个表面覆盖形成光敏胶涂层；用掩膜挡住要形成布线层的区域和对准标记，将光敏胶曝光；将光敏胶显影。
并且，蚀刻导电层的步骤包括：以对准标记为基准，将用于形成上一层结构的掩膜定位；用该掩膜在半导体基片上形成上层结构。
进一步，形成导电层的步骤包括：在半导体基片上形成层间隔离膜；修平层间隔离膜；将层间隔离膜打开一个要形成触点孔的区域和一个对准标记上方的区域；将多晶硅膜埋入触点孔。
更进一步，对准标记可以位于半导体基片的划线上，导电层可以由一层硅化物膜组成。
在本发明中，用以蚀刻形成在半导体基片上的导电层的光敏胶将留存在对准标记上，因此在对导电层蚀刻时，可以有效保护对准标记以防止其变形。而且，对对准标记的检测很容易。这使得在下一步骤中上层结构的形成具有高精度。而且，用光敏胶覆盖包括对准标记的划线区后，在进行硅化物平版布线时即使发生位置偏移，对准标记的变形也可以得以避免。此外，因为在形成布线层的同时使对准标记暴露，无须一个特殊的步骤来暴露对准标记，可以避免成本增加。
图1A到1G是按连续工艺步骤的顺序显示的传统的半导体器件制造方法的剖面图。
图2A到2D是日本专利申请公开号平1-149435所描述的传统的半导体器件制造方法的按连续工艺步骤的顺序显示的剖面图。
图3A到3G是日本专利申请公开号平5-36600所描述的传统的按连续工艺步骤的顺序显示的传统的半导体器件制造方法的剖面图。
图4A到4G是依据本发明第一实施例的半导体器件制造方法的按连续工艺步骤的顺序显示的剖面图。
图5A到5G是依据本发明第二实施例的半导体器件制造方法的按连续工艺步骤的顺序显示的剖面图。
图6是依据第二实施例的方法制成的一个半导体器件的一个平面示意图。
参照附图，下面将给出依据本发明的一个实施例的一种制造半导体器件的方法的具体解释。图4A到4G是根据本发明第一实施例按连续工艺步骤的顺序显示的一种半导体器件制造方法的的剖面图。
在第一实施例中，首先，如图4A所示，一层器件隔离氧化膜1a和栅极结构2在半导体基片1上形成，一个凸状对准标记3也在那里形成。
然后，如图4B所示，一定厚度的，例如800nm厚度的一层氧化膜4’用例如化学汽相淀积(CVD)的技术沉积在上述半导体基片的整个表面。其后，采用回流、深腐蚀、化学-机械抛光(CMP)或类似的方法，隔离膜4’被修平。结果是，形成了一层平坦的氧化膜4。
然后，如图4C所示，一种光刻胶5被涂敷在基片的整个表面上。接着，一束曝光光线6由缩小投影型曝光装置通过置于半导体基片1上方且有预定形状的形成触点用的掩膜7，照射在光刻胶5上。这样做的结果是，一个触点开放区8和一个对准标记开放区9同时暴露出来。接下来，光刻胶5被显影。
然后，如图4D所示，用干蚀刻的方法，氧化膜4上对应于触点开放区8和对准标记开放区9的部分被去除，并且在此打开一个触点孔10，同时也将对准标记3暴露出来。
然后，如图4E所示，一层有一定厚度，例如800nm的多晶硅膜11被沉积下来，接着该多晶硅膜11被以各向同性蚀刻的方法蚀刻掉。这样做的结果是，多晶硅膜11被埋入触点孔10。
然后，如图4F所示，一种有一定厚度，例如100nm的由WSi膜组成的导电层12被沉积在基片的整个表面。光刻胶被涂敷在基片的整个表面上。接下来，曝光光线14由缩小投影型曝光装置通过置于半导体基片1上方的形成布线用的掩膜15，照射在光刻胶上。这时，形成布线用的掩膜只有对准触点孔10和其周围的部分以及与凸型对准标记3对准的一区域的一个遮光部分，将光刻胶显影后，光刻胶13在布线层有选择性的残留形成预定的区域，例如，触点孔10及其周围的区域以及位于凸状对准标记3上方的一个区域。
然后，用光刻胶13作为一个掩膜，使导电层12被以各向同性干式蚀刻的方法蚀刻。这样做的结果，如图4G所示，形成了与触点孔10连接的布线层12。同时，由于在凸状的对准标记3上也形成有光刻胶，布线层12也形成在凸状对准标记3上。
其后，尽管没有进行图示，以上述暴露出的凸状对准标记3为基准，一个掩膜被准确对位并形成上层图形结构。
根据这种方法，在本实施例中，由于布线层12’也形成在凸状对准标记3上，因此凸状对准标记3受到保护而不会发生变形。这样做的结果是使得在形成上层结构的时候精确定位成为可能。并且，由于进行抗蚀剂涂层的次数减少了，可以避免成本增加。
然后，本发明的第二实施例将得到解释。图5A到5G是依据本发明第二实施例的按连续工艺步骤的顺序显示的一种半导体器件制造方法的剖面图。
在第二实施例中，首先，如图5A所示，一层器件隔离膜21a和栅极图形结构22在半导体基片21上形成，一个凸状对准标记23也在那里形成。
然后，如图5B所示，一定厚度的，例如800nm厚度的一层氧化膜24’用例如化学汽相淀积(CVD)的技术沉积在上述半导体基片的整个表面。其后，采用回流、深腐蚀、化学-机械抛光(CMP)或类似的方法，氧化膜24’被修平。结果是，形成了一层平坦的氧化膜24。
然后，如图5C所示，一种光刻胶25被涂敷在基片的整个表面上。接着，一束曝光光线26由缩小投影型曝光装置通过置于半导体基片21上方且有预定形状的形成触点用的掩膜27，照射在光刻胶25上。这样做的结果是，一个触点开放区28和一个对准标记开放区29同时暴露出来。接下来，光刻胶25被显影。
然后，如图5D所示，用干蚀刻的方法，隔离膜24上对应于触点开放区28和对准标记开放区29的部分被去除，并且在此打开一个触点孔30，同时也将对准标记23暴露出来。
然后，如图5E所示，一层有一定厚度，例如800nm厚度的多晶硅膜31被沉积下来，接着该多晶硅膜31被以各向同性蚀刻的方法蚀刻掉。这样做的结果是，多晶硅膜31被埋入触点孔30。
然后，如图5F所示，一种有一定厚度，例如100nm的由WSi膜组成的导电层32被沉积在基片的整个表面。光刻胶被涂敷在基片的整个表面上。接下来，曝光光线34由缩小投影型曝光装置通过置于半导体基片31上方的形成布线用的掩膜35，照射在光刻胶上。这时，形成布线用的掩膜35有一个遮光区只对准包括凸状对准标记23的划线区36，以及对准触点孔30及其周围区域。将光刻胶显影后，光刻胶33在布线层有选择性的残留形成预定的区域，例如，触点孔30及其周围的区域，以及包括凸状对准标记23的划线区36。
图6是依据本发明第二实施例的方法制成的一个半导体器件的一个平面图和一个沿图6的A-A线的与图5G对应的剖面图。将显影后，用留存下来的光刻胶33作为一个掩膜，半导体层32被以各向异性干式蚀刻的方法蚀刻。这样做的结果是，如图5G和图6所示，与触点孔30相连的布线层32形成。这时，由于光刻胶33形成在包括凸状对准标记23的划线区36上，因此布线层32也形成在包括凸状对准标记23的划线区36上。
其后，尽管没有进行图示，以上述暴露出的凸状对准标记23为基准，一个掩膜被准确对位并形成上层图形结构。
根据这种方法，在本实施例中，由于布线层32’也形成在包括凸状对准标记23的划线区36上，因此在光刻过程中即使发生位置偏移，凸状对准标记23也受到保护而不会发生变形。这样做的结果是使得在形成上层结构的时候精确定位成为可能。并且，由于涂敷抗蚀剂涂层的次数减少，可以避免成本增加。

Claims (6)

1．一种制造半导体器件的方法，其特征在于包括以下步骤：在半导体基片上形成一个有对准标记的导电层；
在所述的要形成布线层的导电层的一个区域上和对准标记上有选择性地形成光刻胶；
用所述的光刻胶作为掩膜对所述的导电层进行蚀刻。
2．根据权利要求1所述的制造半导体器件的方法，其特征在于形成所述的光刻胶的步骤包括：
在所述的导电层的整个表面涂敷光刻胶；
使用遮挡将要形成所述的布线层的区域和所述的对准标记的掩膜，将所述的光刻胶曝光；
将所述的光刻胶显影。
3．根据权利要求1所述的制造半导体器件的方法，其特征在于对导电层蚀刻的步骤包括：
用所述的对准标记作为基准，在形成一个上层结构的时候对掩膜进行定位对准；
通过使用所述的掩膜在所述的半导体基片上形成一个上层图案。
4．根据权利要求1所述的制造半导体器件的方法，其特征在于对所述的导电层进行蚀刻前的步骤包括：
在所述的半导体基片上形成一个层间隔离膜；
对所述的层间隔离膜进行修平；
将所述的层间隔离膜打开一个其中将要形成触点孔的区域和一个位于所述的对准标记的区域；
将多晶硅膜埋入所述的触点孔。
5．根据权利要求1所述的制造半导体器件的方法，其特征在于所述的对准标记位于所述的半导体基片的一条划线上。
6．根据权利要求1所述的制造半导体器件的方法，其特征在于所述的导电层由硅化物膜组成。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100435271C (zh) * 2004-01-21 2008-11-19 精工爱普生株式会社 半导体装置的制造方法
CN100565355C (zh) * 2001-03-09 2009-12-02 株式会社东芝 电子装置的制造系统

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4307664B2 (ja) 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP4579376B2 (ja) * 2000-06-19 2010-11-10 キヤノン株式会社 露光装置およびデバイス製造方法
JP5122057B2 (ja) * 2000-07-24 2013-01-16 パナソニック株式会社 薄膜トランジスタの製造方法
JP2002246281A (ja) * 2001-02-13 2002-08-30 Mitsubishi Electric Corp 半導体装置の製造方法およびそれに用いられるレチクル並びにウェハ
US6562691B2 (en) * 2001-03-06 2003-05-13 Macronix International Co., Ltd. Method for forming protrusive alignment-mark
US6759248B2 (en) * 2001-09-28 2004-07-06 Motorola, Inc. Semiconductor wafer identification
KR100815907B1 (ko) * 2001-12-29 2008-03-21 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
US6815308B2 (en) 2002-08-15 2004-11-09 Micron Technology, Inc. Use of a dual-tone resist to form photomasks including alignment mark protection, intermediate semiconductor device structures and bulk semiconductor device substrates
JP4777731B2 (ja) * 2005-03-31 2011-09-21 富士通セミコンダクター株式会社 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01149435A (ja) 1987-12-04 1989-06-12 Seiko Instr & Electron Ltd 半導体装置の製造方法
JP2737979B2 (ja) 1989-02-10 1998-04-08 三菱電機株式会社 半導体装置
JPH0536600A (ja) 1991-02-21 1993-02-12 Fuji Xerox Co Ltd 半導体装置の製造方法
JP3174786B2 (ja) * 1991-05-31 2001-06-11 富士通株式会社 半導体装置の製造方法
JPH04357856A (ja) 1991-06-04 1992-12-10 Fujitsu Ltd 半導体装置の製造方法
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
JP2848746B2 (ja) 1992-10-26 1999-01-20 シャープ株式会社 半導体装置の製造方法
JPH07130741A (ja) 1993-11-08 1995-05-19 Toshiba Corp 半導体装置の製造方法
US5401691A (en) * 1994-07-01 1995-03-28 Cypress Semiconductor Corporation Method of fabrication an inverse open frame alignment mark
US6020241A (en) * 1997-12-22 2000-02-01 Taiwan Semiconductor Manufacturing Company Post metal code engineering for a ROM

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100565355C (zh) * 2001-03-09 2009-12-02 株式会社东芝 电子装置的制造系统
CN100435271C (zh) * 2004-01-21 2008-11-19 精工爱普生株式会社 半导体装置的制造方法

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