CN1253897C - 具有位线泄漏控制的双阈值电压sram单元 - Google Patents

具有位线泄漏控制的双阈值电压sram单元 Download PDF

Info

Publication number
CN1253897C
CN1253897C CNB008071195A CN00807119A CN1253897C CN 1253897 C CN1253897 C CN 1253897C CN B008071195 A CNB008071195 A CN B008071195A CN 00807119 A CN00807119 A CN 00807119A CN 1253897 C CN1253897 C CN 1253897C
Authority
CN
China
Prior art keywords
word
line
signal
word line
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB008071195A
Other languages
English (en)
Other versions
CN1357145A (zh
Inventor
A·克沙瓦兹
K·张
Y·叶
V·德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1357145A publication Critical patent/CN1357145A/zh
Application granted granted Critical
Publication of CN1253897C publication Critical patent/CN1253897C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits

Abstract

在某些实施例中，本发明包括一个集成电路，该集成电路包括一条位线和一条位线#，多条字线，以及多个存储单元。该存储单元的每一个相应于字线之一条并且每一个包括分别连接在第一和第二存储结点之间的第一和第二通路晶体管，和位线及位线#，分别地相应的字线连接到第一和第二通路晶体管的栅极。存储单元包括交叉连接在第一和第二存储结点之间的第一和第二反相器，其中第一和第二通路晶体管每个具有比第一和第二反相器的晶体管更低的阈值电压。连接到字线的字线电压控制电路有选择性地控制该字线上的字线信号。在某些实施例中，字线电压控制电路认定用于相应于选择为读的一个存储器单元的一个所选择的字线的字线信号并欠驱动用于不相应于所选存储单元的字线的字线信号。

Description

具有位线泄漏控制的双阈值电压SRAM单元
                     发明背景
发明技术领域：本发明涉及集成电路，特别涉及具有双阈值电压和位线泄漏控制的存储器单元。
背景技术：静态随机存取存储器(SRAM)单元一般为快速从其读出和向其写入的位提供存储器储存。典型的SRAM单元有六个场效应晶体管(FET晶体管)。两个FET晶体管形成第一反相器和两个FET晶体管形成第二反相器，在电源和接地端之间。第一和第二反相器是交叉耦合的，使得在第一储存结点，第二反相器的输出端连接到第一反相器输入端，而在第二储存结点，第一反相器的输出端连接到第二反向器输入端。第一和第二交叉耦合的反相器形成闭锁电路，其中储存结点之一被拉向低电平，而另一储存结点被拉向高电平。六个晶体管的另外两个是传送FET晶体管，由字线导体上的字线信号控制。传送晶体管之一连接在位线和第一储存结点之间。另一传送晶体管连接在位线#和第二储存结点之间。在传送晶体管断开情况下，第一和第二储存结点与位线和位线#相绝缘，虽然这里可能存在某些泄漏。
在读过程，数据和数据#分别在位线和位线#上被予充电到高电平。当该字线被认定时，储存结点之一为低电平，而另一为高电平。取决于存储单元的状态，低储存结点开始使数据或数据#信号为低电平。一个读出放大器读出数据和数据#信号之间的差，并加速相应于低储存结点的不论数据或数据#信号哪一个的衰落，直到该储存结点为低电平。高储存结点保持高电平，而读出放大器可以通过数据或数据#信号止住存储结点的高电平(取决于存储单元的状态)。因此，在字线信号被去认定(de-asserted)后，读过程使存储结点保持在相同的逻辑状态。读出放大器提供状态的信号指示。
在写过程，响应于一个高或低值是否已写入一个写缓冲器，读出放大器电路使数据或数据#信号之一为高电平，而另一个为低电平。当字线信号被认定时，如果第一和第二存储结点的目前状态与数据和数据#信号的目前状态相同，则第一和第二存储结点保持相同。如果第一和第二存储结点的目前状态不同于数据和数据#信号的目前状态，则存储结点之一下拉，而另一存储结点上拉。当由两个交叉耦合的反相器形成的锁存器中第一和第二存储结点的状态改变时，该锁存器据信将倒转该状态。
和动态随机存取存储器(DRAM)不同，SRAM单元不要求重新刷新来保持其状态。相反，只要电源施加到电源端并且不存在泄漏，则在交叉耦合的反相器的锁存器中第一和第二存储结点的电压状态是稳定的。
但是，在SRAM单元中，在较大或较小程度上存在泄漏。为保持泄漏于低电平，阈值电压被保持相对高电平。例如，对于包含该存储器单元的集成电路的其他部分的晶体管，该存储器单元的晶体管的阈值电压可以更高。然而保持该阈值电压为高电平将同时降低转换速度和高速缓冲存储器的性能。因此，需要使存储单元具有低泄漏和快存取的结构和技术。
                       概述
在某些实施例中，本发明包括一个集成电路，该电路包括一条位线和一条位线#，多条字线，和多个存储器单元。存储器单元每个相应字线之一，每个分别包括连接在第一和第二存储结点间的第一和第二通路晶体管，以及位线和位线#，分别地，相应的字线连接到第一和第二通路晶体管的栅极。存储器单元包括交叉连接在第一和第二存储结点之间的第一和第二反相器，其中第一和第二通路晶体管每个具有比作为第一和第二反相器的晶体管更低的阈值电压。连接到该字线的字线电压控制电路有选择性地控制在该字线上的字线信号。
在某些实施例中，字线电压控制电路认定用于相应于选择为读的一个存储器单元的一个所选择的字线的字线信号并欠驱动(underdriven)用于不相应于所选存储器单元的字线的字线信号。
                    附图简述
根据以下给出的详细说明以及本发明实施例的附图将更充分地理解本发明，但是，对于描述的特定实施例，不应当认为是对本发明的限制，而仅仅是说明和理解。
图1是按本发明某些实施例的存储器单元的示意表示。
图2说明通道长度和宽度的尺寸。
图3是包括按本发明某些实施例的存储系统的集成电路的示意表示。
图4是图3存储系统的存储单元列的示意表示。
                 详细说明
图1说明按本发明某个实施例的SRAM存储器单元10。存储器单元10代表以下方块图中描述和说明的其他的存储器单元。然而本发明并非局限于具有存储器单元10细节的存储器单元。在此所描述的FET晶体管可以是金属氧化物半导体场效应晶体管(MOSFET)。
本发明包括具有存储器单元的存储器系统，其中通路晶体管的阈值电压(Vt)比闩锁晶体管的低，以及其中未-选择的存储器单元的字线欠驱动以减小位线和位线#中的泄露。
参照图1，第一反相器14包括一个pFET晶体管M1和一个nFET晶体管M2，并且在第一存储结点Q具有一个输出端和在第二存储结点Q#具有一个输入端。通常，当存储结点Q为逻辑低电压时，存储结点Q#具有逻辑高电压，反过来亦然。第二反相器16包括一个pFET晶体管M3和一个nFET晶体管M4，并且在存储结点Q#具有一个输出端和在存储结点Q具有一个输入端。第一和第二反相器14和16交叉连接在第一和第二存储结点之间乃是因为反相器14的输出端连接到反相器16的输入端，而反相器16的输出端连接到反相器14的输入端。这种交叉式连接的配置形成一种闩锁。晶体管M1和M3是上拉晶体管，而晶体管M2和M4是下拉晶体管。反相器14和16连接电源电压Vcc(有时称Vdd)和接地电压Vss之间，该接地电压并非必需是接地的。
第一通路晶体管M5是一个nFET晶体管，连接在位线(BL)和存储结点Q之间，第二通路晶体管M6是一个nFET晶体管，连接在位线#(BL#)和存储结点Q#之间。通路晶体管M5和M6的栅极由一条字线上的一个字线信号驱动。数据和数据#信号分别在位线和位线#上。为方便起见，数据和数据#信号在此指的是位信号。
在某些实施例中，当Q是高电平(1)和Q#是低电平(0)时，存储器单元10被考虑具有逻辑高电平状态，而当Q是低电平(0)和Q#是高电平(1)时，它被考虑具有逻辑低电平状态。
术语“某些实施例”和“另外的实施例”意味着本发明的至少某些实施例包括涉及与该术语有关的结构，功能，或特征。此外，对于“某些实施例”的不同标记未必全部涉及该相同的实施例。
以下描述按本发明某些实施例的读出过程，然而，本发明并不限于下述详述。数据和数据#信号被予充到高电平(虽然它们可以交替地被予充到低电平或到另一参考电压)。当确认字线信号时，通路晶体管M5和M6接通。存储器结点之一是低电平(即，具有逻辑低电压)而另外的一个是高电平(即，具有逻辑高电压)。低电平的存储器结点开始将相应位信号推向低电平(数据或数据#信号与存储器单元的状态相关)。读出放大器加速感测并放大相应位信号的电压降和也可以止住另外位信号为高电平。读出放大器并不开始加速该电压降直到数据和数据#信号的差增大或大于一个特定的电压。该电压将随选择的读出放大器而改变。本发明不限于任何特定的读出放大器。
作为一个例子，如果存储器结点Q是高电平和存储器结点Q#是低电平，则当认定字线信号时，存储器结点Q#开始将数据#信号拉向低电平。同时数据信号保持高电平。读出放大器加速下拉数据#信号。在字线去认定后，存储器结点Q保持高电平而存储器结点Q#保持低电平。读出放大器提供了指示存储器单元状态的一个信号。类似地，如果当字线认定时存储器结点Q是低电平而存储器结点Q#是高电平，存储器结点Q开始将该数据信号下拉到低电平，同时数据#信号保持高电平。读出放大器加速数据的下拉。当字线去认定时，存储器结点Q和Q#分别保持低电平和高电平。
对于写入过程，为将一位写入存储器单元10，电路(例如在图3中的)将使数据或数据#信号之一为高电平而另一个为低电平，这取决于其希望写入存储器单元10的状态。当认定字线信号时，通路晶体管M5和M6接通，而存储器结点Q和Q#或保持相同逻辑状态或改变状态，这取决于存储结点Q和Q#是否分别相同于或不同于数据和数据#信号。虽然由反相器14和16形成的闩锁提供正反馈以保持存储器结点Q和Q#稳定，当数据和数据#信号与存储的结点Q和Q#相反时闩锁将倒转Q和Q#的状态。
晶体管M1-M6的尺寸和阈值电压(Vts)能进行选择以得到尺寸，稳定性和转换速度的折衷。图2说明可以表示任何晶体管M1-M6的一个晶体管的源极，沟道和漏极。晶体管的沟道宽度W和沟道长度L。一个FET晶体管的转换速度与W/L相关。当W增加和/或L减小时，该转换速度增加。当W减小和/或L增加时，该转换速度减小。但是，当W和/或L增加时，一个晶体管的面积也增加和当W和/或L减小时该面积将减小。希望晶体管的面积更小。
在某些实施例中，存储器单元10是这样制作的，使得晶体管M5和M6的阈值电压(Vt)小于晶体管M1-M4的Vt。对于一个更低的Vt，晶体管M5和M6将更快地接通成关断，由此更快的读和写通向存储器结点Q和Q#。然而，晶体管M5和M6也将是泄漏的。未选择的存器单元的泄漏能在微分信号改进时潜在地抵消某些速度优点。此外，泄漏能改变储存在该存储器单元中的状态。如下面所描述的那样，在某些实施例中，未选择的用于读或写的单元的字信号可以欠驱动以减少该单元的泄漏。按这种方法，它们将(1)具有很小的泄漏电平，由此使得不改变存储器结点Q和Q#的状态以及(2)用这样一种方式，即可能错误地改变一个所选单元的读或写不影响位线和位线#。
以下描述可以用于某些实施例的一种设计方法。为了稳定性，标准的单元可以选择具有高Vt的晶体管M1-M6以及选择具有W和L的晶体管M1-M6。之后M5和M6的阈值电压降低以增加存取速度。之后M1-M4的W和/或L以及或许M5-M6的W和/或L将被改变尺寸，以保持相同于或类似于标准单元的稳定性。速度和面积也可以按尺寸大小来考虑。在某些实施例中，如果晶体管M1-M6具有相同的Vt，则上拉和下拉晶体管M1-M4将设计得比最佳的稍宽。这将以稍大的面积为代价导至更好的稳定性(读稳定性)。面积的折衷选择可以通过更进取的例如处理技术改善的设计规则简化。更大的nFET下拉器件通过提供一个电流沉陷还有助于加速并避免电荷建立。
通过例如一个额外的掺杂步骤或应用前向体偏置于晶体管M5和M6可以得到较低的Vt。有效地得到一个较低的Vt的另一种技术是过驱动通路晶体管M5和M6的栅极，同时在一个较高的Vt制造它们，而Vt与晶体管M1-M4的可以相同。在某些实施例中，与标准单元相比，本发明提供大于25％的存取速度的增加。
参照图3，一个集成电路30包括一个存储器系统34，当然，集成电路30可包括各种其他电路。某些或全部其他电路可以具有若干晶体管，与晶体管M1-M4相比，它们的阈值电压相同或相异。集成电路30可以是一个处理器，例如一个微处理器或数字信号处理器，它们具有一个高速缓冲存储器，一个独一无二的存储器芯片，或各种不同类型的芯片，包括专用集成电路(ASIC)。
存储器系统34包括存储器单元的列，其中说明的第一和第二列24和26是代表性的。第一列24包括存储器单元MC11，MC12，…MC1N，而第二列26包括存储器单元MC21，MC22，…MC2N。每个存储器单元可以具有与图1的存储器单元10相同的结构，或可以具有一些不同的结构。位线条件电路34用来对位线BL1和BL#1予充电。位线条件电路38用来对位线BL2和BL#2予充电。字线电压控制电路42(它可以包括一个行解码器)控制字线导体WL1，WL2，…WLN上的字线信号。如以下描述的，一个读出放大器50感测读过程中数据和数据#信号的差，并且在列解码器48的控制之下，通过列多路复用器46，对列24和26控制写过程中数据和数据#信号的状态。可以只有一个读出放大器用于如此多列的全体，或者(如图4中)每列有一个单独的读出放大器。
以下将描述按某些实施例的读过程。位线条件电路34和38予充电位线BL1，BL#1，BL2和BL#2上的数据和数据#信号。(换句话说，只有感兴趣的列的数据和数据#信号被予充电。)在字线信号被认定在感兴趣的字线(WL1，WL2，…WLN)上之后，相应的通路晶体管M5和M6接通。低电平的存储结点开始拉动相应的位信号(数据或数据#)到低电平。另外的位信号保持高电平。读出放大器50感测并放大数据和数据#信号中的差，从而加速相应低电平存储结点的位信号的降落。读出放大器也可以止住另外的高电平的位信号。读出放大器50提供一个信号到指示感兴趣的存储器单元的状态的读出缓冲器56。
例如，假定存储器单元MC11被读出，并且在MC11中存储器结点Q为高电平，而存储器结点Q#为低电平。字线电压控制电路42认定(高电平)WL1上的字线信号，同时欠驱动WL2，WL3，和WL4导体上的字线信号。随着晶体管M6接通，存储器结点Q#可能开始拉动数据#信号到低电平。当读出放大器50感测到数据和数据#信号中的差时，它将加速数据#信号降落，同时可以止住数据信号为高电平。当WL1导体上的字线信号去认定时，通路晶体管M5和M6可能被截止，而且存储器结点Q和Q#的状态可能保持读程序前保持的状态。按以下例举的惯例，读出放大器50可以提供一个高的位信号到指示MC11状态的读出缓冲器56。
以下将描述按某些实施例的写过程。然而，本发明不局限于这些细节。读出放大器50响应写缓冲器54中的一位控制所选列的数据和数据#信号的哪一个是高电平以及哪一个是低电平。列解码器48选择该列。例如，如果该位是高电平，在某些实施例中，读出放大器50命名使所选列的位线上的数据信号为高电平，而位线#上的数据#为低电平，认定正确的字线，使得通路晶体管M5和M6导通。如果存储器结点的状态与数据和数据#信号的状态相同，则存储器结点的状态保持相同，并且储存在该存储器中的状态保持相同。如果存储器结点的状态与数据和数据#信号的状态相反，则存储器结点Q和Q#的状态转换并且闩锁线路反转状态。在某些实施例中，未选行的字线是被欠驱动，在另外的实施例中，未选行的字线不被欠驱动。
如上所述，通路晶体管M5和M6的较低的Vt能够感生出某些额外的位线和/或位线#泄漏，在改善感测要求的微分信号时这种泄漏能潜在地抵消某些速度优点。这在读过程中是特殊的一个问题。对于图3的情况，在那里存储器单元连接到一条位线和位线#，而电压差由一个读出放大器感测，通过通路晶体管的泄漏可以是一个引流口。当数据和数据#被予充电到高电平时，泄漏是在位线或位线#与处低电平的存储器结点之间的一种关连(即，在通路晶体管的源极和漏极之间存在一个电压降)。按感测观点，当单元均匀地分配在储存一个逻辑高电平和逻辑低电平之间时，该泄漏是最不显著的。其理由在于几乎相同的电流泄漏到位线和位线#。(当然，泄漏是关于改变状态和功率损耗的存储器结点的一种关连，而不管低电平和高电平是如何分配的)。
在图4中说明最坏情况条件，它示意地说明图3第一列的Q和Q#的状态，其中对于存储器MC11，Q是低电平而Q#是高电平，但对于存储器MC12，MC13，…MC1N，Q是高电平而Q#是低电平。在图4例子中，字线WL1是被选的而字线WL2，WL3，…WLN是未选的。在存储器单元MC12，MC13，…MC1N中，所有存储器结点Q#是低电平并将引起相对于位线#的泄漏。因此尽管该位线正在更快地放电(由于较低的Vt的通路晶体管)，如果没有本发明的泄漏降低技术，泄漏的BL#可以防止差分读出放大器快速地建立所要求的感测电压。
在某些实施例中，该问题是通过欠驱动每个未被选择的存储器单元的通路晶体管(M5和M6)的栅极来解决的。这可以通过欠驱动未被选择的而不是以Vss提供它们的字线信号的字线电压控制电路42来完成。在某些实施例中，该未选字线可以是在约-100到-200mv而不是在Vss。可以选择另外的欠驱动电压。如要此所使用的“弱欠驱动”意指在包括相对于地-5和-99mv之间欠驱动字线信号。“适度欠驱动”意指在相对于地-100和-200mv之间提供字线信号。“强欠驱动”意指在相对于地-201和-500mv之间提供字线信号。而“很强欠驱动”意指在相对地比-500mv更负的电压提供字线信号。
作为一个例子，对于图4的情况，字线WL1可以是在一个逻辑高电平值(例如，Vcc)，而字线WL2，WL3，…WLN可以是在约-100到-200mv。在某些实施例中，使加-100到-200mv的欠驱动到nMOS FET晶体管的栅极，将减小泄漏大于一个数量级。这有效地等效增加了泄漏通路晶体管的阈值电压(例如，通过反向体偏置)。可以使用一种体偏置调整，而不是欠驱动。例如，被选存储器单元可以具有一种体偏置(例如，一种前向体偏置)，而未选存储器单元可以具有另一种体偏置(例如，反向体偏置)。字线欠驱动的最佳量可以综合栅极感生漏极泄漏(GIDL)和另外的连接泄漏机制例如带-带开隧道(BTBT)。适宜的欠驱动结果是有效加速感生增加，由此克服了通路晶体管M5和M6的泄漏。欠驱动降低了晶体管的子阈值泄漏。
虽然加以说明的实施例包括增强模式晶体管，但也可使用耗尽模式晶体管。
可以是不同于在此描述的其他的单元，这种单元可以是多端口的。
在某些实施例和某些情况中，可以同时予充电和感测多于一列的位线，和/或同时可以认定多于一个字线信号。
在两个说明的结构之间或在被表示成连续的一种结构(例如一根导体)中可以是中间结构(例如一个缓冲器)。图中盒形框用于说明目的而不认为是一种限制。
如果说明书描述一个元件，特性，结构，或特征包括“可以”，“可能”，或“能够”，但并不要求包括特定元件，特性，结构或特征。
得益于该公开的本专业技术人员将理解根据以上说明和附图可以作出很多另外的改型而不偏离本发明的范围。此外，下列包括任意修改的权利要求确定了本发明的范围。

Claims (24)

1.一个集成电路，包括：
一条位线和一条位线#；
多条字线；
多个存储器单元，每个存储器单元相应于字线之一以及每个包括：
(a)分别连接在第一存储结点和第二存储结点分别与位线和位线#之间的第一通路晶体管和第二通路晶体管，相应的字线连接到第一通路晶体管和第二通路晶体管的栅极；以及
(b)交叉连接在第一和第二存储结点之间的第一反相器和第二反相器，其中第一通路晶体管和第二通路晶体管每个具有比第一反相器和第二反相器的晶体管更低的阈值电压；以及
连接到字线的字线电压控制电路，以选择性地控制字线上的字线信号。
2.权利要求1的集成电路，其中字线电压控制电路认定用于相应于选择为读的一个存储器单元的一个所选择的字线的字线信号并欠驱动用于不相应于所选存储器单元的字线的字线信号。
3.权利要求2的集成电路，其中用于未选择的字线的字线信号是包括在-5和-99毫伏之间。
4.权利要求2的集成电路，其中用于未选择的字线的字线信号是包括在-100和-200毫伏之间。
5.权利要求2的集成电路，其中用于未选择的字线的字线信号是包括在-201和-500毫伏之间。
6.权利要求2的集成电路，其中用于未选择的字线的字线信号是大于-500毫伏的。
7.权利要求1的集成电路，其中晶体管是MOS FET晶体管。
8.权利要求1的集成电路，还包括一第二列存储器单元。
9.权利要求1的集成电路，还包括连接到位线和位线#的一个读出放大器。
10.权利要求1的集成电路，还包括位线条件电路，以分别对位线和位线#上的数据和数据#信号预充电。
11.一个集成电路，包括：
一条位线和一条位线#；
多条相应于多行的字线；
多个存储器单元，每个存储器单元相应于字线之一以及每个包括：
(a)分别连接在第一存储结点和第二存储结点分别与位线和位线#之间的第一通路晶体管和第二通路晶体管，相应的字线连接到第一通路晶体管和第二通路晶体管的栅极；以及
(b)交叉连接在第一存储结点和第二存储结点之间的第一反相器和第二反相器，其中第一通路晶体管和第二通路晶体管每个具有比第一反相器和第二反相器的晶体管更低的阈值电压；以及
连接到字线的字线电压控制电路，以选择性地控制字线上的字线信号，使得该字线电压控制电路认定用于所选择行的字线的字线信号并欠驱动用于未选择的行的字线的字线信号。
12.权利要求11的集成电路，其中用于未选择的字线的字线信号是包括在-5和-99毫伏之间。
13.权利要求11的集成电路，其中用于未选择的字线的字线信号是包括在-100和-200毫伏之间。
14.权利要求11的集成电路，其中用于未选择的字线的字线信号是包括在-201和-500毫伏之间。
15.权利要求11的集成电路，其中用于未选择的字线的字线信号比-500毫伏更负。
16.权利要求11的集成电路，其中用于未选择的字线的字线信号比-100毫伏更负。
17.权利要求11的集成电路，还包括一第二列存储器单元。
18.一个集成电路，包括：
一条位线和一条位线#；
多条相应于多行的字线；
多个存储器单元，每个存储器单元相应于字线之一以及每个包括：
(a)分别连接在第一存储结点和第二存储结点分别与位线和位线#之间的第一通路晶体管和第二通路晶体管，相应的字线连接到第一通路晶体管和第二通路晶体管的栅极；以及
(b)交叉连接在第一存储结点和第二存储结点之间的第一反相器和第二反相器；以及
连接到字线的字线电压控制电路，以选择性地控制字线上的字线信号，使得该字线电压控制电路认定用于所选择行的字线的字线信号并欠驱动用于未选择的行的字线的字线信号。
19.权利要求18的集成电路，其中用于未选择的字线的字线信号是包括在-100和-200毫伏之间。
20.一种按存储器单元列读存储器单元的方法，该方法包括：
分别对于位线和位线#上的数据和数据#信号预充电电压；
认定在相应于存储器单元的字线中的字线信号，其中存储器单元包括通路晶体管和闩锁晶体管，以及其中通路晶体管具有比闩锁晶体管更低的阈值电压；以及
欠驱动不对应于选择为读的存储器单元的字线中的字线信号。
21.权利要求20的集成电路，其中用于未选择的字线的字线信号是包括在-5和-99毫伏之间。
22.权利要求20的集成电路，其中用于未选择的字线的字线信号是包括在-100和-200毫伏之间。
23.权利要求20的集成电路，其中用于未选择的字线的字线信号比-201毫伏更负。
24.权利要求20的集成电路，其中用于未选择的字线的字线信号是大于-500毫伏的。
CNB008071195A 1999-03-03 2000-02-17 具有位线泄漏控制的双阈值电压sram单元 Expired - Fee Related CN1253897C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/261,915 US6181608B1 (en) 1999-03-03 1999-03-03 Dual Vt SRAM cell with bitline leakage control
US09/261,915 1999-03-03

Publications (2)

Publication Number Publication Date
CN1357145A CN1357145A (zh) 2002-07-03
CN1253897C true CN1253897C (zh) 2006-04-26

Family

ID=22995437

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB008071195A Expired - Fee Related CN1253897C (zh) 1999-03-03 2000-02-17 具有位线泄漏控制的双阈值电压sram单元

Country Status (11)

Country Link
US (1) US6181608B1 (zh)
EP (1) EP1155413B1 (zh)
JP (1) JP2002538615A (zh)
KR (1) KR100479670B1 (zh)
CN (1) CN1253897C (zh)
AU (1) AU3001700A (zh)
BR (1) BR0008704A (zh)
DE (1) DE60029757T2 (zh)
HK (1) HK1037778A1 (zh)
TW (1) TW463169B (zh)
WO (1) WO2000052702A1 (zh)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002056681A (ja) * 2000-08-09 2002-02-22 Toshiba Corp メモリ装置
US6519176B1 (en) * 2000-09-29 2003-02-11 Intel Corporation Dual threshold SRAM cell for single-ended sensing
TWI242085B (en) * 2001-03-29 2005-10-21 Sanyo Electric Co Display device
US6946901B2 (en) * 2001-05-22 2005-09-20 The Regents Of The University Of California Low-power high-performance integrated circuit and related methods
US6628557B2 (en) 2001-09-28 2003-09-30 Intel Corporation Leakage-tolerant memory arrangements
KR101013118B1 (ko) * 2002-03-27 2011-02-14 더 리전트 오브 더 유니버시티 오브 캘리포니아 집적 회로
US6683804B1 (en) * 2002-07-16 2004-01-27 Analog Devices, Inc. Read/write memory arrays and methods with predetermined and retrievable latent-state patterns
DE10255102B3 (de) * 2002-11-26 2004-04-29 Infineon Technologies Ag SRAM-Speicherzelle mit Mitteln zur Erzielung eines vom Speicherzustand unabhängigen Leckstroms
US6724649B1 (en) * 2002-12-19 2004-04-20 Intel Corporation Memory cell leakage reduction
US7200050B2 (en) * 2003-05-26 2007-04-03 Semiconductor Energy Laboratory Co., Ltd. Memory unit and semiconductor device
US7102915B2 (en) * 2003-07-01 2006-09-05 Zmos Technology, Inc. SRAM cell structure and circuits
US6920061B2 (en) * 2003-08-27 2005-07-19 International Business Machines Corporation Loadless NMOS four transistor dynamic dual Vt SRAM cell
JP2005142289A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
US7123500B2 (en) * 2003-12-30 2006-10-17 Intel Corporation 1P1N 2T gain cell
JP4342350B2 (ja) * 2004-03-11 2009-10-14 株式会社東芝 半導体メモリ装置
US7061794B1 (en) * 2004-03-30 2006-06-13 Virage Logic Corp. Wordline-based source-biasing scheme for reducing memory cell leakage
US7469465B2 (en) * 2004-06-30 2008-12-30 Hitachi Global Storage Technologies Netherlands B.V. Method of providing a low-stress sensor configuration for a lithography-defined read sensor
US7079426B2 (en) * 2004-09-27 2006-07-18 Intel Corporation Dynamic multi-Vcc scheme for SRAM cell stability control
US7110278B2 (en) * 2004-09-29 2006-09-19 Intel Corporation Crosspoint memory array utilizing one time programmable antifuse cells
US7321502B2 (en) * 2004-09-30 2008-01-22 Intel Corporation Non volatile data storage through dielectric breakdown
US7321504B2 (en) * 2005-04-21 2008-01-22 Micron Technology, Inc Static random access memory cell
KR100699857B1 (ko) * 2005-07-30 2007-03-27 삼성전자주식회사 무부하 에스램, 그 동작 방법 및 그 제조 방법
US7230842B2 (en) * 2005-09-13 2007-06-12 Intel Corporation Memory cell having p-type pass device
JP2007122814A (ja) * 2005-10-28 2007-05-17 Oki Electric Ind Co Ltd 半導体集積回路及びリーク電流低減方法
US20070153610A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Dynamic body bias with bias boost
US8006164B2 (en) 2006-09-29 2011-08-23 Intel Corporation Memory cell supply voltage control based on error detection
US7558097B2 (en) * 2006-12-28 2009-07-07 Intel Corporation Memory having bit line with resistor(s) between memory cells
US8009461B2 (en) * 2008-01-07 2011-08-30 International Business Machines Corporation SRAM device, and SRAM device design structure, with adaptable access transistors
JP2009295229A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体記憶装置
US20110149667A1 (en) * 2009-12-23 2011-06-23 Fatih Hamzaoglu Reduced area memory array by using sense amplifier as write driver
US9858986B2 (en) * 2010-08-02 2018-01-02 Texas Instruments Incorporated Integrated circuit with low power SRAM
US9111638B2 (en) * 2012-07-13 2015-08-18 Freescale Semiconductor, Inc. SRAM bit cell with reduced bit line pre-charge voltage
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
WO2015009331A1 (en) * 2013-07-15 2015-01-22 Everspin Technologies, Inc. Memory device with page emulation mode
CN109859791B (zh) * 2019-01-31 2020-08-28 西安微电子技术研究所 一种全隔离结构9管sram存储单元及其读写操作方法
CN110277120B (zh) * 2019-06-27 2021-05-14 电子科技大学 一种在低压下提升读写稳定性的单端8管sram存储单元电路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153852A (en) * 1988-07-01 1992-10-06 Vitesse Semiconductor Corporation Static RAM cell with high speed and improved cell stability
JPH0340294A (ja) 1989-07-05 1991-02-21 Mitsubishi Electric Corp スタティック型半導体記憶装置
JP3076351B2 (ja) * 1990-04-09 2000-08-14 株式会社リコー バッテリバックアップ付半導体記憶装置
US5222039A (en) * 1990-11-28 1993-06-22 Thunderbird Technologies, Inc. Static random access memory (SRAM) including Fermi-threshold field effect transistors
US5732015A (en) * 1991-04-23 1998-03-24 Waferscale Integration, Inc. SRAM with a programmable reference voltage
US5461713A (en) * 1991-05-10 1995-10-24 Sgs-Thomson Microelectronics S.R.L. Current offset sense amplifier of a modulated current or current unbalance type for programmable memories
US5452246A (en) 1993-06-02 1995-09-19 Fujitsu Limited Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size
US5393689A (en) * 1994-02-28 1995-02-28 Motorola, Inc. Process for forming a static-random-access memory cell
US5471421A (en) * 1994-12-16 1995-11-28 Sun Microsystems, Inc. Storage cell using low powered/low threshold CMOS pass transistors having reduced charge leakage
EP0722171B1 (en) * 1995-01-12 2001-09-26 Intergraph Corporation Register file with bypass capability
JP4198201B2 (ja) * 1995-06-02 2008-12-17 株式会社ルネサステクノロジ 半導体装置
US5703392A (en) * 1995-06-02 1997-12-30 Utron Technology Inc Minimum size integrated circuit static memory cell
KR0182960B1 (ko) * 1995-08-31 1999-04-15 김광호 반도체 메모리의 칩 면적을 줄일수 있는 비트라인 로드회로
JPH09270494A (ja) * 1996-01-31 1997-10-14 Hitachi Ltd 半導体集積回路装置
US5790452A (en) * 1996-05-02 1998-08-04 Integrated Device Technology, Inc. Memory cell having asymmetrical source/drain pass transistors and method for operating same
US5828597A (en) * 1997-04-02 1998-10-27 Texas Instruments Incorporated Low voltage, low power static random access memory cell
US5939762A (en) 1997-06-26 1999-08-17 Integrated Device Technology, Inc. SRAM cell using thin gate oxide pulldown transistors

Also Published As

Publication number Publication date
TW463169B (en) 2001-11-11
HK1037778A1 (en) 2002-02-15
KR100479670B1 (ko) 2005-03-30
BR0008704A (pt) 2001-12-26
JP2002538615A (ja) 2002-11-12
KR20010102476A (ko) 2001-11-15
AU3001700A (en) 2000-09-21
DE60029757T2 (de) 2007-10-31
EP1155413A1 (en) 2001-11-21
WO2000052702A1 (en) 2000-09-08
EP1155413B1 (en) 2006-08-02
DE60029757D1 (en) 2006-09-14
CN1357145A (zh) 2002-07-03
US6181608B1 (en) 2001-01-30

Similar Documents

Publication Publication Date Title
CN1253897C (zh) 具有位线泄漏控制的双阈值电压sram单元
US6754121B2 (en) Sense amplifying circuit and method
US7502273B2 (en) Two-port SRAM with a high speed sensing scheme
US7643329B2 (en) Asymmetric four-transistor SRAM cell
US7286425B2 (en) System and method for capacitive mis-match bit-line sensing
US20030210565A1 (en) Split local and continuous bitline for fast domino read sram
US4852064A (en) Precharge circuit for use in a semiconductor memory device
US9653150B1 (en) Static random access memory (SRAM) bitcell and memory architecture without a write bitline
US7289369B2 (en) DRAM hierarchical data path
JP2001195885A (ja) データ伝送回路
US5933386A (en) Driving memory bitlines using boosted voltage
US6212094B1 (en) Low power SRAM memory cell having a single bit line
US7177176B2 (en) Six-transistor (6T) static random access memory (SRAM) with dynamically variable p-channel metal oxide semiconductor (PMOS) strength
US6078513A (en) NMOS dynamic content-addressable-memory CAM cell with self-booting pass transistors and local row and column select
US20040053510A1 (en) System for and method of unlimited voltage multi ported sram cells
US4602355A (en) Memory circuit with noise preventing means for word lines
EP1143453B1 (en) Semiconductor memory device
US7821817B2 (en) Semiconductor storage device
US6772277B2 (en) Method of writing to a memory array using clear enable and column clear signals
US5777934A (en) Semiconductor memory device with variable plate voltage generator
US6876571B1 (en) Static random access memory having leakage reduction circuit
CN115171750A (zh) 存储器及其访问方法、电子设备
KR100318464B1 (ko) 재쓰기회로를갖는스태틱램디바이스
US6301186B1 (en) RAM cell with column clear
JP2876799B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060426

Termination date: 20180217