CN1258771C - 半导体存储装置 - Google Patents

Abstract

在接通电源时，即使电源接通检测信号以不完全的形式产生时，也能防止设定在测试模式状态。模式设定信号发生电路(5a)根据外部信号将模式设定信号激活。测试模式激活信号发生电路(5b)根据该模式设定信号的激活取入地址信号Add，并将测试模式激活信号TME驱动到激活状态。初始化电路(5c)，根据该电源接通检测信号ZPOR的不完全激活，将测试模式激活信号TME保持在非激活状态。

Description

半导体存储装置

本发明涉及半导体存储装置，尤其是产生使该半导体存储装置处于测试模式的测试模式激活信号的部分的结构，更为具体地说，本发明涉及测试模式激活信号发生部在接通电源时用于初始设定的结构。

在同步型半导体存储装置等半导体存储装置中，为保证产品的可靠性需进行各种测试。在上述测试中，有在产品出厂时暴露潜在的缺陷以辨别初期不合格的缺陷产品的筛选测试及对多位存储单元同时进行测试以便在短时间内检测存储单元的合格/不合格的的多位测试模式等。在该筛选测试中，有使半导体存储装置在与正常动作条件相比的高温和高压条件下动作的老化模式。这些测试模式都是在产品出厂前进行的动作模式。实际上，在用户使用的系统中，并不使用这些测试模式。

在实际使用半导体存储装置的系统中，如该半导体存储装置进入测试模式，则半导体存储装置的内部状态将变得与正常动作模式时的状态不同，因而有可能发生动作故障。为了在上述实际使用时使半导体存储装置不能进入测试模式，通常是以在实际使用时的正常动作模式中不使用的多个外部信号状态的组合设定测试模式。但是，在接通电源时(开始对半导体存储装置施加电源电压时)，在内部电路中存在着例如象锁存电路或触发电路那样的不能预先确定初始输出电压的结点或保持浮置状态的内部结点，这些内部结点的电压在接通电源时是不确定的。在这种情况下，如根据这些电压电平不确定(不能预先确定其在接通电源后的电压电平)的结点的电压电平设定进入测试模式的定时条件，则该半导体存储装置就有进入测试模式的可能性。为了可靠地对这种不确定的内部结点的电压电平进行初始设定，为了在接通电源时用于将这种不确定的结点初始设定(复位)为规定电压电平，采用着电源接通检测信号POR。

图13是简略地表示现有的测试模式激活信号发生电路的结构的图。在图13中，测试模式激活信号发生电路100包含：三态反相缓冲器100a，当模式设定指示信号MSET及ZMSET激活时变为启动状态，使从外部供给的特定地址信号位Add反相且进行缓冲处理，并传送到内部结点NA；及测试模式激活信号输出电路100b，根据该内部结点NA的电压输出测试模式激活信号TME，且当模式设定指示信号MSET及ZMSET激活时，将该测试模式激活信号TME锁定。当模式设定指示信号MSET及ZMSET变为非激活状态时，三态反相缓冲器100a变为高输出阻抗状态。

测试模式激活信号输出电路100b包含：反相器100ba，将结点NA上的信号反相后传送到结点NB，并产生测试模式激活信号TME；及三态反相缓冲器100bb，当模式设定指示信号MSET及ZMSET激活时被激活，并将结点NB上的信号传送到结点NA。当模式设定指示信号MSET及ZMSET变为非激活状态时，该三态反相缓冲器100bb也变为高输出阻抗状态。

测试模式激活信号发生电路100还包含一个p沟道MOS晶体管102，响应电源接通检测信号ZPOR的激活，将电源结点NV与内部结点NA电气连接。该电源接通检测信号ZPOR，在电源结点NV上施加电源电压Vcc且其电压电平达到规定电压电平或变为稳定状态之前，保持L电平的激活状态。

下面，参照其时间图即图14说明在该图13中示出的测试模式激活信号发生电路100的动作。

在同步型半导体存储装置中，动作模式由时钟信号CLK上升时外部信号的状态组合指定。在时钟周期#a中，在时钟信号CLK的上升沿，行地址选通信号ZRAS、列地址选通信号ZCAS、及允许写入信号ZWE，都设定为L电平。该状态称为模式设定命令，被指定为与正常动作模式不同的模式。当施加该模式设定命令时，将特定的地址信号位Add设定为H电平。

当施加该模式设定命令时，模式设定指示信号MSET变为规定时间的H电平，使在图13中示出的三态反相缓冲器100a动作，在使该地址信号位Add反相后传送到内部结点NA。传送到该内部结点NA的信号，由反相电路100ba反相后传送到内部结点NB，使测试模式激活信号TME变为H电平。在该测试模式激活信号发生电路100b中，三态反相缓冲器100bb以与三态反相缓冲器100a互补的方式动作，并当模式设定指示信号MSET变为L电平的非激活状态时，三态反相缓冲器100bb变为动作状态，该反相器100ba和三态反相缓冲器100bb构成锁存电路。因此，将测试模式激活信号TME保持在H电平的激活状态。

当该测试模式激活信号TME在时钟周期#a中变为H电平的激活状态时，该半导体存储装置进入测试模式(测试模式入口)。接着，从下一个时钟周期#b开始进行规定的测试动作(测试周期期间)。在该测试周期期间，三态反相缓冲器100a为高输出阻抗状态，另一方面，三态反相缓冲器100bb，作为反相器而动作，因此，使测试模式激活信号TME变为H电平。

在时钟周期#c中，在由该测试模式激活信号TME激活的测试动作结束后，在时钟周期#d中，再次施加模式设定命令，使模式设定指示信号MSET变为规定时间的H电平。三态反相缓冲器100a变为动作状态，而三态反相缓冲器100bb变为高输出阻抗状态。因此，将H电平的信号传送到内部结点NA，相应地使测试模式激活信号TME变成L电平的非激活状态。当模式设定指示信号MSET下降到L电平时，三态反相缓冲器100a变为高输出阻抗状态，而三态反相缓冲器100bb变为动作状态，并将测试模式激活信号TME保持在L电平。因此，使测试模式复位，随后，进行其他模式的动作。

上述动作，在电源电压Vcc被接通，电源电压Vcc变为稳定状态时进行。以下，说明该电源接通时的测试模式激活信号发生电路100的动作。

在接通电源时，三态反相缓冲器100a处在高输出阻抗状态，而测试模式激活信号发生电路100b构成锁存电路。在这种状态下，内部结点NA上的初始状态电压电平由电源接通时的锁存电路(反相器100ba和三态反相缓冲器100bb)的状态决定。此时，如图15所示，在时刻t0，在接通电源后，结点NV上的电源电压Vcc渐渐地上升。测试模式激活信号发生电路100b的锁存状态，在电源接通时是不确定的，因此，内部结点NA及测试模式激活信号TME的电压电平也成为不确定的状态(如图15中用虚线所示的其电压电平渐渐地上升)。其原因是，在初始状态中反相器100ba和三态反相缓冲器100bb都处在过渡区域并消耗直通电流，其输出电压电平为不确定状态。

在时刻t1，在电源电压Vcc到达规定的电压电平之前的时间里，电源接通检测信号ZPOR保持在L电平，因此，p沟道MOS晶体管102相应地导通，使内部结点NA与电源结点NV电气连接。由于该MOS晶体管102的导通，内部结点NA的电压电平被设定为H电平，并设定测试模式激活信号发生电路100b的锁存状态的初始状态，内部结点NA变为H电平，内部结点NB变为L电平。

在时刻tl，该电源接通检测信号ZPOR上升到H电平，即使MOS晶体管102变成非导通状态，但内部结点NA和NB仍通过反相器100ba和三态反相缓冲器100bb的锁存电路而变化，内部结点NA随着电源电压Vcc的电压电平的上升而上升到H电平，另一方面，内部结点NB上的测试模式激活信号TME则随着该内部结点NA的电压电平的上升而下降到L电平。因此，当电源电压Vcc最终到达规定的电压电平Va时，内部结点NA变为电压Va电平的H电平，测试模式激活信号TME保持在接地电压GND电平的L电平。在接通电源时，可以将测试模式激活信号发生电路复位为所需要的初始状态，并能防止接通电源时错误地使测试模式激活信号TME变成激活状态。

图16是表示现有的电源接通检测电路的结构一例的图。在图16中，电源接通检测电路包含：连接在结点S1与电源结点NV之间、且其栅极与结点S2连接的p沟道MOS晶体管p1；其一端连接于结点S1的电阻元件Z1；连接在电阻元件Z1的另一端与接地结点之间、且其栅极与结点S2连接的n沟道MOS晶体管Q1；连接在电源结点NV与结点S1之间的耦合电容CP1；连接在结点S2与接地结点之间、且其栅极与结点S1连接的n沟道MOS晶体管Q2；及在电源结点NV与结点S2之间串联连接的p沟道MOS晶体管P2和电阻元件Z2。p沟道MOS晶体管p2的栅极与结点S1连接。在结点S2与接地结点之间还设有用于使结点S2的电压电平稳定的电容元件CP2。

电源接通检测电路还包含：接受结点S2上的信号并将其反相后传送到结点S3的3级级联连接的反相器IV1、IV2和IV3；连接在结点S3与电源结点NV之间的耦合电容CP3；将结点S3上的信号电位反相后传送到结点S4的反相器IV4；及根据结点S4上的信号电位输出电源接通检测信号ZPOR的2级级联连接的反相器IV5和IV6。

电源接通检测电路还包括在电源结点NV与结点S5之间串联连接的p沟道MOS晶体管P3及电阻元件Z3。p沟道MOS晶体管p3的栅极与结点S4连接。

该电源接通检测电路还包含：连接在结点S5与接地结点之间、且其栅极与结点S4连接的n沟道MOS晶体管Q3；连接在结点S5与接地结点之间的电容元件CP4；在结点S5与结点S6之间串联连接的p沟道MOS晶体管P4和P5；连接在结点S6与接地结点之间、且其栅极与结点S4连接的n沟道MOS晶体管Q4；及连接在结点S1与接地结点之间、且其栅极与结点S6连接的n沟道MOS晶体管Q5。p沟道MOS晶体管P4和P5，各自的栅极与漏极连接，起着电压降元件的作用。下面，参照图17和图18所示的动作波形图说明在该图16中示出的电源接通检测电路的动作。

首先，参照图17，说明电源接通检测信号ZPOR正常产生时的动作。在时刻t0进行电源的接通，电源结点NV的电源电压Vcc的电压电平上升。随着该电源的接通，通过电容元件CP1的电容耦合，使结点S1的电压电平相应地上升，因而使n沟道MOS晶体管Q2转换到导通状态，而p沟道MOS晶体管P2变成非导通状态。由于该n沟道MOS晶体管Q2转换到导通状态，从而使结点S2保持在接地电压电平。因此，通过反相器IV1～IV3，使结点S3的电压电平随着电源电压的电平向H电平上升。结点S3在电源接通时还通过电容元件CP3的电容耦合使其电压电平被初始设定为H电平，相应地，通过反相器IV4，使结点S4上输出的信号电平变为L电平，因此，电源接通检测信号ZPOR相应地保持在L电平。

在该结点S4为L电平期间，p沟道MOS晶体管p3处在导通状态，结点S5的电压电平按照由电阻元件Z3和电容元件CP4决定的时间常数缓慢地上升。当该结点S5的电压电平超过MOS晶体管P4和P5的阈值电压时，结点S6的电压电平开始上升。当结点S6的电压电平高于MOS晶体管Q5的阈值电压时，MOS晶体管Q5导通，使结点S1放电到L电平。

随着该结点S1的电压电平的降低，p沟道MOS晶体管p2导通，使结点S2的电压电平按照由电阻元件Z2和电容元件CP2决定的时间常数上升。随着结点S2的电压电平的上升，p沟道MOS晶体管p1变成非导通状态，可靠地使结点S1的电压电平放电到L电平。随着该结点S1的电压电平的降低，MOS晶体管Q2变成非导通状态，结点S2随着电源电压Vcc的电压电平上升而上升到H电平。当该结点S2的电压电平高于反相器IV1的输入逻辑阈值时，结点S3放电，其电压电平降低，相应地使结点S4的的电压电平上升。随着该结点S4的电压电平的上升，电源接通检测信号ZPOR上升到H电平。

当该结点S4的电压电平上升时，p沟道MOS晶体管p3变成非导通状态，而n沟道MOS晶体管Q3和Q4导通，使结点S5和S6放电到接地电压电平，并使MOS晶体管Q5变成非导通状态。因此，随着结点S2的电压电平的上升，MOS晶体管Q1导通，并将结点S1保持在L电平。通过该MOS晶体管p2、Q1及电阻元件Z1和Z2的回路，使结点S2保持在与电源电压Vcc的电压电平相对应的H电平，并因此使电源接通检测信号ZPOR也保持在H电平。

从进行电源接通的时刻t0起到电源接通检测信号ZPOR上升到H电平的时刻tl期间，电源接通检测信号ZPOR为L电平.在该期间内进行内部结点的初始设定(复位)。即，电源接通检测信号ZPOR，当电源电压Vcc到达规定的电压电平或到达一定的电压电平、且变成稳定状态时，变为H电平的非激活状态。

下面，参照图18，说明电源接通检测信号ZPOR以不完全的形式输出(激活状态为0次)时的动作。

如图18所示，在时刻t0进行电源的接通，电源电压Vcc的电压电平上升。该电源电压Vcc的电压电平的上升速度是缓慢的。在这种情况下，结点S1～S6的电压电平变为不确定状态。MOS晶体管的导通/非导通状态为不确定状态，而电容元件CP1和CP3的电容耦合电压电平的上升速度也极为缓慢，各内部结点都不能将电压电平的不确定状态保持为确定状态。因此，在这种状态下，当判定内部结点S4的不确定状态的电压电平为H电平时，通过反相器IV1和IV6输出的电源接通检测信号ZPOR，其电压电平将随着电源电压Vcc的电压电平的上升而上升。当电源电压Vcc的电压电平到达某个一定的电压电平时，内部结点S1～S6中的变为H电平的结点的电压电平可靠地上升，结点S1～S6被分别驱动到规定的电压电平。各结点的被驱动的电压电平，由此时的MOS晶体管的导通/非导通状态决定。在图18中，作为一例示出随着结点S2的电压电平的上升MOS晶体管Q1使结点S1放电到接地电位的动作时序。在该状态下，结点S2通过p沟道MOS晶体管p2充电，其电压电平上升为H电平，相应地将结点S3驱动到L电平，并将结点S4的电压电平也驱动到H电平。当该结点S4的电压电平被驱动到H电平时，将结点S5和结点S6都驱动到L电平。

因此，在图18所示动作时序的情况下，电源接通检测信号ZPOR，其电压电平与电源电压Vcc同步上升。所以，电源接通检测信号ZPOR没有保持L电平的期间，因而不能进行使内部的不确定结点保持在规定的初始电压电平的复位动作。

如该图18所示，当电源电压Vcc的上升速度迟缓、使电源接通检测信号ZPOR以不完全的形式产生时，将产生以下问题。

即，如图19所示，在时刻t0，进行电源的接通，因此电源接通检测信号ZPOR的电压电平相应地上升。另一方面，图13中示出的结点NA和结点NB的初始状态电压电平是不确定的，其电压电平由测试模式激活信号发生电路100b的锁存状态决定。因此，如图19所示，当电源接通检测信号ZPOR的电压电平随着电源电压Vcc上升时，MOS晶体管102处在非导通状态，结点NA和结点NB的电压电平为H电平还是L电平，按此时的结点NA和结点NB的电压电平决定。因此，当电源电压Vcc到达规定电压电平以上、测试模式激活信号发生电路100b的锁存电路进入锁存状态时，存在着2种状态，即结点NA的信号变为H电平、结点NB的信号即测试模式激活信号TME变为L电平的状态及结点NA的电压电平变为L电平、测试模式激活信号TME变为H电平的状态。

当测试模式激活信号TME变为H电平时，在该半导体存储装置中可进行测试模式，如进行正常的动作，则有可能发生误动作。

在标准DRAM(动态随机存取存储器)中，为了将内部信号线及内部结点设定为规定的初始状态，需进行空操作周期。但是，该空操作周期只是多次触发行地址选通信号/RAS，并只是使RAS相关电路(与信号RAS相关的电路，是与行选择相关的电路群)动作，不能进行测试模式激活信号发生部等周边电路的初始设定。

另外，在SDRAM(同步型DRAM)中，需进行正常模式设定周期，并使与正常动作模式(进行数据读出/写入的动作模式)不同的特殊动作模式全部复位。因此，在准备这种特别的正常模式设定周期的情况下，有可能使被错误设定了的测试模式激活信号TME复位为初始状态。但是，作为测试模式，有一种从外部对半导体衬底区施加偏置电压VBB并测试动作容限及动作特性的模式，但即使利用该正常模式设定周期也不能使该VBB施加模式复位。

图20是简略地表示用于进行VBB施加模式的电路结构的图。在图20中，VBB施加模式实现电路包含：VBB发生电路120，当测试模式激活信号TME为非激活状态时变成动作状态，并产生规定电压电平的偏置电压；及选择器122，根据测试模式激活信号TME从来自VBB发生电路120的偏置电压和从外部端子121施加的外部电压Ex中选择一个。来自选择器122的电压，施加于该半导体存储装置的衬底区123。衬底区123是p型半导体衬底区，在该衬底区的表面上，以一定的间隔形成高浓度型杂质区124a和124b，在该杂质区124a于124b之间以栅绝缘膜相隔形成栅电极层125。由此形成一个MOS晶体管。

通常，该衬底123在阱区或外延层上形成，并施加负的偏置电压。

当测试模式激活信号TME为非激活状态时，选择电路122选择由VBB发生电路120产生的偏置电压，并施加于衬底123。另一方面，当测试模式激活信号TME为激活状态时，选择器122选择从外部端子121施加的外部电压Ex，并施加于衬底区123。衬底偏置电压VBB，通过使在该衬底区表面上形成的MOS晶体管(由杂质区124a、124b及栅电极层125形成的晶体管)的阈值电压稳定并减小杂质124a和124b与衬底123之间的接合容量而实现高速动作等。

MOS晶体管的阈值电压以衬底偏置电压VBB的绝对值平方根的函数表示。当偏置电压VBB的绝对值变大时，该MOS晶体管的阈值电压增大。而当该偏置电压VBB的绝对值变小时，该MOS晶体管的阈值电压减小。

在该衬底区123的上表面，形成构成该半导体存储装置的MOAS晶体管。在接通电源时，如测试模式激活信号TME为激活状态，则选择器122选择外部端子121的外部电压Ex。在正常动作模式时，在该外部端子121上施加外部控制信号(例如行地址选通信号ZRAS或列地址选通信号ZCAS等)。因此，在接通电源时，该外部电压Ex具有接地电压电平或电源电压Vcc的电压电平。当选择接地电压电平的外部电压Ex并施加于衬底123时，该MOS晶体管的阈值电变小，使应变成截止状态的MOS晶体管变成导通状态。因此，即使假定在同步型半导体存储装置中执行正常模式设定周期，但由于晶体管的特性不同，也不能将内部结点和内部信号线设定为规定的初始电压电平(内部电路不能正常动作，而产生误动作)，也不能正确地进行数据的写入和读出。另外，在某些情况下，对从外部施加的正常模式设定命令进行译码的命令译码器不能正常动作，因而不能输出正常模式设定信号，从而可知也不能进行内部复位。

另外，在将该图20所示外部端子121的外部电压Ex设定为H电平时，该电压电平等于电源电压Vcc的电压电平，因此，当杂质区124a和124b中的一个与接地结点连接时，该衬底123与杂质124a或124b在相同方向上加有偏置，从外部端子121通过选择器122、衬底区123及杂质区124a或124b流过大的衬底电流，由该大的衬底电流根据图中未示出部分的锁定现象将流过更大的电流，也可以认为该半导体存储装置变成击穿状态。另外，由于该大的电流，还将因发热而产生配线的断线(由电子迁移造成)，因而存在着使存储装置被破坏的可能性。

因此，本发明的目的是，在接通电源时，即使电源接通检测信号没有被正确地驱动到激活状态时，也能防止半导体存储装置进入测试状态。

第1发明的半导体存储装置，备有：测试模式激活信号发生装置，根据来自外部的信号激活测试动作模式；电源接通检测装置，与电源结点连接，响应该对电源结点施加电源电压，输出应变成规定时间激活状态的电源接通检测信号；及初始化装置，与测试模式激活信号发生装置连接，响应电源接通检测信号的0次激活，将测试模式激活信号设定为非激活状态。

第2发明的半导体存储装置，备有：测试模式激活信号发生装置，根据来自外部的信号产生可以进行预定测试模式动作的测试模式激活信号；电源接通检测装置，与电源结点连接，响应施加于该电源结点的电源电压，输出应变成规定时间激活状态的电源接通检测信号；及初始化装置，与测试模式激活信号发生装置及电源接通检测装置连接，响应电源接通检测信号的激活，使测试模式激活信号发生装置启动，且当测试模式激活信号一次也没有被激活时，使测试模式激活信号发生装置停止。

第3发明的半导体存储装置，是在第1或第2发明的初始化装置中备有：复位装置，响应电源接通检测信号的激活，将测试模式激活信号复位为非激活状态；及保持装置，响应电源接通检测信号的0次激活，将测试模式激活信号保持在非激活状态。

第4发明的半导体存储装置，是在第1或第2发明的测试模式激活信号发生装置中包含：测试模式信号传送装置，用于传送根据来自外部的信号特定出对内部结点的测试模式的模式特定信号；及模式信号输出装置，根据该内部结点上的信号产生测试模式激活信号。而初始化装置包含：复位装置，响应电源接通检测信号的激活，将内部结点复位为规定电压电平的初始状态；及保持装置，含有锁存电源接通检测信号的装置且根据该锁存的信号有选择地使测试模式信号输出装置启动或停止。该保持装置包含响应电源接通检测信号的0次激活将锁存的信号设定为将测试模式激活信号输出装置设定在停止状态的逻辑电平信号的装置。

第5发明的半导体存储装置，是在第4发明的锁存装置中包含：逻辑门，在第1输入端接受电源接通检测信号；及反相器，使该逻辑门的输出信号反相并传送到逻辑门的第2输入端。根据该逻辑门的输出信号使测试模式激活信号输出装置启动或停止。

第6发明的半导体存储装置，是在第5发明的装置中，调整晶体管的尺寸，使逻辑门及反相器在电源接通检测信号的0次激活时从逻辑门的输出端输出使测试模式激活信号输出装置变成停止状态的信号。

第7发明的半导体存储装置，是在第5发明的锁存装置中包含在逻辑门的输出结点与供给规定电压电平的基准电压源之间进行耦合的电容元件。

第8发明的半导体存储装置，是在第5发明的锁存装置中还包含在反相器的输出端与传送规定电压电平的基准电压源之间进行耦合的电容元件。

第9发明的半导体存储装置，是在第5发明的锁存装置中还包含连接在逻辑门的输出结点与传送规定电压电平的基准电压的基准电压源之间的电阻元件。

第10发明的半导体存储装置，是在第5发明的锁存装置中还包含连接在反相器的输出端与传送规定电压电平的基准电压源之间的电阻元件。

第11发明的半导体存储装置，是在第1或第10发明的任何一种装置中，由激活信号激活的测试模式，是在上述半导体存储装置中正常动作时使用的成为预定电压电平的电压电平改变的模式。

第12发明的半导体存储装置，第11发明中的一定电压电平的电压为对形成该半导体存储装置的衬底区施加的衬底偏置电压。

第13发明的半导体存储装置，备有根据来自外部的信号输出用于将与特定测试模式不同的测试模式激活的信号的装置。

在接通电源时，即使是在电源接通检测信号一次也没有变成激活状态的情况下，通过将测试模式激活信号设定成非激活状态，也能防止半导体存储装置错误地进入测试模式。因此，在实际使用半导体存储装置时，能够防止由于转入测试模式而发生的动作故障。

图1是简略地表示本发明实施形态1的半导体存储装置的总体结构的图。

图2是简略地表示图1所示测试模式控制电路的结构的图。

图3是简略地表示图2所示测试模式激活信号发生电路的结构的图。

图4是表示图3所示测试模式激活信号发生电路的动作的信号波形图。

图5是表示图3所示测试模式激活信号发生电路的动作的信号波形图。

图6是以晶体管电平表示图3所示初始化电路的结构的图。

图7是简略地表示本发明实施形态2的初始化电路的结构的图。

图8是简略地表示本发明实施形态3的初始化电路的结构的图。

图9是简略地表示本发明实施形态4的初始化电路的结构的图。

图10是简略地表示本发明实施形态5的初始化电路的结构的图。

图11是简略地表示本发明实施形态6的测试模式激活信号发生电路的结构的图。

图12是简略地表示与图11所示测试模式激活信号组合使用的测试模式控制电路的结构的图。

图13是简略地表示现有的测试模式激活信号发生电路的结构的图。

图14是表示现有的半导体存储装置的测试模式设定时序的图。

图15是表示图13所示测试模式激活信号发生电路在接通电源时的动作的信号波形图。

图16是表示现有的电源接通检测电路的结构一例的图。

图17是表示图16所示电源接通检测电路的正常时的动作的信号波形图。

图18是表示图16所示电源接通检测电路的不正常时的动作的信号波形图。

图19是表示与图18波形图对应的测试模式激活信号发生电路的动作的信号波形图。

图20是简略地表示现有测试模式的VBB施加模式的结构的图。

[实施形态1]

图1是简略地表示本发明实施形态1的半导体存储装置的总体结构的图。在图1中，半导体存储装置1包含：电源接通检测电路3，接受施加在电源端子2上的电源电压Vcc，并检测对该半导体存储装置1的电源接通；及控制信号发生电路4，根据来自电源接通检测电路3的电源接通检测信号ZPOR，对其内部结点的电压进行初始设定，且接受从外部供给的行地址选通信号ZRAS、列地址选通信号ZCAS、允许写入信号ZWE及规定的地址信号位ADD，并产生内部控制信号。在该控制信号发生电路4中，代表性地示出与本发明有关的测试模式控制电路5。当来自外部的信号ZRAS、ZCAS、ZWE及ADD被设定在规定状态时，该测试模式控制电路5输出将特定的测试模式激活的测试模式激活信号。

半导体存储装置1还包含内部存储电路6，在该控制信号发生电路4的控制下进行规定的动作。在图1中，示出根据来自测试模式控制电路5的测试模式激活信号TME将内部存储电路6设定为执行规定测试模式的状态。测试模式激活信号TME，也可以指定对特定的内部结点施加来自外部的信号的模式、或同时选择多个存储单元的动作模式等任何一种测试动作模式，为实现特定的测试动作模式，只须在内部存储电路6中切换线路连接即可。

该内部存储电路6包含存储单元，通过数据输入输出端子7进行数据DQ的输入输出。该半导体存储装置1还与通过时钟输入端子8供给的时钟信号CLK同步地进行数据的输入输出、及外部信号的取入。

该测试模式控制电路5，将在后文中详细说明，它具有在电源接通检测信号ZPOR一次也没有变成激活状态时或者在不完全的激活状态时将测试模式激活信号TME保持在非激活状态的功能。

另外，电源接通检测电路3备有与上述图16所示结构相同的结构，当在电源端子2上供给的电源电压Vcc超过规定的电压电平时，输出上升为H电平的信号。

图2是简略地表示图1所示测试模式控制电路5的结构的图。在图2中，测试模式控制电路5包含：模式设定信号发生电路5a，当在时钟信号CLK的上升沿外部控制信号ZRAS、ZCAS及ZWE被设定为规定的状态(L电平)时，将模式设定信号MSET和ZMSET驱动到激活状态；测试模式激活信号发生电路5b，响应来自该模式设定信号发生电路5a的模式设定信号MSET和ZMSET的激活，取入来自外部的特定地址信号位Add，并输出测试模式激活信号TME；及初始化电路5c，当来自电源接通检测电路3的电源接通检测信号ZPOR一次也没有被激活(0次激活)时，将该测试模式激活信号发生电路5b输出的测试模式激活信号TME保持在非激活状态。测试模式激活信号发生电路5b，还根据来自电源接通检测电路3的电源接通检测信号ZPOR的激活，将其内部结点设定为规定的初始状态，并将测试模式激活信号TME复位为非激活状态的初始状态。

模式设定信号发生电路5a，通常由在同步型半导体存储装置中被称为命令译码器的逻辑门构成，当在时钟信号CLK的上升沿将行地址选通信号ZRAS、列地址选通信号ZCAS、及允许写入信号ZWE都设定为L电平时，输出单触发的脉冲信号。

图3是表示图2所示测试模式激活信号发生电路5b及初始化电路5c的结构一例的图。在图3中，测试模式激活信号发生电路5b包含：反相器5ba，用于接受特定的地址信号位Add；三态反相缓冲器5bb，在模式设定信号MSET和ZMSET激活成为动作状态，用于使反相器5ba的输出信号反相并传送到内部结点NX；NAND电路5bc，用于接受内部结点NX上的信号电位和由初始化电路5c供给的内部结点NY上的信号电位；反相器5bd，用于使NAND电路5bc的输出信号反相，并输出测试模式激活信号TME；及三态反相缓冲器5be，当模式设定信号MSET和ZMSET为非激活时，变成动作状态，将测试模式激活信号TME传送到反相器5bd的输入部。该反相缓冲器5bd和5be，在非激活时(非动作状态时)变成高输出阻抗状态。

测试模式激活信号发生电路5b还包含：反相器5bf，用于接受电源接通检测信号ZPOR；及n沟道MOS晶体管5bg，当反相器5bf的输出信号为H电平时导通，将内部结点NX与接地结点电气连接。当电源接通检测信号ZPOR为激活状态的L电平时，MOS晶体管5bg导通，将内部结点NX初始设定为接地电压GND电平。

初始化电路5c包含：反相器5ca，用于接受内部结点NY上的信号；及NAND电路5cb，接受反相器5ca的输出信号和电源接通检测信号ZPOR，并将输出信号传送到内部结点NY。该初始化电路5c，其结构将在后文中详细说明，但对其晶体管的尺寸等进行调整，以便在电源接通检测信号ZPOR一次也没有被激活的情况下接通电源时将该内部结点NY初始设定为L电平。这可以用以下方式实现，即当电源接通检测信号ZPOR为H电平时，由反相器5ca和NAND电路5cb构成锁存电路，并设定成易于锁存的状态，以便使内部结点NY变成L电平(在后文中将对此进行详细说明)。

下面，参照图4和图5中示出的动作波形说明该图3所示测试模式激活信号发生电路5b及初始化电路5c的动作。

首先，参照图4说明使电源接通检测信号ZPOR可靠地变成激活状态时的动作。

在电源接通之前，通过放电使内部结点全部为L电平，同样使内部信号也为L电平。在时刻t0，进行电源的接通，电源电压Vcc的电压电平上升。随着该电源的接通，电源接通检测信号ZPOR的电压电平保持在接地电压电平的L电平。当三态反相缓冲器5bb处于非动作状态下、即高输出阻抗状态下时，结点NX处于浮置状态。同样，内部结点NY，其锁存状态取决于初始化电路5c的锁存电路，也是不确定的，在接通电源时，其电源电压电平是不确定的。为了表示出结点NX和NY的电压电平是不确定的，在图4中示出正在变动着的状态。而在该状态下，反相器5bb输出的测试模式激活信号TME的电压电平也是不确定的。但是，当反相器5bf的输出信号随着电源电压Vcc的上升而上升时，MOS晶体管5bg导通，并将结点NX初始设定为L电平，而测试模式激活信号TME也相应地被初始设定为L电平。

在时刻t1，当电源电压Vcc响应规定的电压电平时，电源接通检测信号ZPOR被驱动到H电平。因此，反相器5bf的输出信号变为L电平，使MOS晶体管5bg变成非导通状态，从而结束内部结点NX的初始设定。根据该内部结点NX的电压电平，NAND电路5bc的输出信号被设定为H电平，其输出信号的电压电平随着电源电压Vcc的电压上升而上升。因此，将从反相器5bd输出的测试模式激活信号TME保持在L电平的非激活状态。在该测试模式激活信号TME被设定为L电平后，由反相器5bd及三态反相缓冲器5bb锁定。

另一方面，对结点NY来说，随着该电源接通检测信号ZPOR的激活，NAND电路5cb的输出信号变为H电平，使内部结点NY上升为电源电压Vcc电平。在这种状态下，反相器5ca的输出信号变为L电平，因而将内部结点NY的电压电平设定为H电平。如上所述，在内部结点NX和NY的电压电平从不确定状态变成确定状态后，即使电源接通检测信号ZPOR上升为H电平，内部结点NX仍被固定在L电平，而内部结点NY被设定在Va的电压电平，所以能够稳定地将测试模式激活信号TME保持在接地电压GND电平的L电平。

另外，用于复位的MOS晶体管5bg，如果其电流驱动力设定得很大，则即使是在电源电压Vcc到达规定电压电平Va前变成导通状态，也能以大的电流驱动力使内部结点NX可靠地放电到接地电压电平。而由于电源接通检测信号ZPOR的电压电平上升为H电平，所以内部结点NY通过锁存电路(由反相器5ca和NAND电路5cb构成的锁存电路)随着电源电压Vcc的电压电平的上升而达到规定的电压电平Va。

当该电源接通检测信号ZPOR被激活时，NAND电路5bc起着反相器的作用。因此，当进入测试模式时，可以根据从外部供给的地址信号Add产生测试模式激活信号TME。

以下，参照图5说明电源接通检测信号ZPOR不是被完全激活而是仅以不完全的形式产生时的动作。

在时刻t0进行电源的接通，电源电压Vcc的电压电平上升。随着电源电压Vcc的电平上升，电源接通检测信号ZPOR的电压电平也同样上升，反相器5bf的输出信号变为L电平。随着该电源电压Vcc的电压电平的上升，结点NX和结点NY的电压电平变成不确定状态，其电压电平一面发生较大的波动，一面稍许上升。这种电压上升是由漏泄电流及电容耦合等引起的。此外，还起因于初始化电路5c的锁存状态的不稳定。

在时刻t1，即使电源电压Vcc到达规定的电压电平，电源接通检测信号ZPOR也处在与急剧上升的电源电压Vcc同样的电压电平。在这种状态下，在反相器5bf中，电源接通检测信号ZPOR的电位变化不是被判定为L电平，因此反相器5bf的输出信号将保持L电平。而MOS晶体管5bg保持非导通状态，使内部结点NX保持电压电平不确定的状态。因此，结点NX根据其浮置状态最终稳定在电源电压电平或接地电压电平(由漏泄电流或电容耦合等引起)。

另一方面，在初始化电路5c中，当电源接通检测信号ZPOR保持非激活状态时，该NAND电路5cb的输出信号有变成L电平的倾向。因此，当电源接通检测信号ZPOR仅以不完全的形式输出而一次也没有被激活时，内部结点NY由该反相器5ca和NAND电路5cb的锁存电路驱动到L电平。随着该内部结点NY被驱动到L电平，NAND电路5bc的输出信号上升为H电平，相应地将从反相器5bd输出的测试模式激活信号TME驱动到L电平。该测试模式激活信号TME的L电平，由反相器5bd和三态反相缓冲器5be锁存。

因此，即使是电源接通检测信号ZPOR不输出、内部结点NX的电压电平不确定时，也可以将测试模式激活信号TME可靠地保持在非激活状态的L电平，并能防止发生半导体存储装置的内部动作故障。

图6是简略地表示图3所示初始化电路5c所包含的反相器5ca及NAND电路5cb的构成要素即晶体管的尺寸关系的图。

在图6中，反相器5ca包含：连接在电源结点NV与内部结点NZ之间、且其栅极与内部结点NY连接的p沟道MOS晶体管PQ1；及连接在内部结点NZ与接地结点之间、且其栅极与内部结点NY连接的n沟道MOS晶体管NQ1。p沟道MOS晶体管PQ1的尺寸(栅极宽度与栅极长度之比W/L，在图中以W表示)W1，被设定得大于n沟道MOS晶体管NQ1的尺寸W2。因此，在接通电源时，该反相器5ca有将内部结点NZ驱动到H电平的倾向。

NAND电路5cb包含：连接在电源结点NV与内部结点NY之间、且在其栅极上接受电源接通检测信号ZPOR的p沟道MOS晶体管PQ2；连接在电源结点NV与内部结点NY之间、且其栅极与内部结点NZ连接的p沟道MOS晶体管PQ3；及在内部结点NY与接地结点之间串联连接的n沟道MOS晶体管NQ2和NQ3。n沟道MOS晶体管NQ2的栅极与内部结点NZ连接，而对n沟道MOS晶体管NQ3的栅极则施加电源接通检测信号ZPOR。p沟道MOS晶体管PQ2和PQ3的尺寸W3，被设定得小于n沟道MOS晶体管NQ2和NQ3的尺寸W4。该n沟道MOS晶体管NQ2和NQ3的尺寸W4大于p沟道MOS晶体管PQ1的尺寸，使该n沟道MOS晶体管NQ2和NQ3的电流驱动力被设定得大于p沟道MOS晶体管PQ1的电流驱动力。该NAND电路5cb，在接通电源时，存在着由具有大的电流驱动力的n沟道MOS晶体管NQ2和NQ3将内部结点NY驱动到L电平的倾向。以下，简单地说明其动作。

现在，考虑随着电源的接通内部结点NY的电压电平变为不确定状态并发生变化的情况。在该状态下，在反相电路5ca中，MOS晶体管PQ1和NQ1都变成导通状态(弱的导通状态)，并供给电流。由于p沟道MOS晶体管PQ1的电流驱动力大于n沟道MOS晶体管NQ1的电流驱动力，所以内部结点NZ的电压电平有被驱动到H电平的倾向。另一方面，在NAND电路5cb中，在电源接通检测信号ZPOR保持激活状态的情况下，该电源接通检测信号ZPOR的电压电平随着电源电压Vcc的电压上升而上升。因此，使n沟道MOS晶体管NQ3变成导通状态，并使p沟道MOS晶体管PQ2变成非导通状态。另一方面，p沟道MOS晶体管PQ3，由于内部结点NZ的电压电平有被驱动到H电平的倾向，所以其导通状态被设定为弱的状态。因此，使内部结点NY存在着被驱动到L电平的倾向。当电源接通检测信号ZPOR到达规定的电压电平以上时，MOS晶体管NQ3的驱动力也变大，使内部结点NY向接地电位电平放电。接着，MOS晶体管PQ1变成导通状态，将内部结点NZ向H电平驱动。因此，将NAND电路5cb和反相器5ca的反相锁存状态确定，并使内部结点NY变为接地电压电平的L电平。使内部结点NZ变为电源电压Vcc电平的H电平。

当电源接通检测信号ZPOR变为激活状态时，MOS晶体管NQ3变成非导通状态，而MOS晶体管PQ2导通，并从电源结点NV向内部结点NY供给电流，将内部结点NY的电压电平向H电平驱动。因此，反相器5ca的输出信号下降到L电平，因而使MOS晶体管PQ3导通，并进一步以高速将内部结点NY的电压电平驱动到H电平。当电源接通检测信号ZPOR变为H电平的非激活状态时，由该NAND电路5cb和反相器5ca将内部结点NY的H电平可靠地锁定。

如上所述，按照本发明的实施形态1，在接通电源后，在电源接通检测信号紧接着变为不确定状态、或以激活期间极短的不完全形式产生、或激活状态一次也不存在时，由于能使测试模式激活信号保持在非激活状态，所以，在接通电源时，即使电源接通检测信号没有被可靠地驱动到激活状态，仍然可以防止半导体存储装置进入测试模式，因而能防止该半导体存储装置的动作故障。

[实施形态2]

图7是表示本发明实施形态2的初始化电路的结构的图。在图7中，初始化电路5c包含：反相器5cc，用于使内部结点NY上的信号反相；及NAND电路5cd，接受反相器5cc的输出信号和电源接通检测信号ZPOR。该NAND电路5cd的输出信号传送到内部结点NY。本实施形态的特点是不对该反相器5cc及NAND电路5cd的晶体管尺寸进行调整。当电源接通检测信号ZPOR为H电平时，构成通常的反相锁存器。

该初始化电路5c还包含一个电容元件C1，连接在内部结点NY与接地结点之间。该电容元件C1的功能是用作对内部结点NY起稳定作用的电容。在接通电源时，即使内部结点NY的电压电平以不确定的状态上浮，但可以由该电容元件C1抑制该内部结点NY上的电压电平的上升，并进一步增强将内部结点NY向L电平驱动的倾向。在电源接通检测信号ZPOR的复位期间一次也没有进行充分激活的情况下，内部结点NY的电压电平由反相器5cc和NAND电路5cd的锁存电路按照其初始设定的L电平可靠地锁定在L电平。

当该电容元件C1的电容值设定得不怎么大、且电源接通检测信号ZPOR变为激活状态时，电容元件C1被可靠地充电，并将内部结点NY可靠地保持在H电平。当采用该图7示出的电容元件时，不需要进行晶体管元件的尺寸调整，可以很容易地增强将内部结点NY向L电平驱动的倾向，并在不产生电源接通检测信号时(0次激活时)将内部结点可靠地保持在L电平。这里，所谓「0次激活」，指的是在初始设定(复位)中不能时间足够地保持在激活状态。

[实施形态3]

图8是简略地表示本发明实施形态3的初始化电路5c的结构的图。在该图8所示的结构中，电容元件C2连接在反相器5cc的输出结点NZ与电源结点NV之间。电容元件C2起着耦合电容的作用，在接通电源时，随着电源结点NV上的电源电压Vcc的上升，通过该电容元件C2的电容耦合，使内部结点NZ的电压电平也上升。因此，加大了将该内部结点NZ向H电平驱动的倾向，在电源接通检测信号ZPOR进行0次激活的情况下，能可靠地将NAND电路5cd的输出信号保持在L电平。

因此，在该图8所示的结构中，也由于只将电容元件作为耦合电容就能增强将内部结点NZ向H电平驱动的倾向性，所以无须进行晶体管尺寸调整等复杂的处理，即可在不产生电源接通检测信号ZPOR时很容易地将内部结点NY保持在L电平。如将该电容元件C2的电容值也设定为适当的大小，则当电源接通检测信号ZPOR被激活时，随着内部结点NY的电位的上升，可通过反相器5cc，将该电容元件C2的一个电极结点(与结点NZ连接的电极结点)驱动到L电平。该L电平由反相器5cc保持。

[实施形态4]

图9是表示本发明实施形态4的初始化电路的结构的图。在该图9所示的结构中，在内部结点NY与接地结点之间连接一个具有较大电阻值的下拉用电阻元件R1。其他结构与图7和图8所示结构相同。在该图9所示的结构中，通过下拉电阻R1将内部结点NY驱动到L电平。因此，只要NAND电路5cd的输出信号不被驱动到H电平，内部结点NY将被固定在L电平。当电源接通检测信号ZPOR为L电平时，随着电源电压Vcc的上升，通过NAND电路5cd将内部结点NY驱动到H电平。这时，内部结点NY通过反相器5cc和NAND电路5cd保持在H电平。如该图9所示，如在内部结点NY上简单地连接高阻值的下拉电阻，则也无须进行晶体管尺寸调整等复杂的设计，即可在不产生电源接通检测信号ZPOR时很容易地将内部结点NY驱动到L电平。

[实施形态5]

图10是简略地表示本发明实施形态5的初始化电路的结构的图。在该图10所示的初始化电路5c中，在反相器5cc的输出结点NZ与电源结点NV之间连接一个高阻值的电阻元件R2。其他结构与图7～图9所示结构相同，对相对应的部分标以相同的符号。该电阻元件R2起着上拉电阻的作用。因此，在电源接通检测信号ZPOR只进行0次激活的情况下，内部结点NZ随着电源电压Vcc的电压电平而被驱动到H电平。而NAND电路5cd的输出信号则变为L电平，将内部结点NY的电压电平保持在接地电压电平的L电平。另一方面，当电源接通检测信号ZPOR被激活时，NAND电路5cd的输出信号变为H电平，反相电路5cc的输出信号相应地变为L电平。如该电阻元件R2的电阻值足够大，则内部结点NZ将由反相器5cc保持在L电平，相应地使NAND电路5cd的输出信号也保持在H电平。

因此，在该图10所示的结构中，通过将上拉电阻元件R2连接于反相器的输出结点，也无须进行晶体管尺寸调整等复杂的处理，即可在不产生电源接通检测信号ZPOR时(0次激活时)很容易地将内部结点NY保持在L电平。

[实施形态6]

图11是简略地表示本发明实施形态6的测试模式激活信号发生电路5b的结构的图。在该图11所示的测试模式激活信号发生电路5b中，除图3所示的结构外，还包含：反相器5bh，用于接受三态反相缓冲器5bb的输出信号；反相器5bi，用于使反相器5bh的输出信号反相，并输出第1测试模式激活信号TME1；及三态反相缓冲器5bj，当模式设定指示信号MSET及ZMSET为非激活时变为动作状态，用于使反相器5bh的输出信号反相，并传送到反相器5bh的输入部。从反相器5bd输出第2测试模式激活信号TME2。

测试模式激活信号TME1和TME2，分别激活不同的测试模式。第1测试模式激活信号TME1，用于规定通常的例如多位测试等测试模式。而第2测试模式激活信号TME2，用于指定VBB施加模式等使晶体管特性完全不同的测试模式。规定通常的测试模式的第1测试模式激活信号，在正常模式设定周期中被复位到非激活状态。另一方面，在第2测试模式激活信号TME2的情况下，即使进行该正常模式设定周期，也因内部的晶体管特性不同而不输出正常模式周期指定信号，因而可以看作是不能进行第2测试模式激活信号的复位的状态。因此，在这种情况下，如采用初始化电路5c，则当电源接通检测信号ZPOR一次也没有被激活时，可以将第2测试模式激活信号TME2保持在非激活状态。另一方面，当电源接通检测信号ZPOR一次也没有被激活时，如第1测试模式激活信号TME1保持在激活状态，则可以根据后文中说明的正常模式设定周期进行复位。

图12是简略地表示图1所示控制信号发生电路4的与测试动作有关部分的结构的图。在图12中，该控制信号发生电路4包含：正常模式设定周期检测电路4a，接受来自外部的控制信号ZRAS、ZCAS、ZWE、和特定的地址信号位AD，并当在时钟信号(图中未示出)的上升沿将这些信号设定在预定状态时检测施加正常模式设定指示；及正常模式设定控制电路4b，根据来自该正常模式设定周期检测电路4a的正常模式设定周期检测信号，进行正常模式设定动作。该正常模式设定周期检测电路4a备有与前面的模式设定信号发生电路相同的结构，按照该模式设定指示，根据特定的地址信号位AD判断是否指示了正常模式设定周期。正常模式设定控制电路4b，根据该正常模式设定指示，进行与在标准DRAM中所进行的那种空操作周期相同的内部动作，同时将该测试指示信号等特殊模式指示信号设定为规定的复位状态。

该控制信号发生电路4所包含的测试模式控制电路5，除在前面的图2中示出的模式设定信号发生电路5a、测试模式激活信号发生电路5b及初始化电路5c外，还包含：门电路5d，用于接受特定地址信号位AD0和AD1；门电路5e，与该门电路5d并联设置，用于接受接受地址信号位AD0和AD1；门电路5f，用于接受第1测试模式激活信号TME1和门电路5a的输出信号；门电路5g，用于接受门电路5e的输出信号和第2测试模式激活信号TME2；及复位晶体管(n沟道MOS晶体管)5h，随着来自正常模式设定控制电路4b的正常模式设定信号而导通，并将第1测试模式激活信号TME1驱动到非激活状态(L电平)。

当地址信号位AD0和AD1都是H电平时，门电路5d输出H电平的信号。当信号位AD0为L电平、而地址信号位AD1为H电平时，门电路5e输出H电平的信号。门电路5f和5g，当对其两个输入端施加的信号都是H电平时，输出H电平的信号。从门电路5f输出指示退化测试模式、漏泄电流测试模式等内部晶体管特性不变更的动作模式的测试模式指示信号TE1。从门电路5g输出指定VBB施加模式等改变偏置电压的模式的测试模式指示信号TE2。

在该图12所示测试初始化电路的结构的情况下，当电源接通检测信号没有变成激活状态时，在某些情况下第1测试模式激活信号TME1会变成激活状态。而从图11所示结构可以看出，第2测试模式激活信号TME2保持非激活状态。在这种情况下，由正常模式设定周期检测电路4a和正常模式设定控制电路4b在正常模式设定周期中将复位信号RST驱动到激活状态，使复位晶体管5h导通，并将测试模式激活信号TME1驱动到非激活状态。因此，即使组装在系统中实际使用时，在接通电源后，由于执行正常模式设定周期，所以在电源接通检测信号没有被驱动到激活状态的情况下仍能防止该半导体存储装置进入测试模式。

另外，根据该图12所示测试模式控制电路所说明的供给门电路5d和5e的地址信号位只是一例，也可以供给在该位以上的多个位，而供给该门电路5d和5e的地址信号位AD0和AD1，也可以如前面的图2所示，根据来自模式设定信号发生电路5a的模式设定信号MSET和ZMSET取入。

在产品出厂前的测试模式动作中，在电源接通检测信号ZPOR没有被激活的情况下，第2测试模式激活信号TME2始终保持非激活状态。在这种情况下，可将电源重新再次接通，并将电源接通检测信号激活。

按照以上方式，可以将该测试模式激活信号TME2可靠地设定在初始状态，并相应地可以在正常模式设定周期中将测试模式激活信号TME1复位，以便使以下情况、即偏置电压VBB改变而使晶体管特性变化、在正常模式设定周期检测电路4a检测不到正常模式设定周期、而正常模式设定控制电路4b不能进行正常模式设定动作的情况都不会发生。

[其他适用例]

在以上的说明中，示出了同步型半导体存储装置。但是，在标准DRAM中，测试模式由WCBR(WE、CAS在RAS之前)条件和地址键指定，在产生该测试模式激活信号的结构中，即使存在着成为浮置状态的电路结点，本发明也可以同样适用。这里，WCBR条件，表示在行地址选通信号ZRAS下降之前将允许写入信号ZWE及列地址选通信号ZCAS设定在L电平的定时条件，地址键表示将特定地址信号位(1位或多位)设定为预定逻辑状态的状态。

另外，即使在其他半导体存储装置(例如静态随机存取存储器)中，只要是采用当接通电源时随着电源接通检测信号的激活可将其电源接通时的电压电平变为规定状态的结点设定为初始状态的结构，本发明就可以适用。

如上所述，按照本发明，当接通电源时，在电源接通检测信号一次也没有被驱动到激活状态的情况下，由于在结构上可以将测试模式激活信号保持在非激活状态，所以在系统实际使用时，可以防止因电源接通检测信号的不正常而产生的动作故障，并能实现可靠性高的半导体存储装置，因而能够构成可靠性高的存储系统。

如按照第1发明，则由于在结构上能响应电源接通检测信号的0次激活而使测试模式激活信号保持非激活状态，所以，在将半导体存储装置组装在实际系统中使用时，即使电源接通检测信号出现异常，也不会在内部设定测试模式，不会因电源接通检测信号的不正常而发生动作故障，因而能实现可靠性高的半导体存储装置。

如按照第2发明，则根据电源接通检测信号的激活的情况，当测试模式激活信号发生装置启动且电源接通检测信号一次也没有被激活时，由于能将该测试模式激活信号发生装置设定在停止状态，所以，即使电源接通检测信号出现异常，也可以防止将测试模式激活信号驱动到激活状态，并能将内部状态设定在正常动作模式状态，因而能防止由该电源接通检测信号引起的动作故障，可以实现可靠性高的半导体存储装置。

如按照第3发明，则作为初始化装置，在结构上能根据电源接通检测信号的激活将该测试模式激活信号复位为非激活状态，同时能根据电源接通检测信号的0次激活将测试模式激活信号保持在非激活状态，所以不管在接通电源时电源接通检测信号是否是激活状态，都能将测试模式激活信号设定为非激活状态。

如按照第4发明，则可以由根据电源接通检测信号的激活将内部结点复位为规定电压电平的初始状态的复位装置及该电源接通检测信号发生装置有选择地使模式信号输出装置启动或停止，该锁存装置可以根据电源接通检测信号的0次激活将所锁存的信号设定为将该模式信号输出装置设定在停止状态的逻辑电平，所以，在接通电源时，不管电源接通检测信号的状态如何，都能可靠地防止将测试模式激活信号驱动到激活状态，

如按照第5发明，则该锁存装置由逻辑门和反相器构成，因而能以简单的电路结构实现锁存电路。

如按照第6发明，则对构成该锁存电路的逻辑门和反相器进行晶体管尺寸的调整，以便输出使逻辑门的输出结点的信号电平能够将测试模式激活信号输出电路变成停止状态的信号，所以，即使在电源接通检测信号一次也没有被激活的情况下，也能根据该锁存电路的电路特性很容易地使测试模式激活信号输出电路变成停止状态，因而能防止将测试模式激活信号驱动到激活状态。

如按照第7发明，则锁存装置包含一个在输出结点与基准电压源之间的电容元件，通过该电容元件可以在接通电源时将锁存装置的输出结点设定为规定的电压电平，并在电源接通检测信号一次也没有被驱动到激活状态的情况下，能以简单的电路结构很容易地将该测试模式激活信号输出电路设定为停止状态。

如按照第8发明，则在锁存装置的反相器的输出结点与传送规定电压的基准电压源之间连接一个电阻元件，因而在接通电源时可以将该反相器的输出结点驱动到规定的电压电平，并在电源接通检测信号一次也没有被驱动到激活状态的情况下，能以简单的电路结构很容易地将该测试模式激活信号输出电路保持在停止状态。

如按照第9发明，则由于在锁存装置的输出结点与基准电压源之间连接电阻元件，所以，即使在电源接通检测信号一次也没有被驱动到激活状态的情况下，也能以简单的电路结构很容易地将该测试模式激活信号输出装置可靠地保持在停止状态。

如按照第10发明，则由于在锁存装置的反相器的输出结点与基准电压源之间连接电阻元件，所以，在电源接通检测信号一次也没有被驱动到激活状态的情况下，能以简单的电路结构将该测试模式激活信号输出电路可靠地保持在停止状态。

如按照第11发明，则测试模式是使正常动作时的预定电压电平的电压改变电平的测试模式，所以能改变内部电路的晶体管的动作特性，并能防止发生不能执行正确的初始动作等故障。

在第12发明中，该一定电压电平的电压是施加于衬底区的衬底偏置电压，因而可以防止发生不能接受根据来自外部的信号将半导体存储装置设定为初始状态的指示信号的情况，并能防止因施加异常的衬底偏置电压而使存储装置发生误动作。

在第13发明中，设有另外的测试模式激活信号发生电路，可以只将有不能接受外部信号的可能性的测试模式可靠地复位，并能进行初始化动作。

Claims (13)

1.一种半导体存储装置，其特征在于，备有：模式设定信号发生装置，根据外部信号而产生指示测试动作的模式设定信号；测试模式激活信号发生装置，根据来自上述模式设定信号发生装置的模式设定信号，产生指定特定测试动作模式的测试模式激活信号；电源接通检测装置，与电源结点连接，响应电源电压对上述电源结点的接通，输出应变成规定时间激活状态的电源接通检测信号；及初始化装置，与上述测试模式激活信号发生装置和上述电源接通检测装置连接，并响应上述电源接通检测信号的0次激活，将上述测试模式激活信号设定为非激活状态。

2.一种半导体存储装置，其特征在于，备有：模式设定信号发生装置，根据外部信号而产生指示测试动作的模式设定信号；测试模式激活信号发生装置，用于产生可以根据来自上述模式设定信号发生装置的模式设定信号进行预定测试动作的测试模式激活信号；电源接通检测装置，与电源结点连接，响应来自外部的电源电压对上述电源结点的接通，输出应变成规定时间激活状态的电源接通检测信号；及初始化装置，与上述测试模式激活信号发生装置及上述电源接通检测装置连接，响应上述电源接通检测信号的激活，使上述测试模式激活信号发生装置启动，且当上述测试模式指示信号一次也没有被激活时，使上述测试模式激活信号发生装置停止。

3.根据权利要求1或2所述的半导体存储装置，其特征在于，上述测试模式激活信号发生装置装置备有：复位装置，响应上述电源接通检测信号的激活，将上述测试模式激活信号复位为非激活状态；上述初始化装置具有保持装置，响应上述电源接通检测信号的0次激活，输出信号至上述测试模式激活信号发生装置，以将上述测试模式激活信号保持在非激活状态。

4.根据权利要求1或2所述的半导体存储装置，其特征在于：上述测试模式激活信号发生装置包含：测试模式信号传送装置，用于传送根据上述来自模式设定信号的信号特定出对内部结点的上述测试模式的模式特定信号；及模式信号输出装置，根据上述内部结点上的信号产生上述测试模式激活信号；和复位装置，响应上述电源接通检测信号的激活，将上述内部结点复位至规定电压电平的初始状态；上述初始化装置备有：保持装置，含有锁存与上述电源接通检测信号对应的信号的装置，且根据该锁存的信号有选择地使上述模式信号输出装置启动或停止；上述保持装置包含响应上述电源接通检测信号的0次激活，根据上述锁存的信号输出将上述模式信号输出装置设定在停止状态的逻辑电平信号的装置。

5.根据权利要求4所述的半导体存储装置，其特征在于：上述锁存装置包含：逻辑门，在其第1输入端接受上述电源接通检测信号；及反相器，用于使该逻辑门的输出结点信号反相并传送到上述逻辑门的第2输入端；根据上述逻辑门的输出结点的信号使上述模式信号输出装置启动或停止。

6.根据权利要求5所述的半导体存储装置，其特征在于：调整作为其构成要素的晶体管的尺寸，使上述逻辑门及上述反相器在上述电源接通检测信号0次激活时从上述输出结点输出使上述模式信号输出装置变成停止状态的信号。

7.根据权利要求5所述的半导体存储装置，其特征在于：上述锁存装置包含在上述输出结点与规定电压电平的基准结点之间进行耦合的电容元件。

8.根据权利要求5所述的半导体存储装置，其特征在于：上述锁存装置还包含在上述反相器的输出与供给规定电压的基准结点之间进行耦合的电容元件。

9.根据权利要求5所述的半导体存储装置，其特征在于：上述锁存装置还包含连接在上述输出结点与传送规定电压的基准结点之间的电阻元件。

10.根据权利要求5所述的半导体存储装置，其特征在于：上述锁存装置还包含连接在上述反相器的输出与传送规定电压电平的基准电压的基准结点之间的电阻元件。

11.根据权利要求1或2所述的半导体存储装置，其特征在于：上述测试模式是在上述半导体存储装置中使用的使正常动作时的规定电压电平的内部电压改变电平的模式。

12.根据权利要求11所述的半导体存储装置，其特征在于：上述的预定电压电平的电压，是施加于上述半导体存储装置的衬底区的衬底偏置电压。

13.根据权利要求1或2所述的半导体存储装置，其特征在于：还备有输出用于将与上述特定测试模式不同的第2模式激活的信号的装置。

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