CN1265457C

CN1265457C - 具有冗余系统的半导体存储器件

Info

Publication number: CN1265457C
Application number: CNB021018103A
Authority: CN
Inventors: 加藤大辅; 渡边阳二
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-01-12
Filing date: 2002-01-11
Publication date: 2006-07-19
Anticipated expiration: 2022-01-11
Also published as: KR20020061124A; US20020093860A1; US6834016B2; KR100464744B1; TW543181B; CN1365148A; JP2002208294A; US6603689B2; US20030206452A1

Abstract

一种半导体存储器件，它具有存储器系统和包括用来消除存储器系统中的多个缺陷的冗余元件的冗余系统，其中的冗余系统具有多个各包括用来对存储器系统中的有缺陷地址进行编程的地址熔丝以及用来防止冗余元件在不使用时被选择的主熔丝的熔丝组，且至少一个主熔丝被多个熔丝组中的至少二个熔丝组共用。

Description

具有冗余系统的半导体存储器件

技术领域

本发明涉及到半导体存储器件，更确切地说是涉及到具有冗余系统的半导体存储器件。

背景技术

图15是方框图，示意地示出了常规半导体存储器件中的冗余系统安排。在图15中，虚线围绕的熔丝组100由多个冗余元件即地址熔丝FUSE0-FUSEn以及主熔丝FUSEM组成，前者对应于经由地址线馈送的n+1个输入地址信号A0-An而排列，用来对半导体存储器件中的存储器阵列的有缺陷的地址进行编程，后者被用来防止冗余元件在不被使用时被选择。

多个地址熔丝FUSE0-FUSEn的输出以及主熔丝FUSEM的输出，被对应于它们排列的多个熔丝锁存电路FLATCH0-FLATCHn和熔丝锁存电路FLATCHM锁存，然后与输入地址信号A0-An一起被馈送到各由EX-NOR电路组成的相应的地址比较器ACOMP0-ACOMPn。

熔丝锁存电路FLATCH0-FLATCHn的锁存输出FOUT0-FOUTn被设定为“H”还是被设定为“L”，取决于地址熔丝FUSE0-FUSEn的状态，亦即基于熔丝是否被烧毁。

至于各个输入地址信号A0-An，则决定任何一个输入地址信号的H或L电平是否与相应的一个锁存输出FOUT0-FOUTn的H或L电平相符合。随后，当所有的输入地址信号A0-An与被编程的地址相符合，亦即与锁存输出FOUT0-FOUTn相符合时，以及当主熔丝FUSEM被烧毁且锁存输出FOUTM变到“H”时，用作命中探测器的与非电路HD就输出表明冗余模式的L信号bHIT。

顺便说一下，排列在半导体存储器件中的冗余系统具有大量熔丝。这样，为了减小半导体存储器件的尺寸，将包括熔丝本身的整个冗余电路在布局中排列成尽可能紧凑，是非常重要的。

图16A和16B示意地示出了多个熔丝的布局。冗余熔丝通常沿地址总线排列。但不可能在一层熔丝行中亦即在一层熔丝群110中无数量限制地排列大量熔丝，且存在着它们必须容纳在图16A的宽度W之内的情况。熔丝群110的宽度受到冗余系统布局之外的其它布局等的限制。然而，如图16B所示，若仅仅一个必须的熔丝(例如熔丝FUSEk+1)无法容纳在宽度W中，则一层熔丝行110必须增加到二层熔丝群112和113。层数增加到二层，由于冗余布局的高度从H1增大到H2，故增大了布局面积。结果，芯片面积也被增大。亦即，存在着这样的情况，其中熔丝数目的稍许差别却大幅度改变冗余电路的布局面积。

发明内容

根据本发明一种情况的半导体存储器件，它具有存储器系统以及包括用来消除存储器系统中的多个缺陷的冗余元件的冗余系统，其中的冗余系统具有多个熔丝组，各包括用来对存储器系统中的有缺陷的地址进行编程的地址熔丝以及用来防止冗余元件在不使用时被选择的主熔丝，且至少一个主熔丝被多个熔丝组中的至少二个熔丝组共用。

附图说明

图1是平面图，示意地示出了本发明一个实施方案的具有冗余系统的半导体存储器件的安排；

图2示出了一种列冗余系统的安排，此冗余系统被安排成借助于用行地址将备用的CSL分割而将其用作多个冗余元件；

图3是方框图，示出了本发明第一实施方案的电路安排；

图4A是方框图，示出了图3的熔丝和熔丝锁存电路的安排；

图4B是熔丝初始化信号的时间图，用来解释图3的熔丝和熔丝锁存电路的工作；

图5是方框图，示出了本发明另一个实施方案的冗余系统的安排；

图6是方框图，示出了用于本发明实施方案中的熔丝组选择信号发生电路的电路安排；

图7是方框图，示出了用于本发明另一实施方案中的地址熔丝的熔丝组选择电路的电路安排；

图8是方框图，示出了本发明另一实施方案中当主熔丝被共用时的熔丝组选择电路的电路安排；

图9是方框图，示出了本发明另一实施方案中能够消除列缺陷的多个冗余元件的安排；

图10是方框图，示出了一种阵列安排，其中本发明另一实施方案中的备用CSL由多个冗余元件组成，其中的读出放大器被共用；

图11是方框图，示出了一种修正的电路安排，其中的冗余测试功能配备有图2所示的实施方案；

图12是方框图，示出了本发明另一实施方案的冗余系统的安排；

图13是方框图，示出了本发明另一实施方案的冗余系统的电路安排；

图14是方框图，示出了图12所示冗余系统中的熔丝群被排列在二层中的状态；

图15是方框图，示出了常规冗余系统的电路安排的例子；

图16A示出了常规熔丝布局的例子；而

图16B示出了常规熔丝的不同布局的例子。

具体实施方式

下面参照附图来描述本发明的多个实施方案。

本发明人设想由多个熔丝组共用一个有缺陷元件的标识熔丝，例如地址熔丝，来标识待要替换的有缺陷的元件，作为用来避免上述熔丝数目稍许增加而引起的布局面积大幅度增大的对抗措施。

亦即，借助于由多个熔丝组共用有缺陷元件的标识熔丝，能够减少整个熔丝的数目。

图1是平面图，示出了本发明的具有冗余系统的半导体存储器件的安排。此半导体存储器件被排列成例如使8个存储器块MB1-MB8分别沿通过读出放大器SA1-SA8的行方向排列。多个列选择线(csl，未示出)和多个字线(未示出)被集成制作在各个存储器块MB1-MB8中。而且，备用的列选择线(备用的CSL)10C被制作成由各个存储器块MB1-MB8共用，并对各个存储器块MB1-MB8制作备用的字线(备用的WL)10W1-10W8。

例如假设存储器块MB2中的存储器单元d1以及存储器块MB4中的存储器单元d2是有缺陷的。为了消除存储器块MB2中的有缺陷的存储器单元d1，可以使用备用的字线10W2或备用的列选择线10C。

同样，为了消除存储器块MB4中的有缺陷的单元d2，可以使用备用的字线10W4或备用的列选择线10C。

而且，为了提高列冗余元件的消除效率，可以利用配备有被行地址分割成多个冗余元件的备用CSL的列冗余系统。

下面参照例如图2来描述这一点。图2示出了从多个存储器块组成的存储器阵列取出的二个相邻的存储器块MB1和MB2。在图2中，读出放大器SA2被二个相邻的存储器块MB1和MB2中的位线对共用，且整个存储器阵列被分割成4个取决于例如二位行地址AR0和AR1的区域A、B、C和D。

图2示出了一种列冗余系统，其中一个备用CSL被行地址分割，并被用作多个冗余元件。然而，在图2中，为了避免使图复杂化，略去了沿行方向的备用字线。

下面参照如下所述安排的系统，作为一个例子来描述冗余元件与待要消除的区域之间的关系。此系统被安排成使备用CSL被输入行地址分割并被用作列冗余系统中的列冗余元件，其中有缺陷的CSL不被激活，而备用的CSL被激活并替换有缺陷的CSL。

列冗余系统被排列成使当对应于存储器阵列中的有缺陷单元的列地址，在对应于存储器阵列中的输入地址的行被存取的状态下(在某些字线被激活的状态下)被输入时，行上的冗余备用单元被存取(备用的CSL被激活且数据从备用单元被读出并被写入到备用单元)，代替对应于此列地址的相同行上的单元被存取(正常的CSL被激活，且数据从列地址与有缺陷的单元相同的单元被读出并被写入到此单元)。

通常，在列冗余系统中，不是一个备用单元替换各个单元，而是备用列中的多个单元替换包括同一个列中的有缺陷单元的多个单元。作为替换单位的一组备用单元，被称为冗余元件。列冗余元件则包括对应于多个行的各个单元。

当字线被激活，因而CSL被激活时，由被激活的字线和被激活的CSL标识的单元被访问，而不管CSL是正常CSL还是备用CSL。此处将研究这样一种情况，其中多个字线被同时激活，一个字线包括缺陷，且此缺陷被列冗余消除。当对应于此缺陷的列地址被输入时，备用的CSL被激活，代替对应于此列地址的正常CSL，备用的单元于是被存取，对应于没有缺陷的其它字线中的输入列地址的单元，也不被存取，而对应于备用CSL的备用单元被存取。

如上所述，当同时被激活的字线上的各个单元替换列冗余时，这些单元不可避免地被一起替换。因此，对应于(属于)同时被激活和同时被存取的行(字线)的各个备用单元，属于同一个列冗余元件。相反，对应于(属于)不同时被激活的行(字线)的各个备用单元，不必属于同一个列冗余元件。

当在图2中假设行地址被输入且整个存储器阵列中仅仅一个字线被激活时，被激活的字线位于区域A、B、C和D中的任何一个中。

由于如上所述对应于(属于)不同时被激活的行(字线)的各个备用单元不必属于同一个列冗余元件，故可以用二位行地址AR0和AR1将备用CSL(列选择线)10上的备用单元分类成4个区域A、B、C和D，并可以将各组备用单元安排成列冗余元件。

以这种安排，备用的CSL由取决于行地址AR0和AR1的4个冗余元件RELEMENT<0>-RELEMENT<3>组成。因此，由于可以在列冗余中增加冗余元件的数目而不会增加备用单元的数目(不会增加备用CSL的数目)，故能够安排面积效率提高了或良好的冗余系统。

当熔丝组对应于各个冗余元件RELEMENT<0>-RELEMENT<3>时，可以对各个冗余元件RELEMENT<0>-RELEMENT<3>进行编程，以便替换不同的列地址。当可以将存储器阵列的所有CSL的地址编程到各个熔丝组编程时，冗余元件RELEMENT<0>-RELEMENT<3>就能够分别替换区域A、B、C和D中的所有有缺陷的单元。

能够被熔丝组编程的冗余元件能够替换其中任何元件的区域，被称为熔丝组的消除区域。特定的熔丝组不必总是固定对应于特定的冗余元件。亦即，对应于各个冗余元件RELEMENT<0>-RELEMENT<3>的熔丝组的消除区域，是区域A、B、C和D。

而且，如上所述，由于对应于数据被同时读出和写入的行(字线)的的备用单元属于同一个冗余元件，故被同时激活以及被同时读出和写入数据的行(字线)必须位于同一个消除区域中。

在图2中，各个消除区域A-D被进一步分割成上部区域和下部区域，且各个熔丝组具有用来标识消除区域A-D中上侧元件要被替换还是下侧元件要被替换的熔丝。

所作的假设是，用来标识上下侧元件的熔丝，被对应于冗余元件RELEMENT<0>的熔丝组和对应于冗余元件RELEMENT<2>的熔丝组共用。

于是，如图2所示，当冗余元件RELEMENT<0>被编程，以便替换上侧有缺陷的元件时，冗余元件RELEMENT<2>就自动替换了上侧有缺陷的元件(若被用于替换的话)。

亦即，在共用诸如要被替换的地址熔丝之类的用来标识有缺陷元件的熔丝的方法中，对应于能够被编程以便若标识熔丝不被共用则替换上下部区域中的任何有缺陷元件的冗余元件RELEMENT<2>的熔丝组，由于标识熔丝被共用而根据冗余元件RELEMENT<0>的编程状态仅仅替换上部和下部区域之一中的有缺陷元件。

从不同的观点看，冗余元件RELEMENT<2>的熔丝组的消除区域的面积被减小了一半。亦即，在共用用来标识诸如要被替换的地址熔丝之类的有缺陷元件的熔丝的方法中，仍然有冗余效率被降低的问题。

为了克服上述问题，本发明人进一步发明了一种半导体存储器件，它具有能够解决这一问题而不增大冗余布局的面积并具有高的冗余效率的冗余系统。

下面参照附图来依次详细描述本发明的各个实施方案。

(1)第一实施方案

本发明的第一实施方案被安排成使主熔丝FUSEM被多个熔丝组共用，此主熔丝防止冗余元件在不使用时被选择。

图3是方框图，示出了第一实施方案的冗余系统的电路安排，其中二个熔丝组11和12共用一个主熔丝FUSEM。

熔丝组11和12之一，亦即熔丝组11，由多个地址熔丝FUSE01-FUSEn1以及主熔丝FUSEM组成。多个地址熔丝FUSE01-FUSEn1被排列成对应于n+1个输入地址信号段A0-An，用来对半导体存储器件中的存储器阵列中的有缺陷的地址进行编程。主熔丝FUSEM防止冗余元件在不使用时被选择。

多个地址熔丝FUSE01-FUSEn1的输出，被多个相应的熔丝锁存电路FLATCH01-FLATCHn1锁存，然后与输入地址信号A0-An一起被馈送到各由EX-NOR电路组成的相应的地址比较器ACOMP01-ACOMPn1。

熔丝锁存电路FLATCH01-FLATCHn1的锁存输出FOUT01-FOUTn1被设定为“H”还是“L”，取决于地址熔丝FUSE01-FUSEn1的状态，亦即取决于熔丝是否被烧毁。

至于各个输入地址信号A0-An，则确定任何一个输入地址信号的H电平或L电平是否与对应的一个锁存输出FOUT01-FOUTn1的H电平或L电平相符合。随后，当所有的输入地址信号A0-An与编程地址相符合，亦即与锁存输出FOUT01-FOUTn1相符合时，以及当主熔丝FUSEM被烧毁且锁存输出FOUTM变成“H”时，用作命中探测器HD1的与非电路就输出表明冗余模式的L信号bHIT1。

另一熔丝组12由多个地址熔丝FUSE02-FUSEn2以及主熔丝FUSEM组成。多个地址熔丝FUSE02-FUSEn2被排列成对应于n+1个输入地址信号段A0-An，用来以同样的方法对半导体存储器件中的存储器阵列的有缺陷的地址进行编程。主熔丝FUSEM防止冗余元件在不使用时被选择。主熔丝FUSEM被另一熔丝组11共用。

多个地址熔丝FUSE02-FUSEn2的输出，被多个对应的熔丝锁存电路FLATCH02-FLATCHn2锁存，然后与输入地址信号A0-An一起被馈送到各由EX-NOR电路组成的相应的地址比较器ACOMP02-ACOMPn2。

熔丝锁存电路FLATCH02-FLATCHn2的锁存输出FOUT02-FOUTn2被设定为“H”还是被设定为“L”，取决于地址熔丝FUSE02-FUSEn2的状态，亦即根据熔丝是否被烧毁。

至于各个输入地址信号A0-An，则决定任何一个输入地址信号的H或L电平是否与相应的一个锁存输出FOUT02-FOUTn2的H或L电平相符合。随后，当所有的输入地址信号A0-An与被编程的地址相符合，亦即与锁存输出FOUT02-FOUTn2相符合时，以及当主熔丝FUSEM被烧毁且锁存输出FOUTM变“H”时，用作命中探测器HD2的与非电路就输出表明冗余模式的L信号bHIT2。

例如，具有图3所示实施方案的安排的冗余系统电路，能够被应用于图2的列冗余系统。在图2的安排中，一个熔丝组11被用来对应于冗余元件RELEMENT<0>，另一个熔丝组12被用来对应于冗余元件RELEMENT<2>，而主熔丝FUSEM被熔丝组11和12二者共用。

以这一安排，即使冗余元件RELEMENT<0>被用来替换有缺陷的存储器单元，冗余元件RELEMENT<2>仍然保留，以便替换上部和下部区域中的任何有缺陷的元件，熔丝组的消除区域从而不被改变，且冗余效率不降低。

在此方法中，当一个冗余元件RELEMENT<0>被用来替换时，另一个冗余元件RELEMENT<2>也被自动地用来替换。于是，若冗余元件RELEMENT<2>是有缺陷的，就出现了问题。亦即，当某些冗余元件被用来消除时，要求不仅冗余元件而且共用主熔丝FUSEM的其它冗余元件也是无缺陷的。

实际上，即使列冗余元件是有缺陷的，也能够被行冗余元件消除。然而，从一开始考虑到这一点就不应该设计。这也被同样地应用于下列各个实施方案。

虽然假设对冗余元件的限制和要求降低了冗余效率。但由于下述原因而设想共用主熔丝引起的冗余效率降低不大：

1.由于冗余元件对总存储器元件的比率小，故仅仅使冗余元件明显有缺陷的几率低；以及

2.由于某些消除区域通常包括多个冗余元件，故所有的冗余元件不总是被使用完。

实际上，借助于在冗余元件被替换之前对冗余元件进行测试以及尽可能不使用有缺陷的冗余元件，能够抑制冗余效率的降低。

下面参照图4A和4B来描述图3所示实施方案的冗余系统中所用的熔丝锁存电路的安排和工作。虽然图4A和4B描述的是作为例子的图3的熔丝锁存电路FLATCH01，但其它的电路也可以同样地安排。

在图4A的熔丝锁存电路FLATCH01中，P沟道晶体管TP和N沟道晶体管TN与熔丝FUSE01一起被串联连接在电源端子+V与地V0之间。二种类型的熔丝初始化信号FINITP和FINITN在图4B所示的时刻分别被馈送到晶体管TP和TN的栅。

晶体管TP和TN的连接节点被连接到由二个彼此反平行连接的倒相器I1和I2组成的锁存电路La的输入侧，而锁存电路La的输出侧被连接到用来经由倒相器13输出输出信号FOUT01的输出端子。

在图4A的电路中，当图4B的初始化信号FINITP从“L”变为“H”时，晶体管TP被关闭，且锁存电路La的输入变为“H”。因此，当熔丝初始化信号FINITN随后变为“H”时，对应于存在或不存在熔丝FUSE01烧毁的信号出现在锁存电路La的输入侧。

亦即，当熔丝FUSE01未被烧毁时，由于地V0的L信号出现在锁存电路La的输入侧，故输出信号FOUT01变为“L”。然而，当熔丝FUSE01被烧毁时，“H”信号保留在锁存电路La的输入侧，从而输出信号FOUT01变为“H”。

(2)第二实施方案

本发明的第二实施方案被安排成使之对付一种缺陷模式，其中存储器系统中的多个元件由于同一个原因而有缺陷。亦即，在第二实施方案中，以缺陷模式确定能够消除多个有缺陷元件的多个冗余元件，并从对应于冗余元件的多个熔丝组中确定至少二个共用一个主熔丝的熔丝组。

如已经描述的那样，当主熔丝被多个熔丝组共用时，一个熔丝组的使用导致共用主熔丝的另一个熔丝组的自动使用。因此，为了使用某个熔丝组，要求对应于共用主熔丝的多个熔丝组的多个冗余元件无缺陷。

现假设n个熔丝组共用一个主熔丝。当对应于m个用来消除同时有缺陷的m个元件的冗余元件的各个熔丝组彼此不共用主熔丝时，为了消除m个有缺陷的元件，要求m×n个冗余元件无缺陷。

相反，当m＜n个以及所有对应于m个用来消除同时有缺陷的m个元件的冗余元件的熔丝组共用主熔丝时，为了消除m个有缺陷的元件，要求n个冗余元件无缺陷。

而且，当m＞n个以及所有对应于m个用来消除同时有缺陷的m个元件的冗余元件的熔丝组被安排成彼此尽可能共用主熔丝时，为了消除m个有缺陷的元件，要求m个冗余元件(准确地说，冗余元件的数目是由m除以n并四舍五入到小数点，再用n乘以得到的商而确定的)无缺陷。

如上所述，在第二实施方案中，能够减少被要求无缺陷的冗余元件的数目。于是，有可能进一步抑制由于共用主熔丝而引起的消除效率的降低。

(3)第三实施方案

本发明的第三实施方案被安排成使共用主熔丝的多个熔丝组选自对应于能够消除多个物理上连续且成团的有缺陷元件的多个冗余元件的多个熔丝组，且共用主熔丝的多个被选择的熔丝组被使用。

存在着一种模式，其中物理上连续且成团的多个元件被作成有缺陷，如一种缺陷模式那样，其中多个元件被同一个原因同时作成有缺陷。当在芯片制造工艺中，落在芯片上的灰尘使缺陷集中在存储器阵列上的特定区域中时，就出现这一缺陷模式。

例如，当如图5所示，缺陷Dc成团存在于存储器区域A中时，能够消除二个有缺陷的Ed和Dc的冗余元件，是位于同一个存储器区域A中的冗余元件RELEMENTA<0>和RELEMENTB<0>。图中的参考号<0>-<3>分别意味着对应于N0.0熔丝组-No.3熔丝组的冗余元件。

若冗余元件RELEMENTA<0>和冗余元件RELEMENTB<2>组成的熔丝组相似于图3所示的情况共用一个主熔丝，且冗余元件RELEMENTA<0>和冗余元件RELEMENTB<2>共用一个主熔丝，则为了消除缺陷Dc，要求总共4个冗余元件RELEMENTA<0>、RELEMENTA<2>、RELEMENTB<0>和RELEMENTB<2>无缺陷。然而，当冗余元件RELEMENTA<0>和冗余元件RELEMENTB<0>组成的熔丝组共用一个主熔丝时，仅仅要求二个冗余元件RELEMENTA<0>和RELEMENTB<0>无缺陷。

因此，相似于第二实施方案，第三实施方案能够抑制由于共用主熔丝而引起的消除效率的降低。

注意，虽然本发明的实施方案已经描述了列冗余系统的效果，其中的列冗余消除区域被行地址设定，但不言自明，利用其它的冗余系统也能够得到相同的效果。亦即，此系统也能够应用于一般的列冗余系统，其中的消除区域不由行地址设定，以及能够应用于行冗余系统。同样还可以应用于下列各个实施方案。

(4)第四实施方案

本发明的第四实施方案是第三实施方案的一种修正。第四实施方案被安排成使当有缺陷的区域即待要被冗余元件消除的区域是物理上连续的区域时，共用主熔丝的多个熔丝组被排列在对应于同一个消除区域的多个冗余元件的多个熔丝组中。

如例如在图5的各个区域A、B、C和D中也可看到的那样，对应于熔丝组的消除区域在许多情况下是物理上连续的区域。于是有可能利用同一个消除区域中的多个冗余元件来消除物理上连续且成群的多个有缺陷的元件(团状的缺陷等)。以这种安排，能够获得相同于

第三实施方案的效果。

(5)第五实施方案

本发明的第五实施方案被安排成使共用主熔丝的多个熔丝组被包括在对应于多个属于列冗余系统中同一个备用列选择线(SCSL)的冗余元件的多个熔丝组中，其中的列冗余消除区域由行地址设定。

诸如DRAM器件之类的半导体存储器件，包括多个这种熔丝组。在存储器件中，能够考虑这样一种系统，其中借助于例如由多个熔丝组共用图3中的地址比较电路ACOMP01-ACOMPn1以及后续电路，减小了冗余电路的面积。

此系统能够在这样一种冗余系统中得以实现，其中在共用地址比较电路的多个熔丝组中仅仅一个熔丝组被命中，且其中可以被命中的熔丝组能够被预先确定而无需对地址进行比较。

这是例如这样一种情况，即共用地址比较电路的多个熔丝组中的二个或更多个熔丝组不对应于同一个消除区域，且在对应于共用地址比较电路的多个熔丝组的多个消除区域(被设定为能够替换这些区域中的任何有缺陷元件的各个冗余元件)中，仅仅有一个被激活的消除区域(其中一个元件被激活)。

更具体地说，如例如图5所示，这是这样一种系统，其中列冗余消除区域被列冗余系统中的输入行地址信号设定，其中有缺陷的CSL被设定为不激活状态，而代之以激活备用的CSL，并替换它。整个存储器阵列被分割成由例如行地址AR0和AR1确定的4个列消除区域A、B、C和D。列冗余元件RELEMENTA、B<0>-RELEMENTA，B<1>则配备有各自的列消除区域。

例如，当备用CSL<A>由确定于输入行地址信号AR0和AR1的4个冗余元件RELEMENTA<0>-RELEMENTA<3>组成，且各对应于一个熔丝组，亦即对应于总共4个熔丝组时，不同的有缺陷的地址能够被编程到各个冗余元件。

此处，特定的熔丝组不总是必须固定地对应于特定的冗余元件，且重要的是4个熔丝组中的任何二个熔丝组不对应于同一个消除区域。

在这种情况下，当行地址信号被输入，且总共二个存储器块中的单个字线被激活时，字线位于待要消除的区域A、B、C和D中的任何一个中。当图5中的备用CSL(A)要替换被激活字线中的缺陷时，冗余元件RELEMENTA<0>-RELEMENTA<3>被用来消除缺陷。这意味着冗余元件RELEMENTA<0>-RELEMENTA<3>中的任何二个冗余元件不被同时使用，有可能对应于冗余元件RELEMENTA<0>-RELEMENTA<3>的4个熔丝组中，仅仅一个被命中，且一个熔丝组被输入行地址信号AR0和AR1确定，而无需借助于比较冗余地址来确定。在此情况下，可以例如由4个熔丝组共用地址比较电路ACOMP01和后续电路。

实际上，如图6所示，利用用来产生根据行地址位信号AR0和AR1形成的熔丝组选择信号(FSEL)的电路的输出FSEL<0>-FSEL<3>，预先(在列地址信号被输入之前)选择可能被命中的熔丝组。如图7所示，多个熔丝组则共用熔丝组选择电路21中的地址比较电路ACOMP和后续电路。

在图6中，图2或图5所示的行地址位信号AR0被输入到倒相器I11和与电路N2和N4的输入端子。另一个行地址位信号AR1被馈送到倒相器I12以及与电路N3的一个输入端子和与电路N4的其它输入端子。

倒相器I11的输出被馈送到与电路N1的一个输入端子以及与电路N3的其它输入端子。倒相器I12的输出被馈送到与电路N1和N2的其它输入端子。倒相器I12的输出被馈送到各个与电路N1和N2的其它输入端子。

结果，熔丝组No.0-3的熔丝组选择信号FSEL<0>-FSEL<3>分别从与电路N1-N4被输出。

选择信号FSEL<0>-FSEL<3>被分别馈送到熔丝组选择电路21的相应倒相器I20-I23的输入侧以及N沟道晶体管TN01、TN11、TN21和TN31的栅。倒相器I20-I23的输出端子分别被连接到P沟道晶体管TP02、TP12、TP22和TP32的栅。

这些晶体管与其它的P沟道晶体管TP01、TP11、TP21和TP31以及其它的N沟道晶体管TN02、TN12、TN22和TN32一起，被串联连接在电源+V与地V0之间。这些晶体管的栅被分别连接到熔丝锁存电路FLATCHn<0>-FLATCHn<3>的输出端子，并被馈以熔丝输出FOUTn<0>-FOUTn<3>。

当在图7的熔丝组选择电路21中，被任何一个熔丝组选择信号FSEL<0-3>选择的熔丝被烧毁时，二个N沟道晶体管一起被开通，倒相器I24的输出变成“H”。当相应的地址信号此时被设定为“H”时，命中信号FHITn从公共提供的地址比较电路ACOMP被输出。

在列冗余消除区域由行地址信号设定的列冗余系统中，当输入地址与编程地址相符合时，对于对应多个属于同一个备用列选择线(备用CSL)的冗余元件的多个熔丝组，相同的备用CSL被自然激活。因此，考虑到其间信号线的连接，多个熔丝组以及用来控制同一个备用CSL的控制电路，应该一起被排列在布局中的同一个备用CSL附近。

相反，对应于属于不同备用CSL的多个冗余元件的多个熔丝组，由于独立地位于电路中且在许多情况下彼此物理上分隔开，故不必一起排列在布局中。

因此，在列冗余消除区域由行地址信号设定的列冗余系统中，当多个熔丝组共用主熔丝时，若共用主熔丝的多个熔丝组被包括在对应于多个属于同一个备用列选择线(备用CSL)的熔丝组的多个熔丝组中，则能够容易地进行冗余电路布局。结果，能够减小冗余电路的布局面积，有助于减小芯片尺寸。

为了参照图5来描述例子，主熔丝不被属于不同备用CSL(CSL(A)和CSL(B))的冗余元件RELEMENTA<0>和RELEMENTB<0>组成的熔丝组共用，但共用主熔丝的多个熔丝组被包括在对应于多个属于例如同一个备用列选择线SCSL(A)的冗余元件RELEMENTA<0>-RELEMENTA<3>的多个熔丝组中。

图8示出了当主熔丝被图5所示的系统共用时的熔丝组选择电路的一个例子。在图8的电路中，行地址位AR1被馈送到熔丝组选择电路31作为熔丝组选择信号FSEL<23>。亦即，存在着这样一种情况，其中行地址位AR1被倒相器I31倒相，然后被馈送到熔丝组选择电路31，以及存在着这样一种情况，其中行地址位AR1被直接馈送到熔丝组选择电路31。

被倒相了的行地址位AR1，被进一步从倒相器I31的输出端子通过倒相器I32馈送到晶体管TP<01>2的栅以及到晶体管TN<01>1的栅。相反，行地址位AR1被馈送到倒相器I33而无需由倒相器I31倒相，被倒相器I33倒相，并被馈送到晶体管TP<23>2的栅。而且，行地址位AR1被直接馈送到晶体管TN<23>1的栅。

晶体管TP<01>2和晶体管TN<01>1与晶体管TP<01>1和晶体管TN<01>2一起，被串联连接在电源端子+V与地V0之间，而晶体管TP<23>2和晶体管TN<23>1与晶体管TP<23>1和晶体管TN<23>2一起，被串联连接在电源端子+V与地V0之间。

一个主熔丝锁存电路FLATCHM<01>的输出FOUTM<0>，被共同馈送到晶体管TP<01>1和晶体管TN<01>2的栅，而其它主熔丝锁存电路FLATCHM<23>的输出FOUTM<23>，被共同馈送到晶体管TP<23>1和TN<23>2的栅。

在图8的熔丝组选择电路31中，当行地址位AR1被设定为例如“L”时，晶体管TP<01>2和晶体管TN<01>1被开通。此时，当主熔丝FUSEM<01>被烧毁时，主熔丝锁存电路FLATCHM<01>的输出FOUTM<01>变为“H”。此时，从倒相器I33所连接的选择电路得不到输出。相反，当行地址位AR1被设定为“H”时，从倒相器I33所连接的选择电路得到输出。

上面已经对列冗余系统进行了描述，其中的列冗余消除区域由行地址信号设定，且作为例子，地址比较电路ACOMPn以及后续电路被多个熔丝组共用。然而，即使地址比较电路ACOMPn以及后续电路不被共用，也能够得到相同的情况，其中对应于多个属于同一个备用列选择线(备用CSL)的多个熔丝组具有输入地址与编程地址相符合时被激活的同一个备用CSL。因此，在这种情况下也同样能够得到

实施方案的效果。

第六实施方案

本发明的第六实施方案被安排成使当列冗余消除区域被设定以分割列冗余消除区域由行地址信号设定的列冗余系统中的位线时，共用主熔丝的多个熔丝组被包括在对应于分割同一个位线的多个消除区域中的多个彼此不同的消除区域的冗余元件的多个熔丝组中。第六实施方案是第二实施方案的一个特例。

在诸如DRAM之类的半导体存储器件中，存在着沿相同于位线对延伸方向延伸的称为列缺陷的缺陷。当相邻的位线被短路时，或当所谓的十字形缺陷由于字线与位线之间的短路而产生时，就发现这种缺陷。列缺陷不仅仅使整个位线对有缺陷，而且使属于一侧上的位线的单元有缺陷，并仅仅使部分位线对有缺陷。总之，列缺陷的特点是属于同一个位线对的多个单元由于相同的原因而有缺陷。

在例如图9所示的存储器阵列中，沿相同于被二个读出放大器区域围绕的存储器块中的CSL的方向延伸的位线对，也可以被连接到右边和左边的读出放大器(未示出)。当利用行地址信号AR0和AR1，在存储器阵列中设定4个列消除区域时，构成位线对的多个存储器单元，被分割成二个消除区域。亦即，消除区域被设定，以便分割位线。

当包括列缺陷的二个有缺陷的元件D1和D2位于图9所示的消除区域A和B上时，能够消除二个有缺陷的元件D1和D2的二个冗余元件，是消除区域A的冗余元件RELEMENTA<0>和RELEMENTB<0>中的任何一个与消除区域B的冗余元件RELEMENTA<1>和RELEMENTB<1>中的任何一个的组合。

当主熔丝被对应于二个冗余元件的组合的二个熔丝组共用时，当包括列缺陷的二个有缺陷的元件被消除时，仅仅二个冗余元件被要求无缺陷。

相反，当主熔丝被冗余元件RELEMENTA<0>和RELEMENTB<0>组成的熔丝组共用，而主熔丝被冗余元件RELEMENTA<1>和RELEMENTB<1>组成的熔丝组共用时，要求4个冗余元件RELEMENTA，B<0>和RELEMENTA，B<1>无缺陷。

因此，利用第六实施方案，能够减少被要求无缺陷的冗余元件的数目。于是，有可能抑制由于共用主熔丝而引起的消除效率的降低。

(7)第七实施方案

本发明的第七实施方案被安排成使当列冗余消除区域被设定以分割列冗余消除区域由行地址信号设定的列冗余系统中的位线时，共用主熔丝的多个熔丝组被包括在对应于分割同一个位线的多个消除区域中的多个彼此不同的消除区域的多个冗余元件中的属于同一个备用列选择线的多个冗余元件的多个熔丝组中。

第七实施方案被安排成第五实施方案与第六实施方案的组合。例如，如第六实施方案所述，当二个熔丝组对应于冗余元件RELEMENTA<0，1>的组合或冗余元件RELEMENTB<0，1>的组合时，主熔丝被二个熔丝组共用，其中每个属于同一个列选择线，在二个组合中的一个中，消除区域A的任何一个冗余元件RELEMENTA<0>和RELEMENTB<0>与消除区域B的任何一个冗余元件RELEMENTA<1>和RELEMENTB<1>形成组合，而在另一个中，其它的前述冗余元件与其它的后述冗余元件形成组合。

以这种安排，能够获得具有第六实施方案效果的冗余系统，即能够减少被要求无缺陷的冗余元件的数目，并能够抑制由于共用主熔丝而引起的消除效率的降低，以及具有第五实施方案的效果，即能够减小冗余电路的布局面积并能够减小芯片尺寸。

(8)第八实施方案

本发明的第八实施方案被安排成，在列冗余消除区域由行地址信号设定的列冗余系统中，共用主熔丝的多个熔丝组从对应于共用属于同一个备用列选择线(备用CSL)的多个冗余元件中的同一个读出放大器的多个冗余元件的多个熔丝组中确定。

第八实施方案被安排成本发明第二实施方案与第五实施方案的组合。在读出放大器被相邻存储器块中的位线对共用的阵列安排中，由于读出放大器本身的缺陷，列缺陷可能同时出现在共用此读出放大器的二侧上的位线对上。而且，由一侧上的存储器块中的十字形缺陷造成的列缺陷，可能通过读出放大器延伸到反侧。

利用如例如图10所示的行地址信号，此实施方案被安排成整个存储器阵列由8个列消除区域A-H组成。在这种安排中，当共用主熔丝的二个熔丝组从对应于属于同一个备用列选择线的冗余元件“a”-“h”的熔丝组中被选择时，对应于例如冗余元件(a，b)、(c，d)、(e，f)和(g，h)的组合的共用读出放大器的冗余元件组合的熔丝组，共用一个主熔丝，而不是对应于冗余元件(a，e)、(b，f)、(c，g)和(d，h)的组合的熔丝组共用此主熔丝。

以这种安排，能够实现具有第二实施方案效果的冗余系统，即当由于读出放大器本身的缺陷而出现在共用读出放大器的二侧上的位线上的列缺陷被消除时，能够减少被要求无缺陷的冗余元件的数目，并能够抑制由于共用主熔丝而引起的消除效率的降低，以及具有第五实施方案的效果，即能够减小冗余电路的布局面积，还能够减小芯片尺寸。

虽然图10示出了各个消除区域中仅仅排列一个冗余元件，但在各个消除区域中当然可以排列多个冗余元件。在这种情况下，也可以从位于彼此附近跨越共用读出放大器的各个消除区域选择冗余元件，并从对应于冗余元件的组合的多个熔丝组中选择至少二个共用主熔丝的熔丝组。

(9)第九实施方案

本发明的第九实施方案被安排成使当主熔丝和一个地址熔丝被烧毁且有缺陷的地址被编程到某个熔丝组时，物理上邻近被编程到用来替换缺陷的地址的一个地址，被编程到共用主熔丝的其它熔丝组中的不用来替换缺陷的熔丝组。

当主熔丝被烧毁以使用某个熔丝组时，使共用主熔丝的其它熔丝组也工作。于是，对应于其它熔丝组的冗余元件根据输入地址信号而替换正常的元件。亦即，即使这些元件不是有缺陷的元件，也被替换。

于是，在熔丝被烧毁之前，必须测试冗余元件是否有缺陷。将预定的测试电路加入到例如图2的实施方案中，能够构成具有用来在熔丝烧毁之前测试冗余元件是否有缺陷的冗余测试功能的冗余系统。

图11示出了修正的冗余系统的电路安排，其中冗余测试功能被安装到图3所示的实施方案中。图11所示的电路除去测试电路部分之后，相同于图3实施方案的电路。这样，图11仅仅示出了图3上半部分中的一个熔丝组11，与图3所用相同的参考号被用于图11来表示相同的部分，其描述从略。

在图11中，熔丝锁存电路FLATCH01-FLATCHn1的输出FOUT01-FOUTn1，通过对应于熔丝组11的开关SW0-SWn，被连接到比较电路ACOMP01-ACOMPn1的输入端子“a”或“b”。输入端子“a”被直接连接到地址比较电路ACOMP01-ACOMPn1，而输入端子“b”分别通过倒相器I350-I35n连接于其上。

关于熔丝被烧毁之前依赖于输入地址信号A0-An是设定为“H”还是“L”的各个地址，FOUT01-FOUTn1到输入端子“a”或“b”的不同的连接，能够改变输出FHIT01-FHITn1是否被激活。

亦即，当各个熔丝锁存电路FLATCH01-FLATCHn1被安排成图4A所示时，在熔丝初始化之后，输出FOUT01-FOUTn1中的任何一个变为“L”。于是，当输出FOUT01-FOUTn1被连接到端子“a”且输入地址信号被设定为“L”时，输出FHIT01-FHITn1变为“H”，而输出FOUT01-FOUTn1被连接到端子“b”且输入地址信号被设定为“H”时，输出FHIT01-FHITn1变为“H”。

冗余测试信号TEST与主熔丝FUSEM的熔丝锁存输出FOUTM一起被馈送到或非电路41，且或非电路41的输出通过倒相器42被馈送到命中探测器HD1。以同样的方法进行图3所示的另一个熔丝组12的连接。

然后，用熔丝组11特有的方法，连接此地址比较电路相对于熔丝组11中所有地址熔丝的输入，且熔丝组12也同样具有特有的地址熔丝输入连接。同样，当主熔丝共同配备有3个或更多个熔丝组时，各个熔丝组具有特有的地址熔丝连接。

在冗余测试中，借助于将测试信号TEST设定为“H”而产生虚拟态，其中主熔丝FUSEM被烧毁且输出FOUTM变为“H”。然后，借助于输入某个根据共用主熔丝FUSEM的各个熔丝组11和12的输入到地址比较电路的连接而确定的地址，选择性地仅仅命中一个特定的熔丝组，例如仅仅熔丝组11，就能够测试各个冗余元件。

亦即，当冗余系统具有冗余测试功能时，主熔丝被烧毁且尚未被使用的冗余元件，替换对应于预先编程到熔丝组(到测试冗余)的地址的正常元件。但在本发明的实施方案中，当共用主熔丝的部分多个熔丝组被用来替换有缺陷的元件时，物理上邻近有缺陷元件的地址被强制编程到不被用来替换有缺陷元件的其它的熔丝组。

这种安排克服了如上所述芯片制造过程中落在芯片上的灰尘引起的成团缺陷在熔丝烧毁之后进一步生长的可能性。以这种安排，能够降低熔丝烧毁之后芯片变成有缺陷的可能性，而不管冗余元件执行的替换。

(10)第十实施方案

本发明的第十实施方案被安排成使当主熔丝和一个或更多个地址熔丝被烧毁且有缺陷的列地址被编程到第五到第八实施方案中的某个熔丝组时，与编程到用来替换缺陷的熔丝组的列地址相同的地址，被编程到共用主熔丝的其它熔丝组中不被用来替换缺陷的熔丝组。

图12示意地示出了第十实施方案。由于消除区域A包括有缺陷的元件D，故有缺陷的地址被编程到冗余元件RELEMENT<0>的熔丝组。

相反，无缺陷的元件被包括在对应于与上述熔丝组一起共用主熔丝的熔丝组的冗余元件RELEMENT<1>的消除区域B中。于是，当对熔丝组不编程时，对应于上述编程地址的无缺陷的正常元件被替换。

在第十实施方案中，编程到共用主熔丝的熔丝组的有缺陷的元件D的地址，也被强制编程到上述不被用来消除缺陷的熔丝组。

这一安排克服了缺陷在熔丝烧毁之后沿CSL方向或BL延伸的方向生长的可能性。从而能够降低熔丝烧毁之后芯片变成有缺陷的可能性，而不管冗余元件执行的替换。

(11)第十一实施方案

顺便说一下，如上面参照图16B所述，当存在着存储器阵列必须的多个冗余元件时，各个熔丝因为不能排列在一层熔丝群中，故可以被排列在二层熔丝群中。在这种情况下，通常用来输入地址信号的地址信号线，被排列在二层熔丝群之间。此外，用来锁存熔丝输出的熔丝锁存电路、用来对熔丝锁存电路的输出和输入地址信号进行比较的地址比较电路、用来根据地址比较电路的输出而确定是否要激活冗余系统的命中探测器等，被排列在地址信号线与各个二层熔丝群之间。

二层熔丝群之间的电路的输出，最后必须引出到外部，用于此目的的导线通过形成在熔丝之间的间隙被引出到外部。但当排列许多熔丝时，就难以确保导线通过的间隙。虽然试图借助于减小熔丝的间距来克服这一问题，但熔丝间距的减小是有限度的。

图13是方框图，示出了用来解决这一问题的实施方案的电路安排。在图13中，当各个熔丝在布局中被排列在多层熔丝行(熔丝群)中时，进行地址比较所需的至少一个地址线，被安排到熔丝行外面，例如图14的第一熔丝群51的外部区域54。亦即，如图14所示，外部区域54被定义为熔丝锁存电路53等对应于第一熔丝群51和第二熔丝群52那一侧的反侧。

在图14所示的安排中，对地址进行比较所需的地址线An与地址线An+1一起被排列在外部区域54中，而由地址线A0-An-1组成的地址总线，被排列在熔丝群51和52之间的区域内。注意图14中的符号“G”示出了形成在熔丝行中的间隙。

在图13的实施方案中，熔丝锁存信号FOUTn的信号线61、部分命中探测器56的输出bFHIT(n-1)-m的信号线62、以及部分命中探测器57的输出bFHIT(m-1)-0的信号线63，通过熔丝之间的各个间隙G。各个部分命中探测器56和57由与非电路组成。地址比较电路58的输出被馈送到部分命中探测器56和57作为对其的一个输出。地址比较电路58由EX-NOR电路组成，而且，与图2实施方案相似的地址信号An-1，即熔丝锁存电路的输出FOUTn-1或倒相器I40的输出，被馈送其中。

信号线61被连接到由倒相器I41以及与非电路N11和N12组成的正常元件不激活信号发生电路59。而且，信号线61的信号与排列在外部区域54中的地址线An的信号一起，被馈送到地址比较电路60，并从倒相器I42输出。

地址比较电路60的输出与稍后要描述的地址信号旁通控制信号TEST2一起，被馈送到或非电路65。或非电路65的输出与信号线62和63的信号以及地址线An+1的地址信号一起，被馈送到命中探测器66。命中探测器66的输出HIT被馈送到备用CSL激活电路(未示出)。

注意，控制信号TEST2以及地址信号An和地址信号An+1(/An+1)，被馈送到制作在外部区域54中的列译码器(未示出)。

上述排列使对应于排列在外部区域54中的地址线An的地址比较电路60能够也排列在外部区域54中，这减少了待要排列在熔丝群51和52之间的电路的数目，从而能够优化包括排列在外部区域中的电路的所有电路的布局。这是因为外部区域54通常具有布局空间裕度。

而且，诸如地址比较电路60的输出之类的冗余输出信号，通常是每次转变一个地址输入变化的信号。于是，必须注意借助于例如缩短导线长度来减小寄生电容。如实施方案中那样将地址比较电路60排列在熔丝群的外部区域54中，使熔丝锁存电路的输出FOUTn的布线61通过熔丝之间的各个间隙G。但如图4A和4B所述，由于信号通过布线61是在初始化时确定的，且随后保持为不转变的信号，故即使其布线长度增加，布线61受寄生电容的影响也较小。

而且，由于命中探测器66排列在熔丝群的外部区域54中，故当地址比较电路60如上所述在布局中被排列在外部区域54中时，能够缩短诸如地址比较电路60的输出之类的冗余输出信号的布线长度，从而能够借助于减小寄生电容来构造具有更高速度的冗余系统。

而且，由于地址信号线An以及相应的地址比较电路60被排列在外部区域54中，故能够缩短局部地址线到地址比较电路60的布线长度。因此，能够减小地址信号的寄生电容。

由于存在着许多熔丝组，故存在着许多对应于某个地址信号的地址比较电路，于是也存在着许多局部地址线。因此，缩短局部地址线的布线长度就很重要。结果，将对应于地址信号的地址比较电路60排列在熔丝群同一侧上，就成了通常的做法。

而且，对地址进行比较所需的以及列译码器或第二读出放大器等中必须的地址信号An的布线，被排列在图14中的外部区域54中。这种安排使得不必将地址信号的局部布线通过熔丝之间的各个间隙G，这就能够借助于减小熔丝之间的各个间隙G的宽度而在熔丝群51中提供熔丝间距裕度。

而且，由于能够缩短地址线的局部布线长度，故借助于减小寄生电容，冗余系统能够高速工作。

图13和14所示的冗余系统的整个存储器阵列，被列地址位信号An+1分割成二个区域，每个区域被安排成对应于冗余元件(备用CSL)的消除区域。

而且，在正常工作中，每个消除区域中仅仅一个元件(CSL)被激活。但借助于将地址信号旁通控制信号TEST2设定为“H”，使地址信号An旁路，就能够在各个消除区域中同时激活多个元件(二个元件)。

而且，如图13所示，地址信号旁通控制信号TEST2还与地址比较电路60的输出一起，被馈送到或非电路65。因此，在消除区域中多个元件(二个元件)被同时激活的工作模式(@TEST2＝“H”)中，有可能确定输入地址是否与编程地址相符合，而不依赖于区分正常模式中的二个元件的地址信号An。

当在上述模式中的各个消除区域中同时被激活的多个元件中的任何一个有缺陷时，有缺陷的元件必须选择性地替换冗余元件。

在如上所述安排的冗余系统中，用来区分以不同工作模式(正常模式)中的某个工作模式在消除区域中同时被激活的多个元件的地址信号线An，被排列在具有空间裕度的外部区域54中。

如上所述，当冗余元件选择性地替换以正常模式的某个工作模式在消除区域中激活的多个元件中的一个元件时，对应于用来区分多个元件的地址信号的地址熔丝的熔丝锁存电路的输出FOUTn，被输入到地址比较电路60以及正常元件不激活信号发生电路59。

用这一操作，当输入地址与编程地址相符合且命中探测器66的输出被设定为“H”时，根据输出FOUTn的状态，与非电路N11和N12中任何一个的输出被激活，且消除区域中应该被同时激活的多个元件中的任何一个能够被选择性地禁用。只要正常元件不激活信号发生电路59被排列在外部区域54中，输出FOUTn的布线就必须通过熔丝之间的各个间隙G。由于输出FOUTn被引出到外部区域54，故容易在外部区域54中排列输出FOUTn馈送到其中的地址比较电路60以及馈送到地址比较电路60的地址信号An的布线。若地址比较电路60和地址信号An的布线被排列在内部区域中，则从地址比较电路60输出的信号的信号线也必须通过熔丝之间的各个间隙G。因此，当用来区分以不同工作模式中的某个工作模式在存储器阵列的消除区域中同时激活的多个元件的地址信号的地址信号布线，或对应于地址信号线的地址比较电路，被排列在外部区域54中时，就能够减少必须通过熔丝行之间的各个间隙的诸如部分命中探测器56和57的输出之类的冗余电路的输出的输出信号布线的数目，这能够进一步为熔丝间距提供裕度。

而且，在对地址进行比较所需的地址信号布线An中，其地址信息在诸如测试模式之类的特定操作中被旁路的地址信号布线An，能够被排列在外部区域54中。

亦即，当地址信息通过它被旁路的地址信号布线被排列在群51和52内部时，由于地址信号线还被列译码器或第二读出放大器使用，故地址信号线的局部导线必须通过各个间隙G。

而且，当其地址信息被旁路的地址信号An所馈送到的地址比较电路60也被排列在内部区域中时，或非电路65也必须排列在内部区域，以便减小地址比较电路60的输出信号的寄生电容。地址信号旁通控制信号TEST2，由于被馈送到或非电路65以及被列译码器、读出放大器等使用，故也必须通过各个间隙G。

于是，将地址信号线排列在外部区域54中，使地址信号和控制信号TEST2的布线不必通过各个间隙G，这能够进一步为熔丝间距提供裕度。

而且，在图13中，命中探测器66是具有熔丝组中一位的地址熔丝的状态是否与对应的地址信号An相符合的信息的信号(或非电路65的输出)所馈送到的电路。同样，部分命中探测器56也是具有一位的地址熔丝的状态是否与对应的地址信号An-1相符合的信息的信号所馈送到的电路。

比较熔丝组中的一位地址熔丝的状态是否与相应的地址相符合的地址比较电路的输出信号，是每次转换一个地址信号变化的信号。于是，命中探测器66和部分命中探测器56的输出信号，也是每次转换一个地址信号变化的信号。结果，借助于缩短命中探测器66和部分命中探测器56的输出信号的布线长度以减小寄生电容，在实现高速冗余系统方向是重要的。

因此，当基于备用CSL激活电路和不激活信号发生电路排列在图14的外部区域54中，将命中探测器66等排列在外部区域54中时，有可能借助于缩短输出信号的布线长度而减小寄生电容。

当命中探测器66等被排列在外部区域54中时，馈送具有熔丝组中一位的地址熔丝的状态是否与对应的地址信号An相符合的信息的信号的或非电路65，以及EX-NOR电路60，也被排列在外部区域54中。

这是因为上述的排列借助于缩短具有熔丝组中一位的地址熔丝的状态是否与对应的地址信号An相符合的信息的信号(或非电路65的输出)的布线长度，考虑到信号每次转换地址输入的变化而导致寄生电容减小。因此，能够实现速度更高的冗余系统。

顺便说一下，在如上所述安排的电路中，馈送到馈送具有熔丝组中一位的地址熔丝的状态是否与对应的地址信号An相符合的信息的信号的电路的输入信号FOUTn的布线长度被加长。但由于输入信号FOUTn在熔丝初始化时被固定且之后不转换，故即使输入信号FOUTn经由布线长度长从而增大了寄生电容的布线而被传输，也完全不出现问题。

而且，信号FOUTn的信号线被排列在熔丝之间的各个间隙中。当馈送到从中馈送具有熔丝组中一位的地址熔丝的状态是否与对应的地址信号An相符合的信息的信号电路的地址信号An，以不同模式中某个工作模式区分消除区域中同时激活的多个元件时，信号FOUTn必须被馈送到排列在外部区域54中的不激活信号发生电路59。于是，信号FOUTn的信号线无论如何必须被排列在熔丝之间的各个间隙中。结果，馈送具有熔丝组中一位的地址熔丝的状态是否与对应的地址信号An相符合的信息的信号的电路的排列不增加必须通过熔丝之间各个间隙G的信号线的数目。于是，借助于减小熔丝之间各个间隙G的宽度，有可能为熔丝间距提供裕度。

而且，当馈送到从中馈送具有熔丝组中一位的地址熔丝的状态是否与对应的地址信号An相符合的信息的信号的电路的地址信号An，在列译码器中和用于第二读出放大器的列译码过程中也必须时，借助于将从中馈送具有熔丝组中一位的地址熔丝的状态是否与对应的地址信号An相符合的信息的信号的电路排列在外部区域54中，能够减少必须通过熔丝之间的各个间隙G的信号线的数目。这是由于如果电路不被排列在外部区域54中，则馈送到电路的地址信号的信号线就不被排列在外部区域54中。于是，信号线必须通过熔丝之间的各个间隙G，以便由列译码器和第二读出放大器使用地址信号。相反，当馈送具有熔丝组中一位的地址熔丝的状态是否与对应的地址信号An相符合的信息的信号的电路被排列在外部区域54中时，相应的地址信号的信号线也被提供在外部区域54中，信号线从而不必通过熔丝之间的各个间隙G。

而且，当馈送到馈送具有熔丝组中一位的地址熔丝的状态是否与对应的地址信号An相符合的信息的信号的电路的地址信号An，根据工作模式被旁路时，将馈送具有熔丝组中一位的地址熔丝的状态是否与对应的地址信号An相符合的信息的信号的电路排列在外部区域54中，能够减少必须通过熔丝之间的各个间隙G的导线的数目。这是由于地址信号被列译码器和第二读出放大器使用。

注意，虽然上述各个实施方案示例了用列冗余元件来消除存储器阵列中的单元的缺陷，但即使利用图1所示的行冗余元件，也能够以相同的方式消除缺陷。要使用哪一种冗余元件并无特别的限制，也能够根据半导体存储器件的总体布局来确定。

如上详细所述，根据本发明的各种情况，能够提供一种半导体存储器件，它具有冗余效率高而不增加冗余布局面积的冗余系统。

对于本技术领域的熟练人员来说，可以容易地实现其它的优点和修正。因此，在其更广阔的方面，本发明不局限于此处所述的具体细节和代表性实施方案。因此，可以作出各种各样的修正而不偏离所附权利要求及其同等物所定义的总的发明概念的构思与范围。

Claims

1.一种半导体存储器件，具有存储器系统和包括用来消除存储器系统中的多个缺陷的冗余元件的冗余系统，该冗余系统包括：

多个熔丝组，每个熔丝组包括用来对存储器系统中的有缺陷的地址进行编程的地址熔丝，以及用来防止冗余元件在不使用时被选择的主熔丝，

其中至少一个主熔丝被多个熔丝组中的至少二个熔丝组共用。

2.根据权利要求1的半导体存储器件，其中共用至少一个主熔丝的至少二个熔丝组被包括在对应于如下限定的多个冗余元件的多个熔丝组中，所述多个冗余元件能够以一种使存储器系统中多个存储器元件同时有缺陷的缺陷模式来消除多个缺陷。

3.根据权利要求1的半导体存储器件，其中共用至少一个主熔丝的至少二个熔丝组被包括在对应于如下限定的多个冗余元件的多个熔丝组中，所述多个冗余元件能够消除多个物理上连续且成团的有缺陷的存储器元件。

4.根据权利要求1的半导体存储器件，其中当多个待要消除的区域存在于存储器系统中时，对应于为多个待要消除的区域中的至少一个待要消除的区域提供的多个冗余元件的至少二个熔丝组，共用一个主熔丝。

5.根据权利要求1的半导体存储器件，其中的冗余系统具有用来按行地址设定列冗余消除区域的备用列选择线和列冗余系统，且对应于多个属于备用列选择线的冗余元件的至少二个熔丝组，共用一个主熔丝。

6.根据权利要求1的半导体存储器件，其中的冗余系统具有用来按行地址设定列冗余消除区域的列冗余系统，且消除区域被设定以便分割位线，与消除区域彼此不同并且分割同一个位线的多个冗余元件相对应的多个熔丝组，包括共用一个主熔丝的至少两个熔丝组。

7.根据权利要求6的半导体存储器件，其中对应于多个共用主熔丝的熔丝组的多个冗余元件，属于同一个备用列选择线。

8.根据权利要求1的半导体存储器件，其中对应于能够替换共用读出放大器的多个有缺陷的存储器元件的多个冗余元件的多个熔丝组，包括至少二个共用一个主熔丝的熔丝组。

9.根据权利要求5的半导体存储器件，其中对应于共用主熔丝的多个熔丝组的多个冗余元件，能够消除共用读出放大器的多个有缺陷的存储器元件。

10.根据权利要求3或4的半导体存储器件，其中的冗余系统包含第一熔丝组和第二熔丝组，在第一熔丝组中，主熔丝和地址熔丝被烧毁，以便对有缺陷的地址进行编程，第二熔丝组共用主熔丝且其中物理上邻近待要编程的有缺陷的地址的地址被编程。

11.根据权利要求5-9中任一的半导体存储器件，其中的冗余系统具有第一熔丝组和第二熔丝组，在第一熔丝组中，主熔丝和地址熔丝被烧毁，以便对有缺陷的列地址进行编程，第二熔丝组共用主熔丝且其中与待要编程的有缺陷的列地址相同的地址被编程。

12.一种半导体存储器件的冗余系统，包含：

具有多个并列的熔丝的熔丝群；

分别对应于多个熔丝的熔丝锁存电路；

对应于熔丝群中多个地址熔丝的多个地址信号布线；以及

地址信号经由地址信号布线被馈送到其中的多个地址比较电路，

其中地址信号布线和地址比较电路中的至少一个，被排列到相对于熔丝群排列有熔丝锁存电路的一侧的相反一侧。

13.一种半导体存储器件的冗余系统，它包含：

具有多个并列的熔丝的第一熔丝群；

沿相同于第一熔丝群的方向，以预定的间距排列在第一熔丝群相反的位置处，并具有多个并列的熔丝的第二熔丝群；

对应于第一和第二熔丝群中的多个地址熔丝的多个地址信号布线；以及

对应于地址信号布线的地址信号被馈送到其中的地址比较电路，

其中地址信号布线和地址比较电路中的至少一个，被排列到第一和第二并列熔丝群之一的行的外部。

14.根据权利要求12或13的半导体存储器件的冗余系统，其中就被排列到相对于熔丝群排列有熔丝锁存电路的那一侧的反侧或被排列到第一和第二熔丝群的行的外部的地址信号布线或地址比较电路而论，相应的地址信号是列译码器中的译码过程与用于第二读出放大器中的译码过程也必须的信号。

15.根据权利要求12或13的半导体存储器件的冗余系统，其中就被排列到相对于熔丝群排列有熔丝锁存电路的那一侧的反侧或被排列到第一和第二熔丝群的行的外部的地址信号布线或地址比较电路而论，相应的地址信号是用来以不同的工作模式中的某种工作模式区分待要消除的区域中被同时激活的多个存储器元件的地址信号。

16.根据权利要求12或13的半导体存储器件的冗余系统，其中就被排列到相对于熔丝群排列有熔丝锁存电路的那一侧的反侧或被排列到第一和第二熔丝群的行的外部的地址信号布线或地址比较电路而论，相应的地址信号是根据某种工作模式被旁路的地址信号。

17.一种半导体存储器件的冗余系统，它包含：

存储器系统；

冗余系统，它包括多个用来消除存储器系统中的缺陷的冗余元件；

多个熔丝组，对应于冗余元件包括多个用来对存储器系统中有缺陷的地址进行编程的地址熔丝；

控制电路，其中被馈送具有熔丝组中一位的地址熔丝的状态是否与相应的一位的地址信号相符合的信息的信号；

熔丝群，其中排列多个熔丝组；以及

分别对应于多个熔丝的多个熔丝锁存电路，

其中至少一个控制电路被排列到相对于熔丝群排列有熔丝锁存电路的那一侧的反侧。

18.一种半导体存储器件的冗余系统，它包含：

存储器系统；

第一熔丝群，其中排列多个熔丝组；以及

沿相同于第一熔丝群的方向，以预定的间距排列在与第一熔丝群相反的位置处，并具有多个熔丝的第二熔丝群，

其中至少一个控制电路被排列在第一和第二熔丝群的行的外部。

19.根据权利要求17或18的半导体存储器件，其中馈送具有熔丝组中一位的地址熔丝的状态是否与相应的一位的地址信号相符合的信息的信号的控制电路，被排列到相对于相应的熔丝群排列有控制电路的同一区域。

20.根据权利要求17或18的半导体存储器件，其中被馈送到用来馈送具有熔丝组中一位的地址熔丝的状态是否与相应的一位的地址信号相符合的信息的信号的控制电路的地址信号，是用来以不同工作模式中的某种工作模式区分消除区域中被同时激活的多个存储器元件的地址信号。

21.根据权利要求17或18的半导体存储器件，其中被馈送到用来馈送具有熔丝组中一位的地址熔丝的状态是否与相应的一位的地址信号相符合的信息的信号的控制电路的地址信号，是列译码器与用于第二读出放大器中的列译码过程也必须的信号。

22.根据权利要求17或18的半导体存储器件，其中被馈送到用来馈送具有熔丝组中一位的地址熔丝的状态是否与相应的一位的地址信号相符合的信息的信号的控制电路的地址信号，是根据工作模式被旁路的地址信号。