CN1268248A - 非易失性存储器 - Google Patents

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Abstract

一种可按比例缩小的非易失性存储器包括由在三阱中形成的存储单元。选择晶体管可以有一个起横向双极晶体管发射极作用的源。横向双极晶体管作为电荷注入源工作。电荷注入源对浮栅提供衬底热电子注入以进行编程。单元耗尽/反型区可通过在所述读出晶体管源与沟之间的衬底之上形成作为控制栅的延伸部分的电容器来扩展。

Description

非易失性存储器
发明背景
本发明一般涉及非易失性存储器，尤其涉及电可擦除非易失性存储器。
非易失性存储单元有其优越性，因为即使存储器的电源断开仍能保留记录的信息。有几种不同的非易失性存储器，其中包括可擦除可编程只读存储器(EPROMs)、电可擦除可编程只读存储器(EEPROMs)及快速(flash)EEPROM存储器。EPROMs可通过曝光擦除，但用注入到浮栅的沟道热电子进行电编程。常规的EPROMs具有同样的编程功能，但不是用光擦除，而可用电子隧道效应进行擦除与编程。这样，信息可存储在这些存储器中，电源断开时仍可保留，如果需要，该存储器可以擦除，以便适当技术重新编程。快速EEPROMs可分块擦除，一般比常规EEPROMs有更好的读出存取次数。
目前，快速存储器已经很普及。例如，快速存储器往往用于提供芯片上存储器(on-chip memory)，用于微控制器、调制解调器(Modems)和智能(SMART)卡等希望存储快速更新的代码之用途。
鉴于快速存储器和EEPROMs密切相关，在很多情况下，快速存储器更受欢迎，因为其单元尺寸小意味着更经济。然而，快速存储器和EEPROMs往往具有很相似的单元属性。
非易失性存储单元在某些方面与通常用于称作逻辑器件、例如与存储单元一起工作的微控制器的电子元件中使用的晶体管不同。逻辑器件是由采用单栅电极的晶体管组成的。非易失性存储器通常包括两个栅电极，俗称控制电极与浮栅电极，一个电极叠在另一个电极之上。由于这种结构之差别，非易失性存储器和逻辑器件要用不同工艺来制作。这样会使工艺复杂性及制造成本大大提高。
尤其对于EEPROM，对单元进行电编程，通常需要在单元上施加很大的电位。这些电位诱发从N+区到浮栅的电子隧道效应。与常规晶体管工作相比，需要给存储单元提供大得多的电压，这就带来额外的复杂性。
尽管企业已认可逻辑器件和非易失性存储器需要单独的工艺技术，而且企业中的专业人员也已意识到需要用大电压对EEPROMs进行编程、用大电流对快速EEPROMs进行编程，但仍很需要可电擦除及可编程而不需特殊工艺技术或较高编程电压和较高电流的非易失性存储器。
而且，对于常规快速EEPROMs，单元电编程通常要求对单元加高电流。极小量的这种电子流从漏耗尽区注入到浮栅。这意味着这种器件的注入效率较低(比如，1×10-6至1×10-9)。由于低压下工作的高电流泵的设计，要求高电流这一点增加了额外的复杂性。
发明概述
根据发明的一个方面，电可擦除及可编程存储器包括一具有浮栅、沟道、源和漏的读出晶体管。双极晶体管被用来通过衬底热电子穿过沟道注入到浮栅的办法为浮栅编程供应电子。双极晶体管配置成其集电极是在读出晶体管的沟道之下的被偏置的耗尽区。选择晶体管邻接于读出晶体管而形成。选择晶体管的源就是双极晶体管的发射极。
根据另一方面，存储单元包括一具有在衬底上形成的控制栅、浮栅及源漏的读出晶体管。控制栅位于浮栅之上。读出晶体管被作成在衬底形成耗尽区。邻接于读出晶体管浮栅，在源与漏之间形成一电容器。电容器下的沟道连接读出晶体管和选择晶体管的沟道区。电容器包括一由控制栅形成的极板。电容器的位置配置成使读出晶体管形成的反型或耗尽区扩展。
根据再一方面，存储器包括在界定衬底内沟道的衬底上的浮栅。衬底电子的源与浮栅横向隔开。为衬底电子从源到所述沟道提供了一条衬底电子通路，而在沿源与沟道之间的一条线上无任何介入的N型掺杂区。在一实施例中，在源与浮栅之间形成一电容器，以至在邻接于浮栅及在衬底电子通路内形成一耗尽/反型区。在另一实施例中，存储器可包括一被读出和选择晶体管共享的单一源和单一漏。在另一实施例中，在源与浮栅下的衬底区之间的衬底内可以不形成重掺杂区。
根据本发明的又一方面，存储器包括衬底内形成的源和漏。浮栅在源漏之间衬底上方邻接于源形成。控制栅位于浮栅之上方，部分控制栅延伸到浮栅和源之间的衬底上。晶体管的栅定位于邻接于源并在源与控制栅部分之间。源和漏配置成为浮栅和晶体管两者起到源和漏的作用。
根据本发明的再一方面，对存储器进行编程的方法包括从与具有控制栅和浮栅的读出晶体管隔开的源供应衬底电子的步骤。耗尽区在浮栅和底层沟道下产生。衬底电子沿从源到沟道的通路供给沟道，在沿从源到基本上平行于衬底表面的沟道一条线上无介入的N型掺杂区。在一实施例中，耗尽区向衬底电子源横向伸展，超过浮栅下面的区域。
根据本发明的再一方面，存储单元包括在衬底内的相互隔开的源和漏。浮栅和晶体管栅配置在源漏之间的衬底上方。在衬底内形成反型区的器件位于晶体管的栅与浮栅之间。
附图简述
图1为一实施例的阵列结构的示意图；
图2为示出图1所示的实施例的一单元的半导体装置布局的放大顶视图；
图3为沿图2的3-3线所取的截面图；以及
图4为图3所示的单元的局部三维图。
优选实施例描述
参照附图，其中各图的同类部件用同样的参考符号，图1所示的存储单元10包括一读出晶体管12和一选择晶体管14。这一结构在一半导体层上实施是有利的，在这一半导体层上置有电隔离的浮栅22。
对于每个单元10a-10d，选择晶体管14的源13受源节点56的控制。选择晶体管11的栅受节点51的控制。读出晶体管12的控制栅27受控制节点57的控制。读出晶体管12的漏16与漏节点55相连。
图2所示的一种实施单元10的布局包括控制栅17。控制栅17延伸跨过有源区18，该有源区18与读出晶体管12的漏16和选择晶体管14的源13相邻。选择栅11平行于控制栅17之下延伸，邻接于控制栅17的边缘和区15a。控制栅17可以不与选择栅11和读出栅12自对准。浮栅22也处于控制栅17之下、有源区18之上的隔离状态。
漏16可包括一接点55，如图2所示，该接点与漏扩散区16相连。源节点56也可通过一接点来实施。
读出晶体管12与选择晶体管14的关系示于图3。浮栅22形成具有源16和漏12的晶体管的部分。同样，选择栅11在源13与漏16之间形成晶体管的其他部分。读出晶体管12包括一沟道25a，而选择晶体管14包括一沟道24。控制栅形成电容器的极板，其沟道为15a。选择栅14、浮栅22和控制栅27形成带有源13和漏16的晶体管的栅。
在图解的实施例中，沟道25a和24为P型半导体材料，是P阱28的一部分。P阱28又在N阱29中形成。最后，N阱29在P型衬底38中形成。P阱可以偏置，如70所示，N阱29可以偏置，如72所示。
在控制栅27覆盖选择栅11与浮栅22之间的衬底区15a处形成了电容器50。该电容器50控制区15a的耗尽/反型以使由读出晶体管12形成的耗尽/反型区25扩展。它在编程和读出操作期间工作。在读出操作中，电容器50通过形成反型区跨接读出和选择晶体管的沟道。当反型区在区15a下面形成时，读出和选择晶体管12和14就连上了。
浮栅22通过其与沟道25a相互作用而形成隧道电容器33。隧道氧化层30将浮栅22与沟道25a分开。同样，作为耦合电容器32的一部分的多晶硅间介质氧化层40将浮栅22与控制栅27分开。最后，控制栅27被氧化层51与区15a分开。同样，选择晶体管14包括栅氧化层52，其厚度可以与隧道氧化层30一样。
控制栅27覆盖在选择栅11之上是为了加工方便。同样，控制栅27覆盖在漏16上，如图所示，也仅是为了加工方便。控制栅27不需要与读出或选择晶体管自对准。
单元10可描述成一快速EEPROM，采用高效衬底热电子注入进行编程，采用富勒诺德哈姆(Fowler-Nordheim)隧道效应来擦除。衬底热电子注入的工艺在下述文章中均有详细论述，如T.H.Ning，C.M.Osburn和H.W.Yu的“热电子从硅发射到二氧化硅的概率”，J.Appl.Phys.，Vol.48，p.286，(1977)；Boaz Eitan，James L.McCreary，Daniel Amrany，Joseph Shappir的“衬底热电子注入EPROM”，IEEETransactions on Electron Devices，Vol.ED-31，No.7，p.934，(July1984)；I.C.Chen，C.Kaya，and J.Paterson的“带-带隧道感应衬底热电子(BBISHE)注入：非易失性存储器的一种新的编程机理”，IEDM(1989)，p263；以及C.Y.Hu，D.L.Kencke，S.K.Benerjee的“衬底电流感应热电子(SCIHE)注入：快速存储器的一种新的集束方法”，IEDM(1995)，P.283.在此的叙述参照并结合了每篇文章的内容。
由高效衬底热电子注入来实现编程。如图3所示，箭头60所示的衬底电子是通过将源13正向偏置而产生的，而源13在电容器50之下被选择晶体管沟道24和区15a与读出晶体管12的沟道25a隔开。一些衬底电子60通过沟道24底下的区域扩散到读出晶体管12底下的沟道区25a。
对于需要编程的单元，沟道区25a被偏置成形成耗尽区25。也是在电容器50的下面，如15所示，由于电容器50工作，耗尽区25扩展。当电子到达耗尽区25时，被电场Vcs加速。该电场Vcs是沟道25a电位(表面反型区之电位)与P阱28电位之差。其中一些电子获得足够的能量，超过了有效的氧化层势垒高度电位，以至被注入到浮栅22中。
对于不需要编程的单元，沟道至P阱的电位低于有效的氧化层势垒高度。这种情况下，电子得不到足以克服势垒高度的能量而不注入到浮栅22中。
选择晶体管14下面的N+掺杂区13、P区24和读出晶体管沟道25a及电容器50下面的耗尽区15构成一横向双极晶体管62。双极晶体管62的发射极(源13)起着电荷注入器的作用，从源扩散区注入衬底电子到浮栅22下面被偏置的耗尽区。以扩散13为发射极，沟道24为基极，集电极为偏置的耗尽区25(包括区15在内)。因为沟道区25a在读出期间作为读出晶体管的沟道，读出晶体管12下面的被偏置的耗尽区25在编程期间作为双极晶体管62的集电极，故完成了紧凑的单元布局。
衬底热电子注入效率是许多特性的函数。考虑耗尽区25，电子以某一电子平均自由程随晶格声子越过耗尽区25而散射。其中没有多大散射的一些电子获得足够的能量而克服了有效势垒高度，并注入到浮栅22中。一些得到小于有效势垒高度的能量的电子没有注入到浮栅22中。注入效率是掺杂浓度和沟道至P阱电位Vcs的强函数。
鉴于单元10位于镶嵌在N阱29中的P阱28内，故在编程期间内利用将控制栅27的电位提高到7伏到24伏的Vpp的办法，通过耦合电容器32将浮栅22以电容方式耦合到较高电压。浮栅22在低漏偏置时获得的电压大致是当控制栅27和P阱28及漏26接地时浮栅上电压的函数，加上耦合比乘以控制栅27的电压。耦合比在第1阶精度下，大致等于电容器32的电容除以耦合电容器32及隧道电容器33的电容之和。
当选择晶体管14断开时，读出晶体管漏16的电位可以接近或高于电源电位Vcc。鉴于选择晶体管断开，节点51的电位随沟道25a的电位而变化。沟道区25a的电位，即沟道区25a的表面反型区电位设置如下：当浮栅22的电位(Vfg)是高于漏16电位的晶体管12的阈值电压时，沟道电位与漏电位相同。另一方面，当浮栅22的电位小于漏电位加读出晶体管12的阈值电压时，沟道电位为浮栅22的电压与读出晶体管12的阈值电压之差。
P阱电位是加在P阱28上的电压70。鉴于P阱是镶嵌于N阱29中的，而且N阱的电压72大约设为Vss或更高，故P阱电位Vp可以为负数，一般为-1到-2伏。而且，通常是小于有效氧化层势垒高度，以避免任何电位扰动问题。
沟道25a区与P阱28电位(Vp)70之电位差为耗尽区25两端的电压。对于待编程的单元，漏16的电压一般升高到接近或高于Vcc。在读出晶体管12和电容器50之下的沟道25a和24中形成耗尽区25，其电压降等于沟道电位减去P阱电位70。
对于不编程的单元来说，漏16电压74置于零伏(Vss)。而耗尽区25两端的电压降等于Vp的绝对值，一般小于有效氧化层势垒高度。
单元10的擦除通过从浮栅22到沟道区25a和漏扩散区16的电子的富勒-诺德哈姆沟道效应来实现。在擦除期间内，控制栅27的电位设置成负电压，比如从-7到-14伏。至于漏扩散区16、P阱28和N阱29，它们被偏置到接近或高于Vcc的正电位。Vcc是用特别的技术来确定的。例如，对于本技术来说，可以是5.0到2.5伏。这就降低了N+扩散区16和P阱28之间结点两端的电场。电场的降低就防止了浮栅22下的栅氧化层中被俘获的热空穴的加速。
漏16的电压最好不要偏置成到高于P阱28这样的程度，以至栅感应的漏极的漏泄电流(GIDL)成为问题。采用现有技术，这意味漏16的偏压不能高于P阱28偏压约1伏。另外，如果漏16的偏压大大超过了P阱28的偏压，由于横向结电场的加速，热空穴俘获可能在选择栅氧化层内52发生。
由于P阱28镶嵌在N阱29中，故将正电压加到P阱的能力提高了。P阱电压最好等于或小于N阱电位，以避免P阱/N阱正向偏置。这样，将一正电压Vcc或更高的电压加到P阱，N阱和漏16就可消除GIDL感应的热空穴俘获，同时使漏16电压提高到Vcc或更高。
电容器33两端的电压是浮栅22的电位与扩散区16及P阱28电位间之差。当此差超过8至10伏，就有足够的隧道电流产生，而且浮栅22可以在几毫秒到几秒的时间范围被擦除到负电压，取决于隧道氧化层30的厚度。
电子以隧道穿透方式到达漏区16(漏擦除)。隧道电流取决于浮栅22到漏16的电压。
单元10的编程状态的读出可按如下方式实现。通过将控制栅27置于正电位，例如2.5到5.0伏，浮栅22就以电容方式耦合到较高电位。浮栅22被耦合到一电位值Vfg，此值可等于控制栅27处于接地时的浮栅电位加上控制栅27的电位乘以耦合比之和。
读出期间内，漏16的电位限制在低于2伏的电压。这是为了避免任何读出扰动。
对于待读出的选择单元，将选择栅11的电压置于Vcc，源13接地。使未选择的选择栅11也接地。
当这些电位加到被选的单元10上时，电流流过读出晶体管12。该电流随后反馈到电流读出(读出)放大器(未示出)。如果浮栅22上的电压大于读出晶体管12上的阈值电压，一个较大的电流，或许大于20微安，作为导电态被检测。当浮栅的电位小于阈值电压，较小的电流，例如小于1微安的电流流过，并检测为非导电态。
测定出的导电态称为1态。非导电态称为0态。
单元在编程、读出和擦除中工作的例子概括于下表：
单元工作
        读出            编程            擦除
       (选择)         (被选择)        (非选择)
      (非选择)        (非选择)         (选择)
    漏(55)源(56)选择(51)控制(57)N阱(29)P阱 ≥Vcc    *0或≥Vcc浮置      浮置Vss       Vss-7至-14伏Vss≥Vcc   ≥Vcc≥Vcc   ≥Vcc ≥Vcc  *0或≥VccVs     浮置Vss到Vs    Vsst -1.5伏*0或1.5伏Vss    VssVcc    Vss2至5伏VssVcc    VccVss    Vss
   (28)              ovsVpp    VssVcc到  Vss   vCCtovssV偏置V偏置
*0是为非选择列。
Vpp＝7至14伏。
Vs为由注入电流电平所设定的节点电压，根据编程速度需要，电流范围在几十毫微安至几十微安。速度一般从数十毫秒至数十微妙。Vbias是P阱28上的偏压，它可以为Vss或-1至-2伏，以增强注入效率。
在此引用L.A.Glasser D.W.Dobberpuhl的“超大规模集成电路的设计和分析”，(1985年12月)(301-329页，Addison-Wesley出版)作参考。一适当的芯片上(on-chip)电路产生两个负的偏压电位，其一用于偏置控制栅57，其二用于负偏置P阱28。Vss为外接地电位。
尽管单元10可作为单个元件使用，但也可以连接成阵列，如图1所示。在该阵列中，描述了多个单元10、10a、10b、10c、10d。通过将同行的单元所有的源节点连成一单个源节点56来形成源节点13。通过将同行的单个单元的所有控制节点连在一起成一单个节点57来形成控制节点17。通过将同行的所有单元的选择栅节点连在一起成一个节点51来形成选择栅节点11。同样，通过将同列的单元的所有漏节点连在一起成一单个节点55来形成漏节点16。这一节点连至读出放大器(未示出)。
该阵列中的单元可以用常规工艺技术形成，如双层多晶硅、单金属CMOS工艺。在此列出的说明性参数估计为0.25μm或更低的特征尺寸，V电位为1.8伏。如果技术上容许降低电压及更小的特征尺寸，此参数可按比例相应缩小。
起始衬底材料一般为P型(100)硅，例如，电阻率在10-20欧姆-厘米范围。P阱28以所谓三阱工艺镶嵌在N阱中。P阱28的阱深一般为，例如，2至4μm，其平均掺杂浓度，比如，在每立方厘米1×1016至5×1016原子的范围。
N阱29的阱深一般为例如4-8μm。掺杂浓度可以比如在每立方厘米4×1015至1×1016原子的范围。三阱通过P阱28对N阱29进行反掺杂来形成。
三阱中的元件形成如下。对N阱进行注入，比如用磷31，典型剂量为每平方厘米1至1.5×1013原子，能量为160至100Kev。N阱注入可用高温工序来推进，一般1125至1150℃下处理6至12小时。然后用P阱注入对N阱进行反掺杂。用诸如硼11这样的物质掺杂，P阱注入的一般剂量可为每平方厘米1.5至2.5×1013原子，能量为30至180Kev。然后对N阱29和P阱28注入进行推进，一般1125至1150℃下处理6至10小时。这样就把阱做成所需的掺杂浓度和深度。
阱形成之后，进行标准的逻辑场氧化层形成和沟道中止层形成工序。场氧化层厚度和注入剂量调节到实现7至14伏的场阈值，这由编程和擦除的Vpp电平及逻辑工艺能力确定。在该形成之后，存储单元的注入就可进行。例如，用每平方厘米1.5至3×1013原子的剂量、30至50Kev的能量，通过牺牲氧化层进行B11注入。然后形成栅氧化层52和隧道氧化层30。例如，可在晶片上生长85至100埃的干法氧化层。干法氧化层是这样生长的，例如在部分氧气气氛中进行900℃的处理，接着用975至1050℃进行退火。
然后用多晶硅、硅化物或金属形成浮栅22。如果使用多晶硅，厚度可以是1600埃，在870至1000℃下进行POCL3掺杂。多晶硅间的电介质由氧化层-氮化物-氧化层夹心结构(ONO)形成，下层氧化层为60至80埃，氮化物层厚度为90至180埃，上层氧化层为30至40埃。对于电容器50下面的氧化层可生长125至200埃的栅氧化层。
在浮栅和选择栅被界定之后，将N+注入到选择晶体管14的源和读出晶体管12的漏区中。N+在两栅之间隔开，这样就不进入电容器50极板下的区域，N+注入可以是，例如60Kev能量的磷注入，剂量为每平方厘米1至3×1014原子，接着用砷在60Kev的能量下注入，剂量为每平方厘米2.5至4.5×1015原子。也可以用轻掺杂的漏(LDD)技术形成源和漏。
然后，如果需要可以淀积作为控制栅的多晶硅(poly 2)或做成硅化物。用标准技术对栅进行构图并界定。控制栅不与读出和选择栅自对准。
随着这些电容器和晶体管的完成，所有其后的有关接点和互连层的工艺遵照标准的逻辑器件后道工艺来进行。
参考图4，示出了电子电流从注入源流到浮栅22的流动，注入源在实施例中为源13。电子沿着邻接的列之间的单元的整个宽度“W”从源13流出。此外，电子从延伸到单元宽度部分之外处的13a和13b流出。即，在宽度方向上延伸到单元的两侧的单元13a和13b部分也贡献电子，该电子可用来对浮栅22进行编程，如图4所示。这就大大增加了可用来编程的电子流，从而加快了编程。
这一配置是可能的，因为N+源13平行于控制栅27。换言之，源13平行于器件的行。由于这一几何结构，长度大于单元宽度的源部分可用于作编程目的。也就是，附加电子可以从单元的邻接的行之间的延伸部分13a和13b流出。
此外，可通过断开(turning off)两个邻接列来增加上述效果。这避免了穿过邻接的列的电流的损耗，使邻接的源延伸部分13a和13b中的可利用的电子流向浮栅22。以下的模式表示出断开邻接的列时编程期间内系统如何工作。
增强编程的选择模式
    选择     邻接选择
    漏     ≥Vcc     Vcc或浮置
    源     Vs     Vs
    选择     Vss到Vs     Vss到Vs
    控制     Vpp     Vpp
    N阱     Vcc到Vss     Vcc到Vss
    P阱     Vbias     Vbias
尽管以上描述中提供了大量的参数和电平(levels)，但本领域技术人员都会理解这些参数和电平只是为了说明之目的。例如，通过将掺杂结的导电类型和偏压极性反转，就可实施利用衬底热电子注入的单元结构。期望所附的权利要求覆盖所有在本发明的真正的精神和范围内的修改和变型。

Claims (30)

1.一种电可擦除和可编程只读存储器，其特征在于，包括：
一读出晶体管，包括浮栅、沟道、源和漏；
一双极晶体管，适合于通过所述沟道以衬底热电子注入方式将电子注入到所述浮栅的方法为所述浮栅进行编程提供电子，所述双极晶体管配置成其集电极也是所述读出晶体管沟道下的被偏置的耗尽区；以及
一选择晶体管，邻接于所述读出晶体管而形成，所述选择晶体管的所述源为所述双极晶体管的发射极。
2.如权利要求1所述的存储器，其特征在于：
所述控制栅延伸所述选择晶体管的栅和所述读出晶体管的浮栅。
3.如权利要求1所述的存储器，其特征在于：所述控制栅形成一邻接于读出晶体管的电容器。
4.如权利要求3所述的存储器，其特征在于：
所述第三晶体管在所述选择晶体管与所述读出晶体管之间。
5.一种存储单元，其特征在于，包括：
具有在衬底上形成的控制栅、浮栅和源漏的读出晶体管，所述控制栅位于所述浮栅之上，所述读出晶体管适合于在所述衬底内形成耗尽区；以及
邻接于所述读出晶体管的浮栅，在所述沟道和所述源之间形成的电容器，所述电容器包括由所述控制栅形成的极板，所述电容器的位置便于扩展由所述读出晶体管形成的耗尽/反型区。
6.如权利要求5所述的存储单元，其特征在于，包括：
一选择晶体管，所述电容器在所述选择晶体管与所述读出晶体管之间形成。
7.如权利要求6所述的存储单元，其特征在于，包括：
一双极晶体管，该双极晶体管由所述选择晶体管的源、所述选择晶体管的沟道和所述读出晶体管沟道下的被偏置的耗尽区组成。
8.如权利要求7所述的存储单元，其特征在于：
对所述P阱进行负偏置，所述读出和选择晶体管为n沟晶体管。
9.如权利要求5所述的存储单元，其特征在于，包括：
一选择晶体管，所述读出和选择晶体管具有单一源和单一漏，所述电容器配置成跨接所述选择晶体管和所述读出晶体管的沟道。
10.一种存储器，其特征在于，包括：
在所述衬底内界定沟道的衬底之上的浮栅；
与所述浮栅横向隔开的衬底电子的源；以及
从所述源到所述沟道的衬底电子通路，在源与沟道之间的一条线上无任何介入的N型掺杂区。
11.如权利要求10所述的存储器，其特征在于，包括：
一电容器，该电容器在所述源和所述浮栅之间形成，以便形成邻接于所述浮栅并在所述衬底电子通路上的耗尽/反型区。
12.如权利要求11所述的存储器，其特征在于：
所述电容器由延伸到所述衬底之上和所述浮栅之上的控制栅电极组成。
13.如权利要求12所述的存储器，其特征在于，包括：
具有配置在所述电容器与所述源之间的栅的选择晶体管。
14.如权利要求13所述的存储器，其特征在于：
衬底电子的所述源是选择晶体管的源。
15.如权利要求14所述的存储器，其特征在于：
没有在所述源与所述浮栅下的所述衬底的区域之间的所述衬底内形成的重掺杂N型区。
16.如权利要求15所述的存储器，其特征在于，包括：
由所述读出和选择晶体管共享的单一源和单一漏。
17.一种存储器，其特征在于，包括：
在衬底内形成的源和漏；
在所述源与漏之间的所述衬底之上邻接于所述漏形成的浮栅；
在所述浮栅上的控制栅和延伸到所述浮栅与所述源之间的所述衬底之上的所述控制栅的一部分；以及
邻接于所述源并在所述源与所述控制栅部分之间的晶体管栅，所述源和漏的配置为起到对于所述浮栅和所述晶体管栅的源和漏的作用。
18.一种对存储器进行编程的方法，其特征在于，包括下述步骤：
从与具有控制栅、浮栅和下层沟道的读出晶体管隔开的源提供衬底电子；
在所述浮栅下形成耗尽区；以及
沿着从源到沟道的通路向所述沟道提供衬底电子，该通路从源到沟道的基本上平行于所述衬底表面的一条线上，没有介入的N沟掺杂区。
19.如权利要求18所述的方法，其特征在于，包括：
使所述耗尽区向超出所述浮栅下的区域的所述衬底电子源横向扩展的步骤。
20.如权利要求18所述的方法，其特征在于，包括：
使所述衬底电子注入到所述浮栅中的步骤。
21.如权利要求18所述的方法，其特征在于，包括：
通过使所述耗尽区扩展到所述浮栅与所述源之间的空间，在所述源和所述浮栅之间形成导电通路的步骤。
22.一种存储器，其特征在于，包括：
在衬底内相互隔开的源与漏；
配置在所述源和所述漏之间的所述衬底之上的浮栅和晶体管栅；以及
在所述晶体管栅和所述浮栅之间的所述衬底内形成反型区的器件。
23.如权利要求22所述的存储单元，其特征在于：
所述器件为电容器。
24.如权利要求22所述的存储单元，其特征在于：
所述器件包括位于所述衬底之上并延伸超出所述浮栅的所述控制栅的一部分。
25.如权利要求22所述的存储单元，其特征在于：
所述晶体管栅组成选择晶体管的部分。
26.如权利要求22所述的存储单元，其特征在于：
所述栅控制同一源与漏之间的导通。
27.一种对存储器进行编程的方法，其特征在于，包括：
从与具有控制栅、浮栅和底层沟道的读出晶体管隔开的源提供衬底电子；以及
沿着从源到沟道的通路对所述沟道提供衬底电子，该通路比单元宽度宽。
28.如权利要求27所述的方法，其特征在于，包括：
在编程期间内至少断开一个邻接列。
29.如权利要求28所述的方法，其特征在于，包括：
在编程期间内两个邻接列均断开。
30.一种存储单元，其特征在于，包括：
衬底内相互隔开的源与漏；
配置在源与漏之间的所述衬底之上的浮栅和晶体管栅；以及
源，该源沿单元宽度方向延伸并在两个方向上超出单元宽度延伸，这样使所述源就可从比单元宽度宽的区域对所述浮栅提供电子。
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