CN1269135C - 半导体存储器件及其检查方法 - Google Patents

半导体存储器件及其检查方法 Download PDF

Info

Publication number
CN1269135C
CN1269135C CN03127505.2A CN03127505A CN1269135C CN 1269135 C CN1269135 C CN 1269135C CN 03127505 A CN03127505 A CN 03127505A CN 1269135 C CN1269135 C CN 1269135C
Authority
CN
China
Prior art keywords
address
ram
test
rams
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN03127505.2A
Other languages
English (en)
Other versions
CN1480947A (zh
Inventor
贞方博之
黑田直喜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1480947A publication Critical patent/CN1480947A/zh
Application granted granted Critical
Publication of CN1269135C publication Critical patent/CN1269135C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56004—Pattern generation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0401—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals in embedded memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C2029/1806—Address conversion or mapping, i.e. logical to physical address
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Abstract

近年的系统LSI根据系统侧的要求，在1个芯片上载放多个容量和位宽度不同的RAM。但是，在检查多个RAM时，即使对各RAM准备了专用端子，对于容量不同的RAM，由于内部X、Y地址分配不同，所以不能用同一测试图形(例如HALF-MARCH)检查，必需按同一容量RAM进行分组并检查，导致检查时间变长。作为RAM控制信号设置外部地址信号和测试专用地址信号，在后者的情况下，使1个芯片内的容量最大的RAM3的X、Y地址数和其它RAM4、5相同，使各RAM3～5的X、Y地址分配相同。

Description

半导体存储器件及其检查方法
技术领域
本发明涉及在同一衬底上，例如在同一硅上具有多个存储空间不同的RAM的半导体存储器件及其检查方法，具体涉及可以进行并联检查的电路结构。
背景技术
近年的系统LSI根据系统侧的要求，例如在1个芯片上载放多个容量和位宽度不同的RAM等，在同一硅上载放多个RAM。生产这样的载放多个RAM的系统LSI的较大问题之一是RAM的检查时间变长。
特别是使测试用I/O总线、地址以及控制信号成为公共，用芯片选择信号控制访问各RAM的规格的RAM通常只采取按各RAM进行检查的串行检查方式，在此，总检查时间根据RAM载放个数而变长。
因此，在考虑缩短检查时间的情况下，通过对各RAM设置各RAM专用I/O总线、地址和控制信号，对于存储空间相同的RAM，可以提供利用测试器进行并行检查的环境。由此，可以缩短检查时间，可以提高生产率。
但是，在存储空间不同的RAM的情况下，不能对各RAM进行并行检查。这是因为现状的一般的存储测试器的使用方法是为了访问存储空间，对存储器的行方向和列方向分配X、Y地址，产生测试图形。因此，在存储空间不同的RAM的情况下，由于存储器的行结构和列结构不同，所以不分配同一X、Y地址，不能用同一测试图形(例如HALF-MARCH)检查。
因此，载放多个RAM，并且存在存储空间不同的RAM的情况下，需要对具有同一存储空间的各RAM进行分组，以该组单位进行并行检查，具有导致检查时间变长的技术问题。
发明内容
本发明是为了解决上述现有问题而提出的，其目的在于提供即使在同一硅上载放了多个具有不同的存储空间的RAM，也可以同时并行检查所有RAM的半导体存储器件及其检查方法。
本发明的半导体存储器件具有在同一衬底上存储空间不同的多个RAM、和将各RAM的地址信号数都统一到地址空间大的地址信号数的部件。
根据本发明的上述结构，使用了例如地址非复用方式的RAM中，由于构成为例如在汇总检查同一硅上的存储空间不同的存储器时，外部输入地址数都统一到地址空间大的地址输入数，所以通过对同一硅上的所有存储器分配最大地址空间存储器的行和列，并且对实际没有使用的地址分配虚拟存储空问，即使是地址非复用方式的RAM，也可以使存储空间的行、列相同，可以用同一测试图形检查，从而可以对各RAM进行并行检查。
如上所述，通过对于容量不同的RAM采用使行和列的地址分配相同的结构，容量不同的RAM也可以实现并行检查，可以大幅度缩短检查时间。
另外，本发明的半导体存储器件具有在同一衬底上存储空间不同的多个RAM、和与通常使用时的地址空间的分配不同，对于测试时的地址空间的分配，将各上述RAM的地址信号数都统一到地址空间大的地址信号数的部件。
本发明的半导体存储器件具有设置在同一衬底上的存储空间不同的多个RAM、和可以根据存储空间的不同而变更外部输入地址和芯片内部输入地址的地址连接的部件，其特征在于，可以利用部件将各RAM的地址信号数都统一到地址空间大的地址信号数。
根据上述结构，通过具有可以根据存储空间的不同而变更外部输入地址信号和芯片内部输入地址信号的地址连接的部件，可以切换控制外部输入地址和内部输入地址的连接，存储空间的行和列的分配变更变得容易。
上述结构中，可以变更外部输入地址和芯片内部输入地址的地址连接的部件设置在外部输入地址信号成为内部地址信号之前的位置。
上述结构中，可以变更外部输入地址和芯片内部输入地址的地址连接的部件设置在外部输入地址信号成为内部地址信号之后的位置。
上述结构中，可以变更外部输入地址和芯片内部输入地址的地址连接的部件是物理或电部件。
上述结构中，可以变更外部输入地址和芯片内部输入地址的地址连接的部件是电部件，具有通过变更某个地址的连接，该地址的高位地址或低位地址都位移的地址位移部件。
根据上述结构，通过具有通过变更特定地址的连接，该地址的高位或低位地址位移的结构，可以进行从特定地址位移连接，存储空间的行和列的分配变更变得容易。
上述结构中，可以变更外部输入地址和芯片内部输入地址的地址连接的部件是电部件，具有到外部输入地址和芯片内部输入地址成为所希望的连接为止，将地址连接向高位或低位位移的地址位移部件。
上述结构中，可以变更外部输入地址和芯片内部输入地址的地址连接的部件是电部件，通过由信号控制的开关构成。
上述结构中，控制开关的信号控制可以采用可以识别存储空间不同的外部或内部信号。
上述结构中，地址位移部件具有将切断与外部输入地址的连接的芯片内部输入地址固定为High或Low的部件。
另外，本发明的半导体存储器件具有在同一衬底上设置的多个存储空间不同的RAM、在汇总检查该多个RAM时对不同的存储空间进行同一分配的部件、和根据存储空间的不同而中止对各RAM的访问的部件。
根据上述结构，在对不同的存储空间分配了同一行和列的情况下，访问了虚拟存储空间时，由于不进行一系列存储动作，所以可以避免现有的以下问题，即访问了虚拟存储空间时，由于进行存储访问动作，所以进行存储数据被改写的不希望的动作。
本发明的半导体存储器件的检查方法是在同一衬底上具有多个存储空间不同的RAM的地址非复用方式的半导体存储器件的检查方法，将各RAM的地址信号数都统一到地址空间大的地址信号数，汇总检查所有RAM。
本发明还包括：
一种半导体存储器件，其特征在于，具有分别具备行译码电路和列译码电路的设置在同一衬底上的存储空间大小不同的多个RAM，即使对于所述多个RAM内地址空间不是最大的行译码电路及列译码电路，也以与地址空间为最大的相同的信号数分别提供测试用内部输入地址，地址空间不是最大的RAM的所述行译码电路及列译码电路在虚拟存储空间中访问时产生与哪里都不连接的虚拟存储空间译码信号，中止对RAM的访问。
附图说明
图1是本发明的实施例1的半导体集成电路的框图。
图2是本发明的实施例2的半导体集成电路的框图。
图3是本发明的实施例3的主要部分的半导体集成电路的框图。
图4是本发明的实施例4的主要部分的半导体集成电路的框图。
图5是本发明的实施例4的地址信号连接的说明图。
图6是本发明的实施例4的地址信号连接变更部件的电路图。
图7是本发明的实施例4的另一地址信号连接变更部件的电路图。
图8是本发明的实施例5的检查图形说明图。
图9是本发明的实施例5的半导体集成电路的框图。
具体实施方式
以下，参考附图说明本发明的实施例。
图1表示本发明的实施例1的概要图。1为混载了存储器的存储器混载系统LSI，2为对没有复用地址的地址非复用方式的RAM的输入地址A0～21。地址非复用方式是在1个周期只执行地址信号的方法，用于SRAM等。3为地址非复用方式的RAM，存储器容量4Mb，是使用地址共22bit的分配为行侧A0～A11共计12bit、列侧A12～A21共计10bit的RAM，4为地址非复用方式的RAM，存储器容量1Mb，是使用地址20bit的分配为行侧A0～10共计11bit、列侧9bit的分配为A12～A20的RAM，5为地址非复用方式的RAM，存储器容量0.5Mb，由使用地址19bit的分配为行侧A0～9的共计10bit，列侧9bit的分配为A12～20的RAM构成。
即，该半导体存储器件为地址非复用方式，具有多个在同一衬底上地址空间不同的RAM3～5和、将各RAM3～5的地址信号数都统一到地址空间大的地址信号数的部件。
具体说来，作为RAM控制信号，设置外部地址信号和测试专用地址信号，在测试专用地址信号情况下，使1芯片内的容量最大的RAM3的X、Y地址数和其它RAM4、5相同，使各RAM3～5的X、Y地址分配相同。
另外，检查方法是汇总检查所有RAM3～5。
通过构成为如上，可以使各RAM的行和列的地址分配相同。在此，与具有最大地址空间的、3个4Mb RAM的寻址一致，在行方向递增之后，在列方向递增，与4Mb、1Mb、0.5Mb的RAM一起同时执行了进行读/写的扫描测试图形时，在访问A10＝1的地址空间时，由于A10没有分配给0.5Mb的RAM的地址空间，所以0.5Mb的RAM此时再次访问A10＝0的地址空间。A11＝1时也同样，1Mb、0.5Mb访问A11＝0的地址空间，不会导致数据破坏等。
因此，通常的扫描图形中，利用上述结构可以对不同容量的RAM进行并行检查，可以用同一测试图形检查。另外，在检查时，通过对所有RAM进行汇总检查，相对现有的因各容量组数而检查时间变长的动作，可以提供不依赖容量组数的检查流程，可以增强检查时间缩短效果。
图2表示本发明的实施例2的概要图，1为混载了存储器的存储器混载系统LSI，6为对非复用方式的RAM的测试用外部输入地址PA0～21，7为与各RAM进行数据交换的LOGIC电路(逻辑电路)，8为用于从LOGIC电路7访问RAM的、对非复用方式RAM的正常用输入地址A0～21，3为地址非复用方式的RAM，存储器容量4Mb，是使用地址全部22bit的分配中，正常用地址为行侧A0～11共计12bit，列侧A12～21共计10bit，测试用地址也同样，行侧PA0～11共计12bit，列侧PA12～21共计10bit的RAM，4为地址非复用方式的RAM，存储器容量1Mb，测试用地址20bit的分配与实施例1同样，是行侧PA0～10共计11bit，列侧9bit的分配为PA12～20的RAM，正常用地址20bit的分配为行侧A0～A10共计11bit、列侧9bit的分配为A11～19的RAM，5为地址非复用方式的RAM，存储器容量0.5Mb，是测试用地址19bit的分配为与实施例1同样，行侧PA0～9共计10bit，列侧9bit的分配为PA12～20的RAM，由正常用地址19bit的分配为行侧A0～9的共计10bit，列侧9bit的分配为A10～18的RAM构成。
即，该半导体存储器件是地址非复用方式，具有与在同一衬底上存储空间不同的多个RAM3～5和、与通常使用时的地址空间的分配不同，对于测试时的地址空间的分配，将各RAM3～5的地址信号数都统一到地址空间大的地址信号数的部件。
通过如上构成，在测试时，可以实现各宏观并行检查。另一方面，在通常动作时，由于LOGIC电路7可以用连续的地址信号访问RAM，所以不会损坏RAM的使用方便性，可以缩短测试时间。
图3表示本发明的实施例3的概要图，4为地址非复用方式的RAM，存储器容量1Mb，是测试用内部输入地址9(1PA0～19)的20bit的分配为行侧1PA0～10共计11bit，列侧9bit的分配为1PA12～20和地址连续的RAM，是正常用地址20bit的分配为行侧A0～A10共计11bit，列侧9bit的分配为A11～19的RAM。6为测试用外部输入地址PA0～21，10是表示测试用内部输入地址9和测试用外部输入地址6的连接关系、PA0～10和IPA0～10连接、PA11没有连接、PA12～20和IPA11～19连接、PA21没有连接的图。
RAM3和其它结构与实施例2相同。即，该半导体存储器件是地址非复用方式，具有在同一衬底上设置的存储空间不同的多个RAM3～5和、根据存储空间的不同，可以变更外部输入地址和芯片内部输入地址的地址连接的部件，利用该部件，可以将各RAM3～5的地址信号数都统一到地址空间大的地址信号数。另外，变更部件设置在外部输入地址成为内部地址信号之前的位置。
通过上述结构，在RAM3～5的外部可以改变连接地址，可以使正常用输入地址8和测试用内部输入地址9的地址端子数相同，不会复杂化RAM的电路结构，可以实现可并行检查的地址分配。
图4表示本发明的实施例4的概要图，与实施例3相同，是实施例2的一部分的另一实施例，可以变更外部输入地址和芯片内部输入地址的地址连接的部件设置在外部输入地址信号成为内部地址信号之后的位置。
4为地址非复用方式的存储器容量1Mb的RAM，测试用内部输入地址9为IPA0～21的22bit，正常用地址A0～19的20bit和测试用和正常用，地址数不同的RAM，6为测试用外部输入地址PA0～21。
以上结构中，由于测试用的外部输入地址6和测试用的芯片内部输入地址9的地址位数相同，所以可以一对一对应连接测试用外部输入地址6和测试用内部输入地址9。
图5表示使测试用内部输入地址9和测试用外部输入地址的地址数相同的结构的一例。
11为切换测试用内部输入地址9(IPA0～21)、内部行地址12和内部列地址13的连接的地址信号连接变更部件，4为由测试用内部输入地址IPA12～20来用内部行地址12的R0～10控制地址，以及由测试用内部输入地址IPA12～20来用内部列地址13的C0～8控制地址的1Mb RAM。
在上述RAM的地址结构的情况下，测试用内部输入地址IPA11和IPA21不用于RAM的地址控制。因此，用地址信号连接变更部件11使测试用内部控制地址IPA11和IPA21成为无效状态。这样，可以使测试用内部输入地址9和测试用外部输入地址6的地址数相同。
图6示出地址信号连接变更部件11的实现方法的具体例，9为测试用内部输入地址IPA0～21，11为切换测试用内部输入地址9、内部行地址12和内部列地址13的连接的地址信号连接变更部件，19为电切换信号的开关，各测试用内部输入地址IPA0～21如图所示，经一对开关19与内部列地址C0～C8和内部行地址R0～R10邻接的部件连接。20为控制开关19的开关控制信号，在各一对开关19间设置有用于施加反相信号的反相器。
上述结构中，考虑使测试用内部输入地址IPA11成为无效状态。为了使测试用内部输入地址IPA11成为无效状态，作为开关控制信号20输入SW0：H、SW1：L、SW2：L、SW3：L的信号。通过输入该信号，测试用内部输入地址IPA10与内部行地址R10连接，测试用内部输入地址IPA12与内部列地址C0连接，测试用内部输入地址IPA13与内部列地址C1连接。另外，测试用内部输入地址IPA11因开关19断开而没有连接。
在此，可以容易推测对SW控制信号20的输入也可以利用在物理上与VDD和VSS连接的方法来实现，也可以利用逻辑电路输入信号的方法来实现。
图7表示地址信号连接变更部件11的实现方法的具体例2，9为测试用内部输入地址，11为切换测试用内部输入地址9、内部行地址12和内部列地址13的连接的地址信号连接变更部件，19为电切换信号的开关，14为可以用外部电感切断电连接的保险丝，15为保险丝14被切断时，将与电源相反侧的节点固定到GND的拉曳电阻。
上述结构中，对于某个任意保险丝14，若切断保险丝(例如用×标记表示)，则对应从电源分离的各保险丝14的拉曳电阻15成为有效，从对应各保险丝14的测试用内部输入地址9连续，一边向高位位位移，一边对内部行和列地址信号变更连接，得到例如与图6的开关控制信号20提供的状态相同的开关动作状态。这样，不需要控制各开关的逻辑，只切断希望变更连接的地方的保险丝14，就可以实现所希望的地址信号连接。另外，由于DRAM等根据容量变更存储器单元的刷新周期等，所以有时用保险丝14或外部信号等实现。这种结构的RAM的情况下，采用识别容量的例如保险丝节点和内部或外部信号，控制地址信号连接变更部件11也容易。
图8表示本发明的实施例5的检查图形，图8-1特别说明利用检查图形汇总检查不同容量RAM的问题。作为公知的RAM的图形，有进行寻址等检验的多图形。在该所有RAM区域写入0数据之后，进行0数据读取、1数据写入，向下面全面实施递增后，最后进行所有1读取，但在此，对于1Mb和2Mb的不同容量RAM，若进行多图形，则到全面0数据写入为止没有问题，但0数据读取/1数据写入的情况下，对于1Mb RAM超过1Mb时，再次返回起始地址，进行0数据读取/1数据写入。由于在存储器单元写有1数据，所以若在该状态进行检查，则期待值和实际数据不一致，不能正确进行检查。即，图8中，图8(a)的(a1)状态将行方向地址PA0～PA11递增到(0-77FF、16进制)，进行“0”数据写入工作。在同一地址空间访问1Mb RAM、2Mb RAM。(a2)状态将行方向地址PA0-PA11递增到(800-FFF、16进制)，进行“0”数据写入工作。1Mb RAM由于没有PA11＝1的地址空间，所以与(a1)同样，再次访问PA0-PA11(07FF、16进制)的空间。另一方面，2Mb RAM访问至PA0-PA11(800-FFF、16进制)。(a3)状态从关注存储器单元读取数据“0”，并且在同一单元写入“1”。一边将该动作在行方向递增，进行至行方向地址PA0-PA11(0-7FF、16进制)。利用该(a3)动作，1Mb RAM和2Mb RAM的地址PA0-PA11(800-FFF、16进制)的单元都从(a1)动作的“0”数据改写为“1”数据。(a4)状态将(a3)动作进行至行方向地址PA0-PA11(800-FFF、16进制)。该动作时(a2)动作也与说明同样，由于1Mb RAM没有PA11＝1的地址空间，所以在与(a3)动作完全同一地址空间进行上述动作。在此，1Mb RAM中，对于作为期待值从存储器单元读取数据“0”，在(a3)动作将数据改写为“1”。因此，由于期待值和实际数据不同，所以不能正确进行检查。对于2Mb RAM没有问题。
因此，采用在访问虚拟存储空间时，中止对RAM的访问的结构。即，该结构时，如对应图8(a)的图8(b)的(b2)、(b4)所示，访问虚拟存储器地址空间时，不进行读取/写入动作。这样，可以正确执行多图形。另外，对于其它几乎所有存储器检查图形，也可以对于不同容量的RAM进行汇总检查。
图9示出本发明的实施例5的，RAM访问虚拟存储器地址空间中，中止对RAM的访问的结构的1例。4为1Mb RAM，9为测试用内部输入地址IPA0～10、12～20，18为用于访问虚拟存储器地址空间的测试用内部输入地址IPA11和IPA21，23为行译码电路，24为列译码电路，25为译码了测试用内部输入地址中的行方向地址信号的行译码信号，26为译码了测试用内部输入地址中的列方向地址信号的列译码信号，这些信号输入到存储部。27为了对虚拟存储空间访问用地址18的信号译码的虚拟存储空间译码器。该虚拟存储空间译码器27的输出信号对于存储器部成为开放状态。
根据上述结构，访问虚拟存储器地址空间时，输入虚拟存储器地址空间访问用输入地址18。利用该输入信号，在行译码电路23和列译码电路24产生虚拟存储空间译码器27的输出信号。该虚拟存储空间译码器27的输出没有连接。因此，可以实现在访问虚拟存储器地址空间时，中止对RAM内部的访问的结构。
另外，可以采用与实施例1等公共的结构。
另外，图7所示的地址位移部件可以具有将切断了与外部输入地址的连接的芯片内部输入地址固定到High或Low的部件。
另外，以上实施例中，举例说明了地址非复用方式的RAM，但本发明不限于此。

Claims (1)

1.一种半导体存储器件，其特征在于，
具有分别具备行译码电路和列译码电路的设置在同一衬底上的存储空间大小不同的多个RAM，即使对于在所述多个RAM内地址空间不是最大的行译码电路及列译码电路，也以与地址空间为最大的相同的信号数分别提供测试用内部输入地址，地址空间不是最大的RAM的所述行译码电路及所述列译码电路在虚拟存储空间中访问时产生与哪里都不连接的虚拟存储空间译码信号，中止对RAM的访问。
CN03127505.2A 2002-08-05 2003-08-05 半导体存储器件及其检查方法 Expired - Fee Related CN1269135C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP227058/02 2002-08-05
JP2002227058A JP3970716B2 (ja) 2002-08-05 2002-08-05 半導体記憶装置およびその検査方法
JP227058/2002 2002-08-05

Publications (2)

Publication Number Publication Date
CN1480947A CN1480947A (zh) 2004-03-10
CN1269135C true CN1269135C (zh) 2006-08-09

Family

ID=32014192

Family Applications (1)

Application Number Title Priority Date Filing Date
CN03127505.2A Expired - Fee Related CN1269135C (zh) 2002-08-05 2003-08-05 半导体存储器件及其检查方法

Country Status (3)

Country Link
US (1) US6909624B2 (zh)
JP (1) JP3970716B2 (zh)
CN (1) CN1269135C (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287223A (ja) * 2006-04-14 2007-11-01 Phison Electronics Corp フラッシュメモリー及びその使用方法
KR100903364B1 (ko) * 2007-05-14 2009-06-23 주식회사 하이닉스반도체 반도체 메모리장치
JP5310654B2 (ja) * 2010-06-10 2013-10-09 富士通セミコンダクター株式会社 メモリ装置及びメモリシステム
GB2498980A (en) * 2012-02-01 2013-08-07 Inside Secure Device and method to perform a parallel memory test
US8914688B2 (en) 2012-11-27 2014-12-16 International Business Machines Corporation System and method of reducing test time via address aware BIST circuitry
JP6046012B2 (ja) 2013-09-11 2016-12-14 株式会社東芝 Ｂｉｓｔ回路
TWI569278B (zh) * 2015-04-28 2017-02-01 晨星半導體股份有限公司 記憶體測試資料產生電路與方法
US20170125125A1 (en) 2015-10-30 2017-05-04 Texas Instruments Incorporated Area-efficient parallel test data path for embedded memories
JP6978977B2 (ja) * 2018-04-27 2021-12-08 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置のメモリテスト方法、テストパターン生成プログラム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654787A (en) * 1983-07-29 1987-03-31 Hewlett-Packard Company Apparatus for locating memory modules having different sizes within a memory space
JPS60242579A (ja) * 1984-05-16 1985-12-02 Hitachi Ltd 磁気バブルメモリ装置の制御方法
US5237672A (en) * 1989-07-28 1993-08-17 Texas Instruments Incorporated Dynamically adaptable memory controller for various size memories
US5222066A (en) * 1990-12-26 1993-06-22 Motorola, Inc. Modular self-test for embedded SRAMS
JPH06203597A (ja) * 1992-09-25 1994-07-22 Nec Corp ダイナミックｒａｍ
DE69422324T2 (de) * 1993-03-29 2000-07-27 Koninkl Philips Electronics Nv Speicherarchitektur mit Fenstern zum Bildkompilieren
US5930814A (en) * 1996-09-03 1999-07-27 Credence Systems Corporation Computer system and method for synthesizing a filter circuit for filtering out addresses greater than a maximum address
DE19915135A1 (de) * 1998-03-27 1999-11-04 Nec Corp Verfahren zur Erzeugung einer Verknüpfungshinweis-Datei und Tool/Instrument dafür
TW411463B (en) * 1998-06-23 2000-11-11 Nat Science Council Built-in self test for multiple memories in a chip
US6714903B1 (en) * 1998-07-10 2004-03-30 Lsi Logic Corporation Placement and routing of circuits using a combined processing/buffer cell
US6662285B1 (en) * 2001-01-09 2003-12-09 Xilinx, Inc. User configurable memory system having local and global memory blocks

Also Published As

Publication number Publication date
JP2004071020A (ja) 2004-03-04
CN1480947A (zh) 2004-03-10
US6909624B2 (en) 2005-06-21
JP3970716B2 (ja) 2007-09-05
US20040125667A1 (en) 2004-07-01

Similar Documents

Publication Publication Date Title
US10073627B2 (en) Addressing, interleave, wear leveling, and initialization schemes for different chip enables and memory arrays of different types
US9922725B2 (en) Integrated circuit defect detection and repair
US10275378B2 (en) Data buffer pointer fetching for direct memory access
US9778863B2 (en) System and method for folding partial blocks into multi-level cell memory blocks
US10579548B2 (en) Adaptive interleaving of data transfer requests
US7747817B2 (en) Performing data operations using non-volatile third dimension memory
CN1188948C (zh) 用于配置可编程逻辑单元阵列的方法及装置
US10484019B2 (en) Adaptive encoder/decoder
CN1183547C (zh) 具有冗余存储电路的半导体存储器件
CN107111456B (zh) 用于生成与主机命令相关联的提示信息的系统和方法
US20110153911A1 (en) Method and system for achieving die parallelism through block interleaving
CN106681931A (zh) 数据储存设备及其操作方法
CN1098535C (zh) 一种半导体存贮器系统
CN1269135C (zh) 半导体存储器件及其检查方法
US20220155999A1 (en) Storage System and Dual-Write Programming Method with Reverse Order for Secondary Block
WO2021247093A1 (en) Storage system and method for retention-based zone determination
TWI750798B (zh) 多階層記憶體之彈性化的供應
US11935585B2 (en) Pseudo multi-plane read methods and apparatus for non-volatile memory devices
US20190215014A1 (en) Encoding and decoding of hamming distance-based binary representations of numbers
KR20230094943A (ko) 저장 단편화를 정량화하고 성능 저하를 예측하기 위한 저장 시스템 및 방법
CN1148249A (zh) 具有低功率消耗的同步半导体存贮装置
CN1159725C (zh) 可扩充存储器的集成电路装置
TWI828108B (zh) 應用於記憶體定址的資料路徑架構之記憶體
US11442665B2 (en) Storage system and method for dynamic selection of a host interface
KR20220150199A (ko) 최적화된 판독을 갖는 비휘발성 메모리

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060809

Termination date: 20110805