CN1280914C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种容易实现耐高压且具有高耐压特性和低导通电阻特性的半导体器件。其具有：流过漂移电流的单元区域部分和设置成包围单元区域部分状态的接合终端区域部分；该单元部分具有：n型漏极、与n型漏极连接形成的栅极、与n型漏极连接形成的在导通状态下流过漂移电流且在截止状态下耗尽的n型漂移层、与n漏极和n型漂移层连接形成且在截止状态下耗尽的p型漂移层、与n型漂移层和p型漂移层连接形成的p型基极层、形成在p型基极层的表面部上的n+源极层、绝缘栅极和源极，在该半导体器件中，在接合终端区域部分内设置互相垂直的2个方向中至少在一个方向上形成的第2的n型漂移层和第2的p型漂移层。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，尤其涉及适用于电力用开关器件的大功率半导体器件的接合终端区域部分的结构。
背景技术
近几年为了适应大功率电子技术领域中的电源设备的小型化和高性能化的要求，在大功率半导体器件方面，在大力研究高耐压和大电流性能的同时，努力改进低损耗、高速度、耐破坏强度的性能。其中，大功率MOSFET(金属氧化物半导体场效应晶体管：Metal OxideSemiconductor Field Effect Transistor)因具有高速开关性能，所以在开关电源等方面，已成为关键器件。
MOSFET因为是多载流子器件，所以其优点是：没有少数载流子积蓄时间，开关速度快。但是，其缺点是：由于没有电导率调制，所以在高耐压器件中，与IGBT(Insudated Gate Bipolar Transistor)等双极型器件相比，导通电阻方面欠佳。这是因为在MOSFET中，为了取得耐高压性能，必须增加n型基极层厚度，降低杂质浓度，其原因在于器件耐压越高，MOSFET的导通电阻越大。
大功率MOSFET的导通电阻主要取决于传导层(n型漂移层)部分的电阻。并且，决定该n型漂移层的杂质浓度与p型基极和n型漂移层所形成的pn结的耐压相适应，而不能提高到极限值以上。因此，器件耐压和导通电阻存在一种折衷平衡的关系。改善这种折衷平衡对低功耗器件很重要。对该折衷平衡具有一种由器件材料决定的极限，超过该极限是实现超过已有功率器件的低导通电阻元件的道路。
作为解决该问题的MOSFET的一例，已知的结构是：在n型漂移层内埋入所谓超大结(super junction)结构的RESURF结构。以下参照附图36，详细说明采用现有技术的具有超大结结构的大功率MOSFET。而且，在以下各图中，对相同部分则标注相同的参考编号，其详细说明从略。
图36是用模式方法来表示采用现有技术的大功率MOSFET的一例的概要结构的剖视图。同图中所表示的MOSFET在n-型漂移层102的一边的表面上，形成n+型漏极层100，在该n+型漏极层100上形成漏极40。并且，在n-型漏极层102的另一边的表面部上，有选择地形成多个p型基极层108，在各p型基极层108的表面上有选择地形成了n+型源极层110。并且，在从n+型源极层110和p型基极层108的表面起通过n-型漂移层102的表面到达互相邻接的p型基极层108和n+型源极层110的表面的区域内，经栅绝缘膜112形成了栅极114。并且，在p型基极层108的表面部互相邻接而形成的n+型源极层110的表面以及被其夹持的p型基极层108的表面的区域上，形成各源极116，布置成对栅极114夹持的状态。再有，在p型基极层108和n+漏极层100之间的n-型漂移层102中，形成对为了构成RESURF层而形成与p型基极层108相连接的p型漂移层106。这样，图36所示的大功率MOSFET形成纵向型RESURF结构，即p型漂移层106、以及在n-型漂移层102中被这些p型漂移层106夹持的部分在横向上反复交替形成。
在截止状态下，在这些p型漂移层106和n-型漂移层102之间的结上耗尽层扩展，即使提高n-型漂移层102的杂质浓度，在击穿之前n-型漂移层102和p型漂移层106也完全耗尽。这样，能获得和过去的MOSFET一样的耐压。
在此，n-型漂移层102的杂质浓度不仅与器件的耐压有关，而且还与p型漂移层106的宽度以及这些p型漂移层106之间的n-型漂移层102本身的宽度有关。如果进一步缩小n-型漂移层102的宽度和p型漂移层106的宽度，那么，能进一步提高n-型漂移层102的杂质浓度，能达到进一步降低导通电阻和进一步提高耐压。
在设计这种MOSFET的情况下，n-型漂移层102和p型漂移层106的杂质浓度是决定耐压和导通电阻的关键。从原理上讲，通过使n-型漂移层102和p型漂移层106各自的掺杂量相等，能使杂质浓度等效地为零，能实现耐高压。
但是，关于过去的超大结结构的半导体器件，在其设置状态是对器件活性区域部分(以下称为单元区域部分)进行包围的接合终端区域部分中，尚未找到在截止状态(off状态)和关断(down off)时能获得高耐压的有效结构。因此，在单元区域部分和接合终端区域部分中，因耗尽层的扩展方法不同，所以最佳杂质浓度不同。因此，在单元区域部分和接合终端区域部分中若按照相同的掺杂量进行制造，则在终端部耐压下降，在该部位电场局部集中，其结果，器件会被破坏。这样存在的问题是，用现有技术不能为整个器件获得充分的高耐压性能。
并且，当实际制造时，工艺之间有误差，所以，很难使n-型漂移层102和p型漂移层106各自的掺杂量完全相等，因此耐压性能差。所以，在设计器件时必须考虑这种工艺余量所造成的耐压不良。为了降低导通电阻，有效的方法是提高n-型漂移层102的杂质浓度。在这一方面，对耐压的工艺余量取决于n-型漂移层102和p型漂移层106之间的掺杂量的差。因此，在提高了n-型漂移层102的杂质浓度的情况下，决定工艺余量的掺杂量的差本身并不是应当变化的，所以，允许的掺杂量和n-型漂移层102的掺杂量之比减小。即工艺余量减小。
发明内容
本发明是鉴于上述情况而提出的，其目的在于提供一种比过去更容易且更好、能耐高压、能兼顾高耐压特性和低导通电阻特性的半导体器件及其制造方法。
本发明是为了通过以下方法解决上述问题。
也就是说，若采用本发明，则能提供如下的半导体器件。
一种半导体器件，其特征在于具有：第1的第1导电型半导体层，其具有单元区域部分、及被设置成对该单元区域部分进行包围的接合终端区域部分；第2的第1导电型半导体层，其形成于上述第1的第1导电型半导体层的一边的表面；第1主电极，用于和上述第2的第1导电型半导体层进行电气连接；第1的第2导电型半导体层，其分别形成在上述第1的第1导电型半导体层的上述单元区域部分内大致与上述第1的第1导电型半导体层的一边的表面相垂直的方向上，周期性地布置在与上述一边的表面相平行的任意方向，即第1方向上；第2的第2导电型半导体层，其有选择地形成于与上述第1的第1导电型半导体层的另一边的表面部，与上述第1的第2导电型半导体层相连接；第3的第1导电型半导体层，其有选择地形成于上述第2的第2导电型半导体层的表面部；第2主电极，其被形成为与上述第2的第2导电型半导体层的表面和第3的第1导电型半导体层的表面相连接；控制电极，其隔着栅绝缘膜，形成在上述第1的第1导电型半导体层的另一边的表面中的被相邻的上述第2的第2导电型半导体层夹持的区域、上述相邻的第2的第2导电型半导体层的表面、及上述第3的第1导电型半导体层的表面上；以及第3的第2导电型半导体层，其在上述接合终端区域部分内形成为与第2的第1导电型半导体层接触，并且周期性地布置在上述第1方向及与上述第1方向相垂直的方向即第2方向中的至少一个方向上，直到上述接合终端区域部分的由上述第1的第1导电型半导体层构成的周边附近。
并且，若采用本发明，则能提供如下的半导体器件的制造方法。
一种半导体器件的制造方法，该半导体器件的结构是在第1导电型半导体层内具有纵横比R的第2导电型半导体层的超大结结构，该半导体器件的制造方法的特征在于具有以下工序：第1工序，在第1导电型半导体层内，形成具有纵横比R/N的沟槽，其中N为大于等于2的自然数；第2工序，通过埋入上述沟槽，外延生长第2导电型半导体层；第3工序，去除上述第2导电型半导体层，直到露出上述第1导电型半导体层的表面为止；第4工序，在上述第1导电型半导体层和上述第2导电型半导体层上，通过只以实质上与上述第1工序形成的沟槽深度相同的长度来增加层厚，外延生长上述第1导电型半导体层；第5工序，通过露出由上述第1工序形成的沟槽内所埋入的上述第2导电型半导体层，有选择地去除上述第1导电型半导体层；将上述第2至第5工序重复N-1次的工序。
附图说明
图1是表示涉及本发明的半导体器件的第1实施例的概要结构的俯视图。
图2是沿图1所示的半导体器件的切断线A-A的剖视图。
图3是沿图1所示的半导体器件的切断线B-B的剖视图。
图4是表示涉及本发明的半导体器件的第2实施例的概要结构的俯视图。
图5是沿图4所示的半导体器件的切断线A-A的剖视图。
图6是沿图4所示的半导体器件的切断线B-B的剖视图。
图7是表示涉及本发明的半导体器件的第3实施例的概要结构的俯视图。
图8是表示涉及本发明的半导体器件的第4实施例的概要结构的俯视图。
图9是沿图8所示的半导体器件的切断线A-A的剖视图。
图10是表示图8所示的半导体器件的一个变形例的剖视图。
图11是表示涉及本发明的半导体器件的第5实施例的概要结构的俯视图。
图12是沿图11所示的半导体器件的切断线A-A的剖视图。
图13是表示涉及本发明的半导体器件的第6实施例的概要结构的俯视图。
图14是沿图12所示的半导体器件的切断线A-A的剖视图。
图15是沿图12所示的半导体器件的切断线B-B的剖视图。
图16是表示图12所示的半导体器件的一个变形例的剖视图。
图17是表示涉及本发明的半导体器件的第7实施例的概要结构的俯视图。
图18是沿图17所示的半导体器件的切断线A-A的剖视图。
图19是表示涉及本发明的半导体器件的第8实施例的概要结构的俯视图。
图20是沿图19所示的半导体器件的切断线A-A的剖视图。
图21是沿图19所示的半导体器件的切断线B-B的剖视图。
图22是表示涉及本发明的半导体器件的第9实施例的概要结构的俯视图。
图23是沿图22所示的半导体器件的切断线A-A的剖视图。
图24是表示涉及本发明的半导体器件的第10实施例的概要结构的俯视图。
图25是沿图24所示的半导体器件的切断线A-A的剖视图。
图26是沿图24所示的半导体器件的切断线B-B的剖视图。
图27是表示涉及本发明的半导体器件的第11实施例的概要结构的俯视图。
图28是分别表示单元区域部分和接合终端区域部分中的p型掺杂剂量和耐压的关系的曲线图。
图29是表示涉及本发明的半导体器件的第12实施例的概要结构的俯视图。
图30是表示与p型RESURF层和n-型漂移层的掺杂量平衡相对应的耐压变化的曲线图。
图31是表示涉及本发明的半导体器件的第13实施例的概要结构的俯视图。
图32是表示涉及本发明的半导体器件的第14实施例的概要结构的俯视图。
图33是表示涉及本发明的半导体器件的第15实施例的概要结构的俯视图。
图34是表示涉及本发明的半导体器件的第16实施例的概要结构的俯视图。
图35是表示涉及本发明的半导体器件的制造方法的一种实施例的概要剖视图。
图36是表示采用现有技术的具有超大结结构的大功率MOSFET的概要结构的模式剖视图。
具体实施方式
以下参照附图，详细说明本发明的实施例。首先说明涉及本发明的半导体器件的实施例，最后说明涉及本发明的半导体器件的制造方法的实施例。
(A)半导体器件的实施例
以下以具有超大结结构的大功率MOSFET为例进行说明。但是，涉及本发明的半导体器件并不仅限于此，而是也能适用于具有超大结结构的SBD和MPS二极管、SIT、JFET、IGBT等开关器件、二极管和开关器件的复合器件或集成电路。
(1)第1实施例
图1是表示涉及本发明的半导体器件的第1实施例的概要结构的俯视图。图2和图3分别是沿图1的切断线A-A、B-B的本实施例的半导体器件的剖视图。与图36加以对比即可看出；本发明实施例的半导体器件1的特征在于：n型漂移层26和p型漂移层28不仅形成在单元区域部分，而且形成到接合终端区域部分的周边近旁。以下进一步详细说明本实施例的半导体器件1的结构。
本实施例的半导体器件1具有：n+型漏极层20、漏极40、n型漂移层26、p型漂移层28、p型基极层30、n+型源极层32、源极38、绝缘栅极36、场极(field plate)48。
漏极40形成在n+型漏极层20的一边的表面上，在图2和图3中形成在底面。p型漂移层28形成在n+型漏极层20的另一边的表面上，在图2和图3中，通过在上面形成的n型半导体层26内，分别从与n+型漏极层20的边界面到n型半导体层26的表面部为止，构成条形状而形成，各条状的p型漂移层28在n+型漏极层20的表面上在水平的规定方向上按规定间隔不仅布置在单元区域部分上，而且布置在接合终端区域部分上。在n型半导体层26内，被这些p型漂移层28夹持的区域构成n型漂移层26。关于n型漂移层26和p型漏极层28中的任一项，也都是，其宽度和杂质浓度例如在5μm的情况下，杂质浓度约为4×1015cm-3，若宽度为1μm，则其杂质浓度约为2×1016cm-3。
p型基极层30以与p型漂移层28相连接的方式，有选择地形成在n型半导体层内26的表面部上。n+型源极层32有选择地形成在p型基极层30的表面部上。源极38被形成为在p型基极层30的表面上，与相邻的n+型源极层32以及被它们夹持的p型基极层30连接。再者，被这些源极38包围的绝缘栅极36隔着绝缘膜34布置在n型漂移层26的表面，与其邻接的p型基极层30的表面以及与该p型基极层30相连接的n+型源极层32的表面上。利用这种结构，半导体器件1构成一种把绝缘栅极36正下边的p型基极层30的表面部作为沟道区的电子注入用n沟道MOSFET。在本实施例中，对具有平面型栅结构的情况进行说明，但也可以采用沟槽型的栅结构。这一点对以下各实施例也是一样。
半导体器件1在接合终端区域部分中与单元区域部分的边界近旁的表面部，还具有对单元区域部分形成包围的p型基极层30a。p型基极层30a以离散状态连接在接合终端区域部分中所设置的p型漂移层28a中最接近单元区域部分的p型漂移层28上。在接合终端区域部分的表面上，p型基极层30a上的局部区域除外，形成绝缘膜46，在该绝缘膜46上，场极48形成对单元区48的包围，在与p型基极层30a的表面相接触的同时，与源极38进行电连接。在接合终端区域部分的周边，在n型漂移层26的表面部上形成高浓度的n+型沟道阻挡层42，在该n+型沟道阻挡层42上设置电极44。
图2和图3内的虚线表示等电位线，这是利用n型漂移层26和p型漂移层28的宽度为8μm，杂质浓度为2×1015cm-3，厚度为50μm的条件进行计算的模拟结果。
本实施例的半导体器件1在关断时，对于平面视图中的漂移层26(26a)、28(28a)的与条的纵长方向(图1的B-B方向，以下称为水平方向)相垂直的方向(图1的A-A方向，以下称为垂直方向)，从与n型漂移层26a和p型漂移层28a的单元区域部分相接近的一侧向器件周边进行耗尽化；在水平方向上从漂移层26a、28a的器件周边部向单元区域部分，在其边界面上同时进行耗尽化。这时，电子从n型漂移层26a经n+型漏极层20，向漏极40排出，这一方面，空穴从p型漂移层28a经p型基极层30a和场极48，向源极38排出。但是，在垂直方向，空穴被排出，形成对n型漂移层26a和p型漂移层28a的结进行横切。再有，在关断状态下，如图2和图3所示，利用场极48来使等电位线的间隔实现均匀化，所以，这样使电场平缓。其结果，能使半导体器件1获得稳定的耐高压。
而且，n型漏极层20的结构不受图1～图3所示方式的限制，例如可以采用外延晶片衬底和对其按规定深度进行热扩散的层、或者进行了杂质热扩散的扩散层等。并且，在本实施例中，采用了n型漏极层20和n型半导体层26的2层结构。也可以在他们之间插入浓度连续变化的中间层。并且，在本实施例中如图2和图3所示，在具有单一厚度的绝缘膜46上，形成了场极48，但并不仅限于此，例如，也可以像后述的第11～第16的实施例那样，设置成随着接近周边部而使绝缘膜46的厚度逐渐增大。这些对以下第2～第10实施例也是一样。
(2)第2实施例
图4是表示涉及本发明的半导体器件的第2实施例的概要结构的俯视图。图5和图6分别是沿图4的切断线A-A、B-B的本实施例的半导体器件的剖视图。
本实施例的半导体器件2，不使用图1所示的半导体器件1所具有的场极48，而是具有p-型RESURF层52，该p-型RESURF层52与布置在接合终端区域部分内对单元区进行包围p型基极层30a相连接，进一步形成对其包围的状态。半导体器件2的其他结构实质上与图1所示的半导体器件1相同。
如图2和图3的等电位线所示，具有这样的p-型RESURF层52，这样，也能在关断时缓和各电场，所以能获得稳定的耐高压性能。
(3)第3实施例
图7是表示涉及本发明半导体器件的第3实施例的概要结构的俯视图。而且，同图中的沿切断线A-A的剖视图实质上与图2相同。
本实施例的半导体器件3的特征在于：不同于上述实施例，p型漂移层54、54a具有圆形的平面形状。用这种形状来构成p型漂移层，在器件表面上，在水平面内的任意方向上也同样能延伸耗尽层。
而且，图7表示具有圆图形的情况，但也可以是4角形或6角形等多角形的图形。并且n型漂移层26也可以形成具有图形的状态。并且，和上述第2实施例一样，也能采用RESURF层，以取代场极48。
(4)第4实施例
图8是表示涉及本发明的半导体器件的第4实施例的概要结构的俯视图。图9是沿图8的切断线A-A的本实施例的半导体器件的剖视图。
本实施例的半导体器件4不同于上述第1～第3实施例，它具有与单元区域部分的n型漂移层26相比浓度低的n-型基极层68，作为接合终端区域部分的n型基极层。再有，半导体器件4除p型漂移层27外，在接合终端区域部分内没有漂移层。在n-型基极层68的表面部分，有选择地形成了p型基极层30a和多个p型保护环(guard ling)层62，对单元区进行包围。在p型基极层30a的下方，与其布置相应形成p型漂移层27，这样，p型基极层30a经漏极层20而连接在漏极40上。
这样，若采用本实施例，则即使在接合终端区域部分内没有多个漂移层的情况下，也能利用对单元区域部分包围的单一超大结结构、以及在其周围的表面部上同样地形成对单元区进行包围的p型保护环层62，来获得稳定的耐高压。
本实施例的一个变形例的剖视图示于图10。同图所示的半导体器件4’在接合终端区域部分内具有和单元区域部分的n型漂移层26同一浓度的n型基极层22，在接合终端区域部分也设置p型漂移层29，并将其连接在n型基极层22的表面上有选择地设置的p型保护环层62’上。再有，在接合终端区域部分的周边部上形成p型漂移层29’并使其露出到n型基极层22的表面上。利用这些结构，使扩展到接合终端区域部分的等电位线变得平缓，所以，能获得稳定的耐高压性能，结果，能抑制接合终端区域部分的耐压下降。
(5)第5实施例
图11是表示涉及本发明的半导体器件的第5实施例的概要结构的俯视图，图12是沿图11的切断线A-A的本实施例的半导体器件的剖视图。而且，沿图11的切断线B-B的剖视图与图3相同。
本实施例提供一种适用于如下所述的半导体器件的接合终端区域部分结构，该半导体器件具有的绝缘膜是与水平方向相平行而形成在单元区域部分n型漂移层26内。
如图11和图12所示，在本实施例的半导体器件5中，在n型漂移层26(26a)内，在水平方向上形成沟槽64，沟槽内部形成绝缘膜66。这种绝缘膜，可采用下列制造方法：例如在由低浓度的n-型基极层68构成的衬底上形成条状的沟槽64，使其从单元区域部分向接合终端区域部分延伸，在该沟槽64的侧壁上利用离子注入等方法来掺入n型杂质和p型杂质后通过热扩散而制成。这样，围绕绝缘膜66形成n型漂移层26(26a)和p型漂移层28(28a)。所以，在接合终端区域部分，在水平方向上，绝缘膜66和两个漂移层26a、28a延伸到周边部近旁。在垂直方向上形成绝缘膜66和漂移层。
其理由是：假定在垂直方向上形成绝缘膜66和漂移层26a、28a，则由于存在绝缘膜66，所以，在关断时p型漂移层28a内的空穴排不出去，结果，耗尽层不延伸，电场集中在最外周的单元上，可能破坏器件。
如图12所示，本实施例的半导体器件5还具有按以下方式设置的场极48，即在接合终端区域部分内在低浓度的n-型基极层68上通过绝缘膜46来包围单元区，所以，耗尽层充分扩展，能获得耐高压性能。
(6)第6实施例
图13是表示涉及本发明的半导体器件的第6实施例的概要结构的俯视图。图14和图15分别是沿图13的切断线A-A、B-B的本实施例的半导体器件的剖视图。
本实施例的半导体器件6，不同于上述第5实施例，绝缘膜66仅在单元区域部分内形成，不向接合终端区域部分内延伸。再有，在半导体器件6的接合终端区域部分，也不形成n型漂移层和p型漂移层。在本实施例中，在接合终端区域部分内形成杂质浓度比n型漂移层26低的n-型基极层68，在该n-型基极层68的表面上，有选择地形成p型基极层30a和多个p型保护环层62，对单元区进行包围，在p型基极层30a的表面上与源极38a相接触。并且，在p型基极层30a的下方与该布置相对应而形成p型基极层27，这样，p型基极层30a通过漏极层20与漏极40相连接。利用这种接合终端区域部分结构也能使本实施例的半导体器件6获得充分的耐高压。
图16是表示本实施例的一个变形例的俯视图。在本例的半导体器件6’中，绝缘膜72也仅在单元区域部分内形成在垂直方向上，这样，绝缘膜72具有网眼的平面形状。半导体器件6’的其他结构实质上与图13所示的半导体器件6相同。即使在绝缘膜72在单元区域部分具有这种结构的情况下，也不会使绝缘膜72向接合终端区域部分延伸，而且，在接合终端区域部分形成了p型保护环层62，所以，半导体器件6’能获得充分的耐高压。
(7)第7实施例
图17是表示涉及本发明的半导体器件的第7实施例的概要结构的俯视图。图18是沿图17的切断线A-A的本实施例的半导体器件的剖视图。而且沿图17的切断线的剖视图与图3相同。
本实施例的半导体器件7除上述第5实施例的半导体器件5的结构外，还具有：在接合终端区域部分内在垂直方向形成的绝缘膜76、在接合终端区域部分内分别在垂直方向上形成并周期性地布置在水平方向上的n型漂移层166和p型漂移层168。采用这种结构，垂直方向也可水平方向一样，在关断时p型漂移层168内的空穴能被排出，所以，耗尽层充分扩展，能获得耐高压性能。
(8)第8实施例
图19是表示涉及本发明的半导体器件的第8实施例的概要结构的俯视图。图20和图21分别是沿图19的切断线A-A、B-B的本实施例的半导体器件的剖视图。
在本实施例中，不同于图11所示的第5实施例，从单元区域部分向接合终端区域部分延伸而形成的绝缘膜76和漂移层26a、28a，也在垂直方向上周期性地布置直到接合终端区域部分的周边近旁为止。并且在接合终端区域部分的表面部上设置了为包围单元区而具有规定宽度的p-RESURF层52。进一步在接合终端区域部分内在周期性地布置在垂直方向上的各p型漂移层28a4～28a7上设置用于固定电位的电极78(参见图20)，这些电极78一边保持相互之间的间隔，一边弯曲成与源极38a的隅角部共有中心的圆弧，形成与p型漂移层28a1～28a3相垂直的延伸状态，在这些延伸部分与p型漂移层28a1～28a3相连接(参见图2)。
本实施例的半导体器件8，利用上述结构，在关断时使周期性地设置在垂直方向上的p型漂移层3a4～7内的空穴通过电极78排出，所以在水平方向和垂直方向这2个方向上耗尽层均等地进行延伸。这样能保持耐高压。
(9)第9实施例
图22是表示涉及本发明的半导体器件的第9实施例的概要结构的俯视图。图23沿图22的切断线A-A的本实施例的半导体器件的剖视图。而且，沿图22的切断线B-B的剖视图与图3相同。
本实施例的半导体器件9不同于上述第8实施例，它在接合终端区域部分中在各水平方向上形成条状，在垂直方向上周期性布置的绝缘膜84、以及围绕它而形成的n型漂移层172，分别在水平方向上进行分割，在平面视图中形成格子形状，这样一来，p型漂移层178的水平方向的区域在垂直方向上互相连接。利用这种在垂直方向上的p型漂移层178的连接结构，在关断时能排出空穴。并且，本实施例的半导体器件9，具有场极48，它和上述第1实施例一样，与形成对单元区进行包围的状态的p型基极层30a相连接，延长到形成在接合终端区域部分上的绝缘膜46上，形成场极48。这样能平缓接合终端区域部分中的电场。其结构能获得充分的耐高压性。
(10)第10实施例
图24是表示涉及本发明的半导体器件的第10实施例的概要结构的俯视图。图25和图26是分别沿图24的切断线A-A、B-B的本实施例的半导体器件的剖视图。
本实施例的半导体器件10，没有图19所示的半导体器件8的p-RESURF层52和电极78，而具有为包围单元区而在接合终端区域部分上用半绝缘性多晶硅等来形成的电阻性场极(Resistive FieldPlate：RFP)50。RFP50通过与单元区的边界近旁的p型基极层30a，或者直接地与源极38a相连接，且连接到p型型漂移层28a上。尤其与使单元区域部分的p型漂移层28在水平方向上延伸的部分相当的p型漂移层28a1和28a2，在其大致总长中，与RFP50相接触。(参见图26)。并且，在接合终端区域部分内按垂直方向周期性形成的p型漂移层28a4～28a7，在与水平方向中的单元区域部分的宽度相对应的宽度中，离散状地与RFP50相接触(参见图25)。
采用这种结构，当关断时空穴从p型漂移层28a通过RFP50排出到源极38a上，所以，半导体器件10能实现充分的耐高压。
(11)第11实施例
图27是表示涉及本发明的半导体器件的第11实施例的概要结构模式剖视图。
图27所示的纵型大功率MOSFET11具有：形成n-型基极层的半导体层102、n+漏极层100、漏极40、形成超大结结构的多个p型RESURF层106、130、p型基极层108、n+型源极层110、栅极114和源极116。
n+漏极层100形成在n-型基极层102的一边的表面，在图27中形成在下面；栅极40形成在n+漏极层100上。
p型RESURF层106、130布置在n-型基极层102的另一边的表面部，在图27中为上面部，不仅布置在单元区域部分上，而且也在规定方向上周期性地布置在接合终端区域部分上，这样形成超大结结构，因为p型RESURF层106作为p型漂移层106使用，并且，在n-型基极层102中，被夹持在这些p型漂移层106内的区域部分作为n-型漂移层102使用。
p型基极层108在单元区域部分的n-型基极层102的表面部有选择地形成与p型漂移层106相连接的状态。n+型源极层110在p型基极层108的表面部有选择地扩散形成为具有条形的平面形状。p型基极层108，例如按照约3×1017cm-3的杂质浓度，约形成2.0μm的深度；并且，n+型源极层110，例如按照1×1010cm-3的杂质浓度，约形成0.2μm的深度。
栅极114，在从n+型源极层110和p型基极层108的表面起通过n-型漂移层102的表面到相邻的p型基极层108和n+型源极层110的表面为止的区域内，通过膜厚约0.1μm的栅绝缘膜，例如Si氧化膜112，形成条状的平面形状。源极116形成在p型基极层108的表面部的一边的n+型源极层110的表面区、p型基极层108的表面区以及相邻的n+型源极层110的表面区内，构成为条形的平面形状，被布置成对栅极114进行夹持的状态。
在纵型大功率MOSFET11的接合终端区域部分中的超大结结构上，通过绝缘膜126而形成金属或多晶硅等导电性膜128，这样来构成接合终端区域部分中的场极结构。而且在器件周边的表面部设置了用n层形成，停止耗尽化的场阻挡层42。
采用这种结构，在加高压时利用场极128来使接合终端区域部分的超大结结构部迅速进行耗尽化，使接合终端区域部分等效地变成低杂质浓度，所以能抑制接合终端区域部分中的电场集中，能保持耐高压性能。而且，在接合终端区域部分的表面部形成RESURF层，也和场极一样使超大结结构部迅速耗尽化，所以，能获得同样效果。在图27中，场极128具有和源极116相同电位的结构，但不仅限于此，也可以制造成与栅极114相同电位的结构。
使接合终端区域部分的p型漂移层130的掺杂量大于单元区域部分的p型漂移层106的掺杂量，能抑制接合终端区域部分的耐压下降。p型漂移层106、130的掺杂量是宽度和杂质密度的积。
图27中，接合终端区域部分的p型漂移层130形成的宽度大于单元区域部分的p型漂移层106。但形成的杂质密度与p型漂移层106相同。这样，接合终端区域部分中的p型掺杂剂的掺杂量增多，其结果，能抑制接合终端区域部分中的耐压下降。
而且，不仅限于该结构，例如，使单元区域部分的p型漂移层106的宽度和接合终端区域部分的p型漂移层130的宽度相同，仅使接合终端区域部分提高杂质密度，也能获得同样效果。
图28是表示在单元区域部分和接合终端区域部分中当p型掺杂量变化时耐压分别变化的曲线图。同图的横坐标表示p型漂移层的掺杂量Np与n-型漂移层的掺杂量Nn之比。如同图所示，可以看出：在单元区域部分中，在n-型漂移层掺杂量和p型漂移层掺杂量相等(不平衡为0％)的情况下，能获得最高的耐压性，p型漂移层的掺杂量相对增多或减少，均与其比率相对应以0％点为中心，使耐压对称地下降。另一方面，在接合终端区域部分中，在p型漂移层掺杂量相对提高10％的情况下，可以获得最高的耐压。这样，在单元区域部分和接合终端区域部分中最佳p型漂移层的掺杂量不同，若在单元区域部分按照和最佳p型漂移层浓度相同的浓度也在接合终端区域部分形成p型漂移层，则在接合终端区域部分耐压下降。从图28中也可看出，在接合终端区域部分最佳掺杂量比单元区域部分高。
单元区域部分中的p型漂移层掺杂量若也包括工艺余量，则最佳值为n-型漂移层的80％～120％。接合终端区域部分中的p型漂移层掺杂量若也包括工艺余量，则最佳值为n-型漂移层的90％～130％。所以，终端部的p型漂移层掺杂量最好为单元区域部分的p型漂移层掺杂量的75％～163％。能得到最高耐压的p型漂移层掺杂量是终端部较高，所以，终端部的p型漂移层掺杂量相对于单元区域部分的掺杂量最好为100％～163％。
超大结结构的形成方法，例如无论是反复进行离子注入和埋入晶体生长的方法，还是形成沟槽进行埋入外延的方法，在形成沟槽后从倾斜方向进行离子注入的方法的任一种均可。
提高接合终端区域部分的p型漂移层浓度可根据超大结结构的各种形成方法来决定。
反复进行离子注入和埋入晶体生长形成超大结结构的方法，既可以是在单元区域部分和接合终端区域部分别进行离子注入，也可以是在单元区域部分和接合终端区域部分改变离子注入的掩模开口宽度同时进行离子注入。
在形成沟槽后通过晶体生长来埋入沟槽内的方法，或者从倾斜方向进行离子注入和气相扩散，形成超大结结构的方法，也可以在单元区域部分和接合终端区域部分改变沟槽宽度和台面宽度。
并且，使p型漂移层掺杂量在单元区域部分和终端部都相同，使接合终端区域部分的n-型漂移层掺杂量比单元区域部分少，也能获得同样效果。
(12)第12实施例
图29是表示涉及本发明的半导体器件的第12实施例的概要结构的模式剖视图。
本实施例的半导体器件12的特征在于：在单元区域部分和接合终端区域部分中用单元间距不同的p型漂移层来构成超大结结构。也就是说，使接合终端区域部分的p型漂移层132的单元间距比单元区域部分的p型漂移层106小。这样，通过减少接合终端区域部分的单元宽度来加快在关断时在接合终端区域部分处的耗尽化。其结果，能抑制在接合终端区域部分的耐压下降。
图30是表示与p型漂移层和n-型漂移层的掺杂量平衡相对应的耐压的变化的曲线图。n-型漂移层的杂质浓度为2.5×1015cm-3。若对单元间距为16μm时和为8μm时进行比较，则单元间距缩小到8μm时与杂质平衡相对应，耐压降低量减小。由此可见、通过减小单元间距可以增大对杂质浓度平衡的余量。
再有，若把注意力集中到n-型漂移层和p型漂移层的掺杂量平衡上，则即使改变单元宽度，也是耐压最高的最佳p型漂移层掺杂量比n-型漂移层多。由此可见，即使在接合终端区域部分的单元宽度减小的情况下，也最好使接合终端区域部分的p型漂移层掺杂量比单元区域部分多。
(13)第13实施例
图31是表示涉及本发明的半导体器件的第13实施例的概要结构的模式剖视图。
本实施例的半导体器件13的特征在于接合终端区域部分的p型漂移层134的形状，通过使上述各实施例中的该断面形状不是柱状而是水珠状进行埋入，。假定构成超大结结构的p型漂移层134在单元区域部分具有这种水珠状的断面形状，那么，由于关断而进行耗尽化后，保持p型漂移层的耗尽化，但在本实施例中，因为水珠状的断面形状的p型漂移层134仅形成在接合终端区域部分内，所以，不会影响半导体器件13的导通动作。
在形成超大结结构时，在采用反复进行离子注入和埋入晶体生长的方法的情况下，若在接合终端区域部分减少超大结结构的单元间距，则离子注入的掺杂剂量在终端区减少。本实施例的p型漂移层134是为了解决这种问题而采用了埋入生长后的扩散的情况下而获得的结构。也就是说，若采用埋入生长后的扩散，则埋入的p层的浓度，在单元区域部分较高，在接合终端区域部分较低。其结果，在单元区域部分上下的p层连接，形成柱状的断面形状，这样形成p型漂移层。但在接合终端区域部分各埋入层不连接，具有水珠状的断面形状。但是，若在接合终端区域部分使单元间距过窄，则相邻的p型漂移层之间互相连接在一起，所以，接合终端区域部分的单元间距最好设定为单元区域部分的单元间距的一半以上。
(14)第14实施例
图32是表示涉及本发明的半导体器件的第14实施例的概要结构的模式剖视图。本实施例的半导体器件14，其形成的状态是：在接合终端区域部分的超大结结构的单元宽度比单元区域部分中的单元宽度窄，而且，在接合终端区域部分p型漂移层136的台面宽度相对较宽。这样，能使接合终端区域部分的p型漂移层136的杂质浓度比单元区域部分高。采用这种结构，本实施例的半导体器件14能抑制接合终端区域部分的耐压下降。
(15)第15实施例
图33是表示涉及本发明的半导体器件的第15的实施例的概要结构的剖视图。与图27所示的半导体器件11相对比，可以看出，本实施例的半导体器件15的特征在于还具有设置在超大结结构和n+漏层100之间的n-型漂移层142，由该n-型漂移层142和超大结结构来构成n型漂移层。n-型漂移层142形成的杂质浓度低于超大结结构中的n-型漂移层102。即使在具有这种n-型漂移层142的情况下，也是由上部的超大结结构的耗尽化来决定耐压，所以，能设计出与上述超大结结构的半导体器件1～10相同的结的终端区域结构。在本实施例的半导体器件15中，和图27所示的第11实施例一样，使接合终端区域部分中的p型漂移层130的宽度大于单元区域部分的p型漂移层106，这样能使接合终端区域部分的超大结结构的p型掺杂量大于单元区域部分。因此，能抑制接合终端区域部分的耐压下降。
(16)第16实施例
图34是表示涉及本发明的半导体器件的第16实施例的概要结构的模式剖视图。和上述第12实施例一样，在图34所示的半导体器件16中，用n-型漂移层142和超大结结构来构成n型漂移层。n-型漂移层142，其杂质浓度低于超大结结构中的n-型漂移层102。在本实施例中，作为接合终端区域部分结构使接合终端区域部分的超大结结构的单元间距小于单元区域部分的单元间距。这样，能扩大对p型漂移层132和n-型漂移层102的浓度平衡的余量。再有，若使接合终端区域部分的p型漂移层132的掺杂量大于单元区域部分，则能进一步抑制接合终端区域部分的耐压下降。
(B)半导体器件的制造方法的实施例
图35是表示涉及本发明的半导体器件的制造方法的一实施例的概要剖视图。本实施例提供一种本发明半导体器件的各实施例中的超大结结构用较少的晶体生长次数来进行形成的方法。
反复进行离子注入和埋入晶体生长的过去的工艺，用扩散来形成p型RESURF层(p型漂移层)，所以，不能使1次的晶体生长膜厚增加，因此，必须反复进行5～7次的离子注入和埋入晶体生长。并且，作为过去的其他工艺，有的方法是在形成沟槽之后利用晶体生长来埋入沟槽内，在此情况下能使埋入生长次数减少到一次。但是，在超大结结构中希望沟槽的纵横比达到5以上，所以，很难进行这种埋入晶体生长。
本实施例的制造方法的特征在于：如图35(a)～(f)所示，纵横比低的沟槽埋入晶体生长反复进行许多次。也就是说，首先，在n-型半导体层151内，按照最终要求的纵横比的一半来形成沟槽154(图35(a))，为对该沟槽154进行埋入，外延生长p-型半导体层156(同图(b))。然后，使p-型半导体层156后退，直到露出n-型半导体层151的表面为止，获得对沟槽进行埋入的半导体层158(同图(c))。然后，通过覆盖n-型半导体层151和p-型半导体层158，再外延生长n-型半导体层，形成膜厚与p-型半导体层158相同的n-型半导体层160(同图(d))。接着，在n-型半导体层160内形成与沟槽154一致的沟槽162(同图(e))。再有，通过覆盖n-型半导体层153和p-型半导体层158(同图(f))，外延生长n-型半导体层164，。这样，若采用本实施例的半导体器件制造方法，则比较容易进行埋入生长，所以，与反复进行离子注入和埋入晶体生长的过去的工艺相比，用较少的晶体生长次数即可形成超大结结构。
而且，在本实施例中，用2次沟槽埋入晶体生长来形成超大结结构，但并不仅限于此，例如也可以把每一次的纵横比设定在求出的纵横比的1/3以下，分3次以上反复进行沟槽埋入晶体生长。并且，把第1次和第2次的超大结结构分别形成为条状，形成相互垂直的状态，这样能准确地进行对位。
以上说明了本发明的实施例。但本发明并不仅限于上述实施例，也可以在该技术范围内进行各种更改而加以实施。例如，在上述各实施例中，超大结结构、p型基极层、n+型源极层和栅极形成为条状，但也可以布置成棋盘格子状或曲折交错状。并且虽然说明了用硅作为半导体材料的纵型大功率MOSFET，但也可以采用其他材料，例如碳化硅(SiC)、氮化镓(GaN)、氮化铝(AlN)等化合物半导体，以及金刚石。
发明的效果
如上所述，本发明具有以下效果。
也就是说，若采用本发明，则可提供能同时实现低导通电阻、高耐压的半导体器件。
并且，若采用本发明，则用较少的工序数即可形成具有超大结结构的半导体器件。

Claims (19)

1、一种半导体器件，其特征在于具有：
第1的第1导电型半导体层，其具有单元区域部分、及被设置成对该单元区域部分进行包围的接合终端区域部分；
第2的第1导电型半导体层，其形成于上述第1的第1导电型半导体层的一边的表面；
第1主电极，用于和上述第2的第1导电型半导体层进行电气连接；
第1的第2导电型半导体层，其分别形成在上述第1的第1导电型半导体层的上述单元区域部分内大致与上述第1的第1导电型半导体层的一边的表面相垂直的方向上，周期性地布置在与上述一边的表面相平行的任意方向即第1方向上；
第2的第2导电型半导体层，其有选择地形成于与上述第1的第1导电型半导体层的另一边的表面部，与上述第1的第2导电型半导体层相连接；
第3的第1导电型半导体层，其有选择地形成于上述第2的第2导电型半导体层的表面部；
第2主电极，其被形成为与上述第2的第2导电型半导体层的表面和第3的第1导电型半导体层的表面相连接；
控制电极，其隔着栅绝缘膜，形成在上述第1的第1导电型半导体层的另一边的表面中的被相邻的上述第2的第2导电型半导体层夹持的区域、上述相邻的第2的第2导电型半导体层的表面、及上述第3的第1导电型半导体层的表面上；以及
第3的第2导电型半导体层，其在上述接合终端区域部分内形成为与第2的第1导电型半导体层接触，并且周期性地布置在上述第1方向及与上述第1方向相垂直的方向即第2方向中的至少一个方向上，直到上述接合终端区域部分的由上述第1的第1导电型半导体层构成的周边附近。
2、如权利要求1所述的半导体器件，其特征在于：上述第3的第2导电型半导体层分别形成在大致与上述第1的第1导电型半导体层的一边的表面相垂直的方向上。
3、如权利要求1所述的半导体器件，其特征在于：上述第3的第2导电型半导体层形成为具有多角形或圆形的断面形状。
4、如权利要求1所述的半导体器件，其特征在于：上述第1的第2导电型半导体层和上述第3的第2导电型半导体层的至少一个具有多角形或圆形的平面形状。
5、如权利要求1所述的半导体器件，其特征在于：上述第1的第2导电型半导体层和上述第3的第2导电型半导体层具有条状的平面形状。
6、如权利要求1所述的半导体器件，其特征在于：还具有绝缘膜，该绝缘膜在上述第1的第2导电型半导体层的内部、上述第3的第2导电型半导体层的内部、上述第1的第1导电型半导体层中被上述第1的第2导电型半导体层夹持的区域的内部、上述第1的第1导电型半导体层中被上述第3的第2导电型半导体层夹持的区域的内部、上述第1的第2导电型半导体层和上述第1的第1导电型半导体层的边界面、及上述第3的第2导电型半导体层和上述第1的第1导电型半导体层的边界面的至少任意一处形成。
7、如权利要求6所述的半导体器件，其特征在于：上述绝缘膜具有条状的平面形状。
8、如权利要求7所述的半导体器件，其特征在于：上述绝缘膜以预定间隔互相隔离而分断形成。
9、如权利要求1所述的半导体器件，其特征在于：上述第3的第2导电型半导体层的掺杂量N1大于上述第1的第2导电型半导体层的掺杂量N2。
10、如权利要求9所述的半导体器件，其特征在于：上述第3的第2导电型半导体层的掺杂量N1与上述第1的第2导电型半导体层的掺杂量N2之比为1＜N1/N2≤1.63。
11、如权利要求1所述的半导体器件，其特征在于：上述第3的第2导电型半导体层的布置间隔CP1小于上述第1的第2半导体层的布置间隔CP2。
12、如权利要求11所述的半导体器件，其特征在于：上述第3的第2导电型半导体层的布置间隔CP1与上述第1的第2半导体层的布置间隔CP2之比为1＜CP2/CP1＜2。
13、如权利要求1所述的半导体器件，其特征在于：上述第1的第1导电型半导体层，在上述接合终端区域部分的杂质浓度低于上述单元区域部分的杂质浓度。
14、如权利要求1所述的半导体器件，其特征在于：还具有第4的第1导电型半导体层，其设置在上述第1的第1导电型半导体层和上述第2的第1导电型半导体层之间，杂质浓度低于上述第1的第1导电型半导体层。
15、如权利要求1所述的半导体器件，其特征在于：还具有第4的第2导电型半导体层，其被形成为在上述接合终端区域部分内与单元区域部分的边界面近旁围绕上述单元区域部分，且与上述第1主电极和上述第2主电极相连接的。
16、如权利要求1～15中的任一项所述的半导体器件，其特征在于：还具有包含场极的接合终端区域部分，该场极隔着绝缘膜被设置在上述接合终端区域部分的上述第1的第1导电型半导体层上。
17、如权利要求1～15中的任一项所述的半导体器件，其特征在于：还具有如下的结的终端结构，其含有在上述接合终端区域部分的上述第1的第1导电型半导体层和上述第3的第2导电型半导体层的表面部上形成的RESURF层。
18、如权利要求1～15中的任一项所述的半导体器件，其特征在于：还具有如下的结的终端结构，其含有在上述接合终端区域部分的上述第1的第2导电型半导体层或上述第1的第1导电型半导体层和上述第3的第2导电型半导体层的表面上形成的多个保护环层。
19、一种半导体器件的制造方法，该半导体器件的结构是在第1导电型半导体层内具有纵横比R的第2导电型半导体层的超大结结构，该半导体器件的制造方法的特征在于具有以下工序：
第1工序，在第1导电型半导体层内，形成具有纵横比R/N的沟槽，其中N为大于等于2的自然数；
第2工序，通过埋入上述沟槽，外延生长第2导电型半导体层；
第3工序，去除上述第2导电型半导体层，直到露出上述第1导电型半导体层的表面为止；
第4工序，在上述第1导电型半导体层和上述第2导电型半导体层上，通过只以实质上与上述第1工序形成的沟槽深度相同的长度来增加层厚，外延生长上述第1导电型半导体层；
第5工序，通过露出由上述第1工序形成的沟槽内所埋入的上述第2导电型半导体层，有选择地去除上述第1导电型半导体层；以及
将上述第2至第5工序重复N-1次的工序。
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