CN1284746A - 电子元件用的电子封装及其制造方法 - Google Patents

电子元件用的电子封装及其制造方法 Download PDF

Info

Publication number
CN1284746A
CN1284746A CN00119922A CN00119922A CN1284746A CN 1284746 A CN1284746 A CN 1284746A CN 00119922 A CN00119922 A CN 00119922A CN 00119922 A CN00119922 A CN 00119922A CN 1284746 A CN1284746 A CN 1284746A
Authority
CN
China
Prior art keywords
interconnect structure
multilayer interconnect
conductive component
layer
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00119922A
Other languages
English (en)
Other versions
CN1184686C (zh
Inventor
约翰·S·克勒格
罗伯特·D·瑟伯斯塔
戴维·B·斯通
詹姆斯·R·威尔科克斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ultratech Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1284746A publication Critical patent/CN1284746A/zh
Application granted granted Critical
Publication of CN1184686C publication Critical patent/CN1184686C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4641—Manufacturing multilayer circuits by laminating two or more circuit boards having integrally laminated metal sheets or special power cores
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0191—Dielectric layers wherein the thickness of the dielectric plays an important role
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Abstract

提供一种电子封装及制造该电子封装的方法。该封装包括一半导体芯片和一多层互连结构。半导体芯片包括在其表面之一上的多个接触部件,所述接触部件通过许多焊料连接连接到多层互连结构。多层互连结构适于使用其它的多个焊料连接将半导体芯片电互连到电路化基板(例如,电路板)上,多层互连结构包括一导热层,所述导热层由具有选定的厚度和热膨胀系数的材料构成,以基本上防止所述第一多个导电部件和半导体芯片之间的焊料连接失效。该电子封装还包括具有有效模量以确保操作期间多层互连结构足够柔顺性的介电材料。

Description

电子元件用的电子封装及其制造方法
本发明一般涉及安装集成电路的电子封装，特别涉及在这种封装中使用的有机多层互连结构。
例如印刷电路板和芯片载体等的有机基板，已经并正在被开发出许多应用。特别是在许多芯片载体应用中，由于成本降低和电性能增强，因此有希望替代陶瓷基板。在电子封装中使用例如有机芯片载体的多层互连结构将半导体芯片互连到印刷电路板上，引入了许多挑战，其中之一为半导体芯片和有机芯片载体之间的连接点的可靠性，另一个是有机芯片载体和印刷电路板之间连接点的可靠性。
由于半导体芯片输入/输出(I/O)的数量增加超过了外围引线器件的容量，并且随着半导体芯片和印刷电路板小型化需要的不断增加，区域阵列互连是在半导体芯片和有机芯片载体之间以及有机芯片载体和印刷电路板之间进行大量连接的优选方法。如果半导体芯片、有机芯片载体和印刷电路板的热膨胀系数(CTE)彼此相差很大，互连到有机芯片载体上的工业标准的半导体芯片在操作(热循环)期间会承受很大的应力。类似的，有机芯片载体和印刷电路板之间的工业标准球栅阵列(BGA)互连，在操作期间也会承受很大的应力。由于连接的失效甚至是半导体芯片完整性的失效(芯片破裂)显示出可靠性影响的重要性。这些可靠性影响显著地限制了设计的灵活性。例如，限制了半导体芯片的尺寸，或者连接尺寸、形状以及间隔不得不超过工业标准进行定制，以减小这些应力。这些限制会限制有机电子封装优越的电性能，或显著增加电子封装的成本。典型半导体芯片的CTE为百万分之2-3每摄氏度(ppm/℃)，而标准印刷电路板具有更大的CTE为17-20ppm/℃。
因此，需要一种以显著提高电性能的方式将半导体芯片可靠地互连到印刷电路基板或板上。一种电子封装包括多层互连结构、较柔顺并通过选择材料和材料厚度制成的CTE仅为10-12ppm/℃的芯片载体，可基本上防止半导体芯片和有机芯片载体之间以及有机芯片载体和印刷电路板之间互连的失效。此外，这种方法使电子封装的设计显著提高了电性能。相信这种结构及其制造方法将构成显著的技术进步。
因此，本发明的一个目的是通过提供一种电性能显著提高的电子封装来提高电子封装的技术。
本发明的另一个目的是提供一种在电子封装中使用的多层互连结构，此多层互连结构包括一由具有一定厚度和热膨胀系数的材料构成的导热层，可基本上防止半导体芯片和电路化基板之间焊料连接的失效。
本发明的另一个目的是提供一种电子封装，其具有一半导体芯片带有多个接触部件通过焊料连接连到一多层互连结构上。
本发明的再一个目的是提供一种制造这种具有多层互接结构的电子封装的方法，所述多层互连结构较柔顺并包括可基本上防止半导体芯片和多层互连结构之间的焊料连接失效的CTE。
另一个目的是提供一种适合大规模生产方法和结构，从而确保降低成本。
根据本发明的一个方面，提供一种适于使用焊料连接电连接半导体芯片和电路化基板的多层互连结构，该多层互连结构包括一包括第一和第二相对表面的导热层，以及分别设置在第一和第二相对表面上的第一和第二介质层。多层互连结构包括分别设置在第一和第二介质层上的第一和第二多个导电部件，其中每个第一和第二多个导电部件上适于有焊料连接，用于分别电连接到半导体芯片和电路化基板上。导热层由具有选定厚度和热膨胀系数的材料组成，从而基本上防止第一多个导电部件和半导体芯片之间以及第二多个导电部件和电路化基板之间的焊料连接失效。
根据本发明的另一个方面，提供一种制造适于使用焊料连接电连接半导体芯片和电路化基板的多层互连结构的方法，该方法包括提供一具有第一和第二相对表面的导热层以及在导热层的第一和第二相对表面上分别设置第一和第二介质层的步骤。该方法还包括以下步骤：分别在第一和第二介质层上设置第一和第二多个导电部件，其中每个第一和第二的多个导电部件上适于有焊料连接，用于分别电连接到半导体芯片和电路化基板上。导热层由具有选定厚度和热膨胀系数的材料组成，从而基本上防止第一多个导电部件和半导体芯片之间以及第二多个导电部件和电路化基板之间的焊料连接失效。
根据本发明的另一个方面，提供一种电子封装，包括一具有第一表面的半导体芯片(第一表面包括多个接触部件)以及适于将半导体芯片互连到电路化基板上的多层互连结构。多层互连结构包括具有第一和第二相对表面的导热层，分别设置在第一和第二相对表面上的第一和第二介质层，以及分别设置在第一和第二介质层上的第一和第二多个导电部件。第一多个导电部件包括与之电连接的多个焊料连接，相应的一些焊料连接分别电连接到半导体芯片上的相应的一些多个接触部件上。导热层由具有选定的厚度和热膨胀系数的材料组成，从而基本上防止第一多个导电部件和半导体芯片之间的焊料连接失效。
根据本发明的另一方面，提供一种制造电子封装的方法，包括以下步骤：提供具有第一表面的半导体芯片，第一表面上具有多个接触部件，提供一多层互连结构，适于将半导体芯片电互连到电路化基板上，该多层互连结构包括具有第一和第二相对的表面的导热层，分别设置在第一和第二相对表面上的第一和第二介质层，以及分别设置在第一和第二介质层上的第一和第二多个导电部件。该方法还包括在第一多个导电部件上提供第一多个焊料连接，并将相应的一些第一多个焊料连接连接到半导体芯片上相应的一些多个接触部件上的步骤。导热层包括具有选定的厚度和热膨胀系数的材料，以基本上防止第一多个导电部件和半导体芯片之间的焊料连接的失效。
图1为本发明的电子封装正面局部放大剖面图，示出了组装到多层互连结构上的半导体芯片和组装到电路化基板的多层互连结构；以及
图2示出了根据本发明电子封装制造方法的工艺流程图。
本发明提供一种包括多层互连结构(有机芯片载体)和半导体芯片的电子封装，多层互连结构较柔顺并具有约为10到约12ppm/℃的CTE，基本上能防止半导体芯片和封装将组装其上的印刷电路板之间的互连失效。
参考图1，示出了本发明的电子封装10的一个实施例的正面局部剖面图。电子封装10包括具有第一表面14的半导体芯片12，第一表面包括其上的多个接触部件16。多个接触部件优选为控制熔塌芯片连接(C4)的焊料球，每个连接到芯片第一表面14上的各接点(未示出)。在本发明中使用的其它的接触部件的形状为柱形和圆柱形。C4焊料球包括优选具有约97％铅和约3％锡的成分并且熔点约310℃的焊接材料。电子封装包括多层互连结构18，优选为一有机芯片载体，适于借助优选焊料球的多个焊料连接20将半导体芯片12电连接到电路化基板100(例如，印刷电路板)。多层互连结构18(下面将详细介绍)包括具有第一和第二相对表面24和26的导热层22。包括子层29、30、31和32的第一介质层28设置在第一相对表面24上，包括子层35、36、37和38的第二介质层34设置在第二相对表面26上。第一介质层的层29、30和32以及第二介质层34的层35、36和38由有机聚合材料组成，优选填充有颗粒材料。这些介质层的介电常数优选从约1.5到约3.5，较好从约2到约3。可以根据结构18所需要的设计性能特性改变填充介质层的厚度。优选，每个介质层28和34的厚度从约0.001英寸(1密耳)到约9密耳。值得注意的是，介质材料不含有常规编织的玻璃纤维；所述编织的玻璃纤维的存在会使通孔间隔过近。实际上，可以得到小于100密耳，优选小于50密耳，较好25密耳，最好小于10密耳的中心间距，而不会造成两相邻导电通孔之间的电短路。每个介质层28和34的热膨胀系数优选从约2到约8ppm/℃，较好从约2到约3ppm/℃。优选颗粒填料的直径小于约10μm，较好从约5到约8μm。优选，存在的颗粒填料为约30到约70重量百分比，较好从约40到约60材料的重量百分比。优选颗粒填料为二氧化硅。合适的介质层材料包括例如氰酸酯和聚四氟乙烯。适当填充二氧化硅的聚四氟乙烯可以从Rogers公司(Rogers，Connecticut)买到HT2800。第一介质层28和第二介质层34还分别包括第一和第三导电层31和37，位于介质层内用做电源和/或接地连接。第一介质层28和第二介质层34还分别包括第二和第四导电层39和41。导电层39和41优选为信号载体。第二导电层39设置在第一导电层31和导热层22之间。第四导电层41设置在第三导电层37和导热层22之间。导电层31、37、39和41包括如铜或铝(优选铜)等的合适金属，厚度从约0.20到约1.0密耳，优选约0.50密耳。本发明的重要特征在于每个信号载层39和41由能显著降低信号噪声的导电层在两侧进行屏蔽。信号载层39由导电层31和22屏蔽，同时信号载层41由导电层37和22屏蔽。
第一多个导电部件40设置在第一介质层上，第二多个导电部件42设置在第二导电层34上。这些导电部件优选由金属组成，优选的金属为铜。第一和第二多个导电部件40和42的厚度从约0.25到约1.5密耳。设置在多个微孔55上并与第一多个导电部件40电接触的多个焊料连接47电连接到半导体芯片12上相应的一些多个接触部件16上。微孔55为第一多个开口，内壁形成在第三介质层46中，露出至少部分第一多个导电部件40。每个第一多个开口包括导电材料层45，优选铜，设置在第一多个开口的内壁上和部分选定的一些多个第一导电部件40上。多个焊料连接47由低熔点焊料(熔化温度低于约230℃)，优选易熔焊料，成分为约63％的铅和约37％的锡。
导热层22由具有选定的厚度和热膨胀系数的材料组成，以基本上防止第一多个导电部件40和半导体芯片12之间焊料连接47的失效。导热部件22可为包括镍、铜、钼或铁的适当金属。优选，导热层也作为接地平面。优选的导热层(CTE接近于零)为铜的第一层、约34％到约38％镍(优选约36％的镍)和约62％到约66％的铁(优选约63％的铁)的合金的第二层、以及铜的第三层的三层结构。导热层22的总体CTE从约4到约8ppm/℃。优选，导热层厚度的约72％到约80％为镍-铁合金，导热层厚度的约20％到约28％为铜。可以从TexasInstruments Incorporated(Attleboro，Massachusetts)买到合适的36％镍-63％铁合金。此外，导热层可以仅由如约36％镍-约63％铁合金等的单纯的金属合金形成。导热层的厚度优选从仅约1密耳到约3密耳。导热层的厚度和材料的选定将决定导热层的CTE，值得注意的是，当与这里限定的其它元素结合使用时，可以用于控制多层互连结构的CTE。当多层互连结构的总体CTE控制到约10到约12ppm/℃的值时，可以获得显著的优点。在封装的操作期间(当装配到电路化基板和在室外操作时)，可以实现对电子封装的焊料连接47的应变控制(straincontrol)，可以避免局部区域的大应变。由此在数值上显著地降低了CTE约2-3ppm/℃的半导体芯片12和CTE约17-20ppm/℃的电路化基板之间的总体应变。
第一介质层28的层29、30、32和第二介质层34的层35、36和38优选由有效模量为每平方英寸约0.01到约0.50百万磅(Mpsi)的填充的有机聚合材料组成，优选有效模量为约0.03到0.10Mpsi。介质材料为应力下以弹性方式变形的材料，足够的应力下会以弹塑性方式变形。有效模量被定义为正割模量，正割模量进而定义为弹塑性应力应变材料测试应力响应曲线的张应力与总应变的关系(参见，例如，A.Blake，“Practical Stress Analysis in Engineering Design”，MarcelDekker：270 Madison Ave.，New York，NY 10016，1982)。使用具有在0.01到0.5Mpsi范围内测量的张力正割模量的介质材料很有用，在室温下测量，应变率在0.01/min和0.6/min的值之间，在10和30℃之间的温度下进行测试。当第一和第二介质层由具有所述有效模量的材料组成时，多层互连结构较柔顺，在电子封装操作期间的翘曲显著减小。将CTE减小的导热层和柔顺(操作期间)介质层的所述独特结合可确保基本上防止了半导体芯片和结构18之间以及结构18和电路化基板之间的焊料连接失效。由此，与由通常的有机材料制成的叠层相比，半导体芯片12经受的翘曲小得多。多层互连结构18能够吸收管芯下适量的内部剪应变。如果在半导体芯片12和多层互连结构18之间施加密封剂，结构的柔顺性将导致密封剂内应力显著减小。对焊料连接47的应变控制和减小电子封装翘曲的倾向的结合都有助于防止第一多个电子导电部件40和半导体芯片12之间焊料连接47的失效。
第一镀敷通孔50设置在半导体芯片12的下面，并电连接到第一多个导电部件40的至少一个导电部件，和第二多个导电部件42的至少一个导电部件上。第一镀敷通孔50也电连接到至少一个包括导电层39的第一多个屏蔽的信号导体上。第二镀敷通孔52设置在半导体芯片12的下面，也电连接到第一多个导电部件40的至少一个导电部件，和第二多个导电部件42的至少一个导电部件上。第二镀敷通孔52也电连接到至少一个包括导电层41的第二多个屏蔽的信号导体上。第一和第二镀敷通孔50和52分别具有约1.5到约3.0密耳的未镀直径，可以通过机械或激光钻孔，优选通过市场上可买到的YAG或准分子激光器的激光钻孔形成。镀敷通孔包括约0.15到约1.0密耳的适当镀敷的金属层，优选铜。优选半导体芯片的每个接触部位电连接到不超过一个镀敷通孔。
第三介质层46设置在第一介质层28以及选定的一些第一多个导电部件40的至少一部分上。第三介质材料基本上覆盖(盖住)第一镀敷通孔50并局部填充第一镀敷通孔50。第四介质层48设置在第二介质层34上以及选定的第二多个导电部件42的至少一部分上。介质材料可以为合适的有机聚合材料。可以使用的一种介质材料为聚酰亚胺材料。可以使用的其它材料为涂敷在铜箔上的树脂材料。能光成像和激光消融的优选聚合介质含有由以下成分组成的固形物：约10％到约80％(优选约30％)的苯氧基多元醇(polyol)树脂，其为表氯醇和双酚A的凝聚物，分子量为约40，000到约130，000；约20％到约90％(优选约25％)的环氧的多功能双酚A；分子量为约4，000到约10，000(优选约5，000到约7，000)的甲醛酚醛清漆树脂；约0％到约50％优选约45％的卤化，优选溴化，双酚A的去缩水甘油醚，分子量为约600到2，500；以及约0.1到约15份(优选约5份)总树脂重量的阳离子光致引发剂。介质的溶剂成分优选由乙酸丙二醇单甲醚酯(propyleneglycol monomethyl ether acetate)和约0％到小于约10％的碳酸丙烯酯组成，碳酸丙烯酯为优选的光致引发剂的优选载体。
第三介质层46包括以上提到的多个微孔55。第一多个微孔55为在第三介质层46中形成的由内壁限定的第一多个开口、露出选定的一些第一多个导电部件40的部分。每个第一多个开口包括导电材料层45，设置在第一开口内壁上，优选也设置在第一多个导电部件40的露出部分上。选定的一些第一多个微孔55优选电连接到相应的一些焊料连接47上。每个焊料连接47被设计为有效地匹配半导体芯片12上的接触部件16的图形。提供由每个接触部件16到运载信号的第二导电层39(通过一个焊料连接47、一个第一导电部件40以及镀敷通孔50)或运载信号的第四导电层41(通过一个焊料连接44、另一个第一导电部件40以及镀敷通孔52)的直接电通路，优选在半导体芯片下有不多于一个导电部件16与镀敷通孔50或52中的一个匹配。由接触部件16到屏蔽的信号导体的直接电通路提供将信号由半导体芯片12通过多层互连结构发送并通过焊料连接20发送到外部环境的较短并且有效的电路径。
第四介质层48包括第二多个微孔54。第二多个微孔为具有在第四介质层中形成的内壁的第二多个开口，露出部分导电部件42，每个导电部件又连接到相应的镀敷通孔上。每个第二多个开口包括一设置在开口内壁上和第二多个导电部件42的露出部分上的导电材料层，以形成多个焊盘56。第一和第二多个开口的内壁上和第三和第四介质层中第一和第二多个导电部件40和42的露出部分上的导电材料，优选为镀敷的铜。
电子封装还包括在第一表面104上有多个接触焊盘103的电路化基板100，其焊盘电连接到多层互连结构18上相应的一些焊料球205。通常，焊料球以球栅阵列(BGA)布局排列，以有效地允许电信号传送和配电到该电子封装外部和内部。焊料球还可包括柱或其它形状，以提供多层互连结构18和电路化基板100之间适当的平衡和适当的应变消除。通常焊料球由低熔点焊料冶金(metallurgy)组成，优选易熔焊料。
参考图2，显示了制造多层互连结构的方法60。如在这里所限定的那样，所得多层互连结构适于使用焊料连接电连接半导体芯片和电路化基板。该方法中的第一步62提供具有第一和第二相对表面的导热层。多层互连结构已在前面详细说明过，并且具有选定厚度和热膨胀系数的导热层材料。紧接着，步骤64包括在导热层的第一和第二相对表面上设置第一和第二介质层。通过用1000到2000磅每平方英寸(psi.)的压力，在大约600到750华氏度(°F)的温度下，将铜覆层和二氧化硅填充PTFE层层压到导热层的第一和第二相对表面上进行该步骤。
步骤66包括通过利用YAG或准分子激光器进行激光钻孔在多层互连结构中形成多个通孔。其它可行的钻孔方法可以是例如机械钻孔。所形成的通孔的直径大约从0.5到2密耳。随后清洗孔和内壁，以准备添加导电层。接着使第一和第二介质层以及多个通孔内壁上覆盖的铜被无电子活化(electrolessly seed)和镀敷形成连续的金属层。在内壁上镀敷厚度大约从0.1到1.0密耳的金属。合适的金属是铜和铝，铜为优选金属。步骤68说明了在第一和第二介质层上设置第一和第二多个导电部件。要完成该步骤，将光刻胶涂到镀敷铜覆盖的介质层的表面上。光刻胶覆盖多个镀敷通孔，以在随后的蚀刻步骤中保护镀敷通孔的镀敷的内壁。然后曝光并显影光刻胶。通过采用二价铜蚀刻镀敷金属的曝光部分和覆盖在第一和第二介质层表面的铜形成第一和第二多个导电部件的图形。随后使用腐蚀性的剥离剂，例如氢氧化钠，剥离光刻胶，从而在第一和第二介质层的表面形成第一和第二多个导电金属部件。第一多个导电部件优选形成基本上为狗骨形状的线段。每一段至少包括两个金属焊盘；位于基本上为狗骨形线段一端的第一金属焊盘连接到镀敷在第一介质层表面的多个镀敷通孔中的一个在内壁上的金属上，位于基本上为狗骨形线段的另一端的第二金属焊盘其上有焊料连接并电连接到半导体芯片上。每一个基本上为狗骨形线段的第一和第二金属焊盘优选由基本上直的导线段连接。第二多个导电部件也形成基本上为狗骨形状的线段，每一段至少包括两个金属焊盘；位于基本上为狗骨形线段一端的第三金属焊盘连接到位于第二介质层表面的多个镀敷通孔中的一个的内壁上的金属上，位于基本上为狗骨形线段的另一端的第四金属焊盘其上有焊料连接以连接到电路化基板100上。焊料连接可以为焊料球、焊料柱或岛。基本上为狗骨形线段的第三和第四金属焊盘也优选由基本上的直导线段连接。虽然介绍的是基本上为狗骨形线段，也可以采用其它形状。
步骤70包括使用常规涂敷工艺在第一和第二介质层和第一和第二多个导电部件上设置第三和第四介质层。介质材料可以是优选的聚合介质、聚酰亚胺或涂敷在铜箔上的环氧化物，如上所述。介质材料也可以采用例如层压或溅射工艺来涂敷，并可流入多个镀敷通孔内以部分填充这些孔，遮盖位于第一和第二介质层表面的孔的开口。
步骤72包括通过去掉部分第三和第四介质层形成第一和第二多个开口，并分别露出选定的第一和第二多个导电部件的至少一部分的工艺在第三和第四介质层形成第一和第二多个微孔。微孔可采用机械钻孔、腐蚀或优选激光融化第三和第四介质层的工艺形成。所得开口随后使用合适的金属进行镀敷，优选铜，从而形成从第三和第四介质层表面分别到所选定的暴露的第一和第二多个导电部件中的一个的电连接。焊膏随后涂敷到镀敷的第一和第二多个微孔上，焊膏为低熔点焊膏，最好是易熔焊膏。合适的易熔焊膏的一个例子中可采用AlphaMetals(Jersey City，N.J.)公司中的阿尔法3060。
参见步骤74，焊膏随后可以回流以分别在第一和第二多个导电部件40和42上形成部分第一和第二多个焊料连接。
制造电子封装的方法包括以下步骤。首先，提供具有包括多个接触部件的第一表面的半导体芯片。多个接触部件可以是焊盘、柱或高熔点的焊料球。所谓高熔点焊料是指熔点超过230℃的焊料。优选多个接触部件包括C4焊料球。接着，提供如上所述的多层互连结构。多层互连结构包括第一多个焊料连接、其上含有回流焊膏层的多个镀敷微孔。随后，在第一多个焊料连接上涂敷低熔点焊膏层，优选易熔焊膏，通过将相应的半导体芯片的接触部件分别与相应的第一多个焊料连接相接触，使半导体芯片的接触部件分别与相应的第一多个焊料连接相接触。通过将半导体芯片的接触部件设置并对准焊料连接来完成这一步骤。然后，焊膏回流，融化的焊料覆盖在多个微孔的暴露区域，其中的一部分通过毛细作用向上进入半导体芯片的接触部件16的外壁。冷却时，融化的焊料凝固并形成半导体芯片和多层互连结构之间的电连接。参见图1，该电连接由数字47表示。半导体芯片连接部件16与焊膏相比有更高的融点的事实导致焊料与半导体芯片和多层互连结构之间的电连接保持平衡(standoff)。在封装操作期间，这有助于减少半导体芯片和多层互连结构之间的部分应变。
本发明的电子封装可装配在表面有多个接触焊盘103的电路化基板100上。如上所述，这些接触焊盘可由铜或铝或其它合适的金属组成，并可在其上涂敷一层焊膏(未示出)。多层互连结构的第二多个焊料连接，如前所述的焊料球或柱20，被安置在与电路化基板的接触焊盘上的焊膏接触。焊膏和第二多个焊料连接被回流并冷却，形成多层互连结构和电路化基板之间的电连接。先将半导体芯片安装到多层互连结构上，然后是将多层互连结构安装到电路化基板上的顺序可以很容易的修改，以便将没有半导体芯片的多层互连结构安装到电路化基板上，然后将半导体芯片组装到多层互连结构-电路化基板的组件上。
此处说明的电子封装提供信号和电源的分布特性，满足了未来半导体芯片高性能的电气要求，特别适合连接大量I/O(超过400 I/O)的半导体。通过在半导体芯片下面采用固体铜电源平面和高密度镀敷通孔，允许多个垂直电源给半导体芯片供电，从而实现低阻抗电源分配。此外，通过使用低介电常数的PTE材料(Er＜3)，信号载体以屏蔽的方式排列在内部，以及从半导体芯片的接触部件到信号载体的直接短路的路径长度，可以实现其它的电性能的优点和信号完整性(快速信号传送、低信号电容、耦合噪声和特性阻抗匹配)的保持。
虽然示出和介绍了目前认为是本发明的优选实施例，但是显然本领域的技术人员可以进行各种改变和变形而不脱离所附权利要求书限定的本发明的范围。

Claims (79)

1．一种多层互连结构，适于利用焊料连接电连接半导体芯片和电路化基板，所述互连结构包括：
一包括第一和第二相对表面的导热层；
分别设置在所述第一和第二相对表面上的第一和第二介质层；以及
分别设置在所述第一和第二介质层上的第一和第二多个导电部件；每个所述第一和第二的多个所述导电部件上适于有焊料连接，用于分别电连接到半导体芯片和电路化基板上，所述导热层由具有选定厚度和热膨胀系数的材料组成，以基本上防止所述第一多个导电部件和所述半导体芯片之间以及所述第二多个导电部件和所述电路化基板之间的所述焊料连接失效。
2．根据权利要求1的多层互连结构，其中所述导热层包括一金属层。
3．根据权利要求2的多层互连结构，其中所述金属选自镍、铜、钼和铁组成的组。
4．根据权利要求3的多层互连结构，其中所述镍包括占所述金属的约38％到约44％。
5．根据权利要求3的多层互连结构，其中所述铁占所述金属的约56％到约62％。
6．根据权利要求2的多层互连结构，其中所述金属层包括一层镍和铁，具有第一厚度的铜层设置其上。
7．根据权利要求6的多层互连结构，其中所述铜层的所述第一厚度包括所述导热层的所述材料的所述厚度的约10％到约14％。
8．根据权利要求1的多层互连结构，其中所述导热层的所述材料的所述厚度为约1.0到约3.0密耳。
9．根据权利要求1的多层互连结构，其中所述导热层的所述材料的所述热膨胀系数约从4.0到约8.0ppm/℃。
10．根据权利要求1的多层互连结构，其中所述第一和第二介质层的每一个包括一非织物介质材料层。
11．根据权利要求10的多层互连结构，其中所述非织物介质材料包括其中有填充材料的聚四氟乙烯。
12．根据权利要求11的多层互连结构，其中所述填充材料为二氧化硅。
13．根据权利要求1的多层互连结构，其中每个所述第一和第二介质层的厚度为约1.0到约9.0密耳。
14．根据权利要求1的多层互连结构，其中至少一个所述第一和第二介质层包括一具有有效模量以确保操作期间所述互连结构足够柔顺的层。
15．根据权利要求14的多层互连结构，其中所述有效模量为约0.01到约0.50Mpsi。
16．根据权利要求1的多层互连结构，其中所述第一和第二多个导电部件由铜组成。
17．根据权利要求1的多层互连结构，其中选定的所述第一多个导电部件中的每一个的厚度为约0.25到约1.5密耳。
18．根据权利要求1的多层互连结构，其中选定的所述第二多个导电部件中的每一个的厚度为约0.25到约1.5密耳。
19．根据权利要求1的多层互连结构，还包括一在所述第一介质层内的第一导电层。
20．根据权利要求19的多层互连结构，还包括一在所述第一介质层内的第二导电层，设置在所述第一导电层和所述导热层之间。
21．根据权利要求20的多层互连结构，其中每个所述第一和第二导电层的厚度为约0.20到约1.0密耳。
22．根据权利要求20的多层互连结构，其中所述第一和第二导电层由选自铜或铝组成的组中的金属组成。
23．根据权利要求20的多层互连结构，其中所述第二导电层包括第一多个屏蔽的信号导体。
24．根据权利要求23的多层互连结构，其中所述多层互连结构还包括适于设置在所述半导体芯片下的第一镀敷通孔，所述第一镀敷通孔电连接到所述第一多个导电部件的至少一个导电部件上、所述第一多个屏蔽的信号导体的至少一个上、和所述第二多个导电部件的至少一个导电部件上。
25．根据权利要求24的多层互连结构，还包括设置在所述第一介质层上和部分所述第一多个导电部件上的第三介质层，所述第三介质层基本上覆盖在所述第一镀敷通孔上。
26．根据权利要求25的多层互连结构，其中所述第三介质层包括一层可激光消融的介质材料。
27．根据权利要求26的多层互连结构，其中所述第三介质层包括限定开口于其内的内壁，所述开口露出至少一个所述第一多个导电部件的至少一部分，所述内壁包括其上的导电层。
28．根据权利要求27的多层互连结构，其中所述开口的所述内壁上的所述导电层，也设置在所述至少一个所述第一多个导电部件的所述露出部分上。
29．根据权利要求28的多层互连结构，其中所述开口的所述内壁上和所述至少一个所述第一多个导电部件的所述露出部分上的所述导电层，限定一第一微孔。
30．根据权利要求29的多层互连结构，其中所述第一微孔电连接到所述第一镀敷通孔上。
31．根据权利要求1的多层互连结构，还包括一在所述第二介质层内的第三导电层。
32．根据权利要求31的多层互连结构，还包括一在所述第二介质层内的第四导电层，设置在所述第三导电层和所述导热层之间。
33．根据权利要求32的多层互连结构，其中每个所述第三和第四导电层的厚度为约0.20到约1.0密耳。
34．根据权利要求32的多层互连结构，其中所述每个第三和第四导电层由选自铜和铝组成的组中的金属组成。
35．根据权利要求32的多层互连结构，其中所述第四导电层包括第二多个屏蔽的信号导体。
36．根据权利要求35的多层互连结构，其中所述多层互连结构还包括适于设置在所述半导体芯片下的第二镀敷通孔，所述第二镀敷通孔电连接到所述第一多个导电部件的至少一个导电部件上、所述第二多个屏蔽的信号导体的至少一个上、和所述第二多个导电部件的至少一个导电部件上。
37．根据权利要求36的多层互连结构，还包括设置在所述第二介质层上和部分所述第二多个导电部件上的第四介质层，所述第四介质层基本上覆盖在所述第二镀敷通孔上。
38．根据权利要求37的多层互连结构，其中所述第四介质层包括一层可激光消融的介质材料。
39．根据权利要求38的多层互连结构，其中所述第四介质层包括限定开口于其内的内壁，所述开口露出至少一个所述第二多个导电部件的至少一部分，所述内壁包括其上的导电层。
40．根据权利要求39的多层互连结构，其中所述第四介质层内所述开口的所述内壁上的所述导电层，也设置在所述至少一个所述第二多个导电部件的所述露出部分上。
41．根据权利要求40的多层互连结构，其中所述第四介质层内所述开口的所述内壁上和所述第二多个导电部件的所述露出部分上的所述导电层，限定一第二微孔。
42．一种电子封装，包括：
具有第一表面的半导体芯片，所述第一表面包括多个接触部件；以及
一多层互连结构，用于将所述半导体芯片电连接到一电路化基板上，所述多层互连结构包括具有第一和第二相对表面的导热层，分别设置在所述第一和第二相对表面上的第一和第二介质层，以及分别设置在所述第一和第二介质层上的第一和第二多个导电部件，所述第一多个导电部件具有多个与之电连接的焊料连接，相应的所述一些焊料连接被电连接到所述半导体芯片上相应的一些所述多个接触部件上，所述导热层由具有选定厚度和热膨胀系数的材料组成，以基本上防止所述第一多个导电部件和所述半导体芯片之间的所述焊料连接失效。
43．根据权利要求42的电子封装，其中所述接触部件包括C4连接。
44．根据权利要求43的电子封装，其中至少一个所述第一和第二介质层，包括一具有有效模量以确保操作期间所述多层互连结构足够柔顺的层。
45．根据权利要求44的电子封装，其中所述有效模量为约0.01到约0.50Mpsi。
46．根据权利要求42的电子封装，还包括一在所述第一介质层内的第一导电层。
47．根据权利要求46的电子封装，还包括一在所述第一介质层内的第二导电层，设置在所述第一导电层和所述导热层之间。
48．根据权利要求47的电子封装，其中所述第二导电层包括第一多个屏蔽的信号导体。
49．根据权利要求48的电子封装，其中所述多层互连结构还包括一适于设置在所述半导体芯片下的第一镀敷通孔，所述第一镀敷通孔电连接到所述第一多个导电部件的至少一个导电部件上、所述第一多个屏蔽的信号导体的至少一个上、和所述第二多个导电部件的至少一个导电部件上。
50．根据权利要求49的电子封装，还包括设置在所述第一介质层上和部分所述第一多个导电部件上的第三介质层，所述第三介质层基本上覆盖在所述第一镀敷通孔上。
51．根据权利要求50的电子封装，其中所述第三介质层包括一层可激光消融的介质材料。
52．根据权利要求51的电子封装，其中所述第三介质层包括限定开口于其内的内壁，所述开口露出至少一个所述第一多个导电部件的至少一部分，所述内壁包括其上的导电层。
53．根据权利要求52的电子封装，其中所述开口的所述内壁上的所述导电层，也设置在所述至少一个所述第一多个导电部件的所述露出部分上。
54．根据权利要求53的电子封装，其中所述开口的所述内壁上和所述至少一个所述第一多个导电部件的所述露出部分上的所述导电层，限定一第一微孔。
55．根据权利要求54的电子封装，其中所述第一微孔电连接到所述第一镀敷通孔上。
56．根据权利要求42的电子封装，其中所述多个焊料连接包括一设置在所述第一微孔上的易熔焊料层。
57．根据权利要求42的电子封装，还包括一在所述第二介质层内的第三导电层。
58．根据权利要求57的电子封装，还包括一在所述第二介质层内的第四导电层，设置在所述第三导电层和所述导热层之间。
59．根据权利要求58的电子封装，其中所述第四导电层包括一第二多个屏蔽的信号导体。
60．根据权利要求59的电子封装，其中所述多层互连结构还包括适于设置在所述半导体芯片下的第二镀敷通孔，所述第二镀敷通孔电连接到所述第一多个导电部件的至少一个导电部件上、所述第二多个屏蔽的信号导体的至少一个上、和所述第二多个导电部件的至少一个导电部件上。
61．根据权利要求60的电子封装，还包括设置在所述第二介质层上和部分所述第二多个导电部件上的第四介质层，所述第四介质层基本上覆盖在所述第二镀敷通孔上。
62．根据权利要求61的电子封装，其中所述第四介质层包括一层可激光消融的介质材料。
63．根据权利要求62的电子封装，其中所述第四介质层包括限定开口于其内的内壁，所述开口露出至少一个所述第二多个导电部件的至少一部分，所述内壁包括其上的导电层。
64．根据权利要求63的电子封装，其中所述第四介质层内所述开口的所述内壁上的所述导电层，也设置在所述至少一个所述第二多个导电部件的所述露出部分上。
65．根据权利要求62的电子封装，其中所述第四介质层内所述开口的所述内壁上和所述至少一个所述第二多个导电部件的所述露出部分上的所述导电层，限定一第二微孔。
66．根据权利要求42的电子封装，还包括所述电路化基板，所述电路化基板的第一表面上包括多个接触焊盘，所述多层互连结构的所述第二多个导电部件包括与其电连接的第二多个焊料连接，相应的一些所述第二多个的所述焊料连接，电连接到所述电路化基板上相应的一些所述多个所述接触焊盘上。
67．根据权利要求66的电子封装，其中所述第二多个的所述焊料连接为焊料球和/或焊料柱。
68．根据权利要求66的电子封装，其中所述焊料包括易熔焊料。
69．一种制造多层互连结构的方法，适于应用焊料连接电连接半导体芯片和电路化基板，所述方法包括以下步骤：
提供包括第一和第二相对表面的导热层；
分别在所述导热层的所述第一和第二相对表面上设置第一和第二介质层；以及
在所述第一和第二介质层上设置第一和第二多个导电部件，每个所述第一和第二多个导电部件其上适于有焊料连接，用于分别电连接到半导体芯片和电路化基板上，所述导热层由具有选定厚度和热膨胀系数的材料构成，以基本上防止所述第一多个导电部件和半导体芯片之间以及所述第二多个导电部件和所述电路化基板之间的所述焊料连接失效。
70．根据权利要求69的制造多层互连结构的方法，其中分别在所述导热层的所述第一和第二相对表面上设置所述第一和第二介质层的所述步骤，包括在约1000到约2000psi的压力和约600到约750°F的温度下，将所述第一和第二介质层层压到所述第一和第二相对表面上。
71．根据权利要求69的制造多层互连结构的方法，其中在所述第一和第二介质层上分别设置所述第一和第二多个导电部件，包括以下步骤：
将一铜箔层压在所述第一和第二介质层上；以及
腐蚀所述铜箔的选定部分，以产生所述第一和第二多个导电部件。
72．根据权利要求69的制造多层互连结构的方法，还包括以下步骤：
在所述第一介质层上和所述第一多个导电部件上设置第三介质层；
除去部分所述第三介质层以露出部分所述第一多个导电部件；以及
在所述第三介质层内形成第一多个微孔，以露出至少一个所述第一多个导电部件的至少一部分。
73．根据权利要求72的制造多层互连结构的方法，其中通过激光消融进行所述第三介质层的所述部分的所述去除。
74．根据权利要求69的制造多层互连结构的方法，还包括以下步骤：
在所述第二介质层上和所述第二多个导电部件上设置第四介质层；
除去部分所述第四介质层以露出部分所述第二多个导电部件；以及
在所述第四介质层内形成第二多个微孔，以露出至少一个所述第二多个导电部件的至少一部分。
75．根据权利要求74的制造多层互连结构的方法，其中通过激光消融进行所述第三介质层的所述部分的所述去除。
76．一种制造电子封装的方法，包括以下步骤：
提供一具有第一表面的半导体芯片，第一表面上包括多个接触部件；
提供一多层互连结构，适于电互连所述半导体芯片和电路化基板，所述多层互连结构包括一导热层，其具有第一和第二相对表面，第一和第二介质层分别设置在所述第一和第二相对表面上，并且分别在所述第一和第二介质层上设置第一和第二多个导电部件；
在所述第一多个导电部件上提供第一多个焊料连接；以及
将相应的一些所述第一多个焊料连接连接到所述半导体芯片上相应的一些所述多个接触部件上，所述导热层由具有选定厚度和热膨胀系数的材料构成，以防止所述第一多个导电部件和所述半导体芯片之间的所述焊料连接失效。
77．根据权利要求76的制造电子封装的方法，其中在所述第一多个导电部件上提供所述第一多个焊料连接的所述步骤包括：
在所述第三介质层内形成多个开口，每个所述开口包括一内壁并露出至少一个所述第一多个导电部件的一部分；
在所述多个开口的所述内壁上和所述至少一个所述第一多个导电部件的所述露出部分上镀敷导电层，以限定多个微孔；
将第一焊膏涂敷到所述导电层上；以及
回流所述第一焊膏以形成第一多个焊料连接。
78．根据权利要求77的制造电子封装的方法，其中将相应的一些所述第一多个焊料连接连接到所述半导体芯片上相应一些所述多个接触部件上的所述步骤，还包括以下步骤：将第二焊膏涂敷到所述相应的一些所述第一多个焊料连接上，将所述半导体芯片相应的一些所述接触部件靠着所述相应的一些所述第一多个焊料连接，回流所述第二焊膏和所述相应的一些所述第一多个焊料连接，以将所述半导体芯片电连接到所述多层互连结构上。
79．根据权利要求76的制造电子封装的方法，还包括以下步骤：
提供一具有第一表面的电路化基板，第一表面上包括多个接触焊盘；
在所述多层互连结构的所述第二多个导电部件上提供第二多个焊料连接；以及
将相应的一些所述第二多个所述焊料连接连接到所述电路化基板上相应的一些所述多个接触焊盘上，以进行其间的的电连接。
CNB001199226A 1999-07-02 2000-06-30 电子元件用的电子封装及其制造方法 Expired - Fee Related CN1184686C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/346,356 1999-07-02
US09/346,356 US6351393B1 (en) 1999-07-02 1999-07-02 Electronic package for electronic components and method of making same

Publications (2)

Publication Number Publication Date
CN1284746A true CN1284746A (zh) 2001-02-21
CN1184686C CN1184686C (zh) 2005-01-12

Family

ID=23359013

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001199226A Expired - Fee Related CN1184686C (zh) 1999-07-02 2000-06-30 电子元件用的电子封装及其制造方法

Country Status (5)

Country Link
US (2) US6351393B1 (zh)
JP (1) JP3272343B2 (zh)
CN (1) CN1184686C (zh)
MY (1) MY124761A (zh)
SG (1) SG92715A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100499116C (zh) * 2007-03-21 2009-06-10 威盛电子股份有限公司 芯片封装体
CN101960589B (zh) * 2008-03-31 2012-10-10 英特尔公司 包含用于高密度互连的硅贴片的微电子封装及其制造方法
CN102822401A (zh) * 2010-02-03 2012-12-12 原子能和代替能源委员会 使用织物组装至少一个芯片的方法及包括芯片装置的织物
CN102984889A (zh) * 2011-09-04 2013-03-20 舒勒电子有限责任公司 用于装配印刷电路板的方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7059049B2 (en) * 1999-07-02 2006-06-13 International Business Machines Corporation Electronic package with optimized lamination process
JP2001060802A (ja) * 1999-08-19 2001-03-06 Sony Corp 回路素子基板と半導体装置及びその製造方法
GB2358957B (en) * 1999-10-27 2004-06-23 Ibm Ball grid array module
TWI243008B (en) * 1999-12-22 2005-11-01 Toyo Kohan Co Ltd Multi-layer printed circuit board and its manufacturing method
US6570102B2 (en) * 2000-02-01 2003-05-27 International Business Machines Corporation Structure for high speed printed wiring boards with multiple differential impedance-controlled layer
DE10008340A1 (de) * 2000-02-23 2001-08-30 Siemens Ag Elektronische Flachbaugruppe für elektronische Geräte, insbesondere Kommunikationsendgeräte
JP2002111222A (ja) * 2000-10-02 2002-04-12 Matsushita Electric Ind Co Ltd 多層基板
US6791846B2 (en) * 2000-10-30 2004-09-14 Sun Microsystems, Inc. Power distribution system with a dedicated power structure and a high performance voltage regulator
US6794581B2 (en) * 2000-10-30 2004-09-21 Sun Microsystems, Inc. Method and apparatus for distributing power to integrated circuits
US6760232B2 (en) * 2001-03-16 2004-07-06 Sun Microsystems, Inc. Power distribution system having a dedicated power structure with apertures for mounting integrated circuit packages
US6826830B2 (en) * 2002-02-05 2004-12-07 International Business Machines Corporation Multi-layered interconnect structure using liquid crystalline polymer dielectric
US20040099958A1 (en) * 2002-11-21 2004-05-27 Schildgen William R. Crack resistant interconnect module
CA2455024A1 (en) * 2003-01-30 2004-07-30 Endicott Interconnect Technologies, Inc. Stacked chip electronic package having laminate carrier and method of making same
US7023707B2 (en) * 2003-01-30 2006-04-04 Endicott Interconnect Technologies, Inc. Information handling system
US7035113B2 (en) 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
US20050056458A1 (en) * 2003-07-02 2005-03-17 Tsuyoshi Sugiura Mounting pad, package, device, and method of fabricating the device
US7226654B2 (en) * 2003-07-29 2007-06-05 Kyocera Corporation Laminated wiring board and its mounting structure
US7214886B2 (en) * 2003-11-25 2007-05-08 International Business Machines Corporation High performance chip carrier substrate
KR100630684B1 (ko) 2004-06-08 2006-10-02 삼성전자주식회사 솔더 접합 신뢰도(ｓｊｒ)를 높일 수 있는 인쇄회로기판및 이를 이용한 반도체 패키지 모듈
FR2875672B1 (fr) * 2004-09-21 2007-05-11 3D Plus Sa Sa Dispositif electronique avec repartiteur de chaleur integre
TWI388042B (zh) * 2004-11-04 2013-03-01 Taiwan Semiconductor Mfg 基於奈米管基板之積體電路
US7627947B2 (en) * 2005-04-21 2009-12-08 Endicott Interconnect Technologies, Inc. Method for making a multilayered circuitized substrate
US7332818B2 (en) * 2005-05-12 2008-02-19 Endicott Interconnect Technologies, Inc. Multi-chip electronic package with reduced line skew and circuitized substrate for use therein
WO2006137043A1 (en) * 2005-06-24 2006-12-28 Koninklijke Philips Electronics, N.V. Warpage preventing substrates and method of making same
US8520402B1 (en) * 2005-10-25 2013-08-27 Xilinx, Inc. Decoupling capacitor circuit assembly
JP5116250B2 (ja) * 2006-04-11 2013-01-09 キヤノン株式会社 積層圧電素子及びその製造方法、並びに振動波駆動装置
JP4862893B2 (ja) * 2006-06-02 2012-01-25 株式会社村田製作所 多層セラミック電子部品およびその製造方法
US7595454B2 (en) * 2006-11-01 2009-09-29 Endicott Interconnect Technologies, Inc. Method of making a circuitized substrate with enhanced circuitry and electrical assembly utilizing said substrate
TWM316494U (en) * 2007-03-02 2007-08-01 Lite On Semiconductor Corp Semiconductor package structure having composite insulating substrate
US7808788B2 (en) * 2007-06-29 2010-10-05 Delphi Technologies, Inc. Multi-layer electrically isolated thermal conduction structure for a circuit board assembly
KR101009200B1 (ko) 2008-06-27 2011-01-19 삼성전기주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
US8339474B2 (en) * 2008-08-20 2012-12-25 Freescale Semiconductor, Inc. Gain controlled threshold in denoising filter for image signal processing
US8405998B2 (en) 2010-10-28 2013-03-26 International Business Machines Corporation Heat sink integrated power delivery and distribution for integrated circuits
US8427833B2 (en) 2010-10-28 2013-04-23 International Business Machines Corporation Thermal power plane for integrated circuits
US8253234B2 (en) 2010-10-28 2012-08-28 International Business Machines Corporation Optimized semiconductor packaging in a three-dimensional stack
CN103697359B (zh) * 2013-12-20 2016-01-20 台龙电子（昆山）有限公司 Led灯条接线端子焊盘吸附力加强结构
WO2018063324A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Chip assemblies employing solder bonds to back-side lands including an electrolytic nickel layer
TWI744981B (zh) 2020-07-14 2021-11-01 陳宗珷 微型調諧質量阻尼器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4882454A (en) * 1988-02-12 1989-11-21 Texas Instruments Incorporated Thermal interface for a printed wiring board
JPH01307294A (ja) 1988-06-03 1989-12-12 Fujitsu Ltd 多層プリント基板
US5072075A (en) 1989-06-28 1991-12-10 Digital Equipment Corporation Double-sided hybrid high density circuit board and method of making same
US5121190A (en) 1990-03-14 1992-06-09 International Business Machines Corp. Solder interconnection structure on organic substrates
US5483421A (en) 1992-03-09 1996-01-09 International Business Machines Corporation IC chip attachment
US5313366A (en) 1992-08-12 1994-05-17 International Business Machines Corporation Direct chip attach module (DCAM)
US6031723A (en) 1994-08-18 2000-02-29 Allen-Bradley Company, Llc Insulated surface mount circuit board construction
US5561322A (en) * 1994-11-09 1996-10-01 International Business Machines Corporation Semiconductor chip package with enhanced thermal conductivity
US5574630A (en) * 1995-05-11 1996-11-12 International Business Machines Corporation Laminated electronic package including a power/ground assembly
US5691041A (en) * 1995-09-29 1997-11-25 International Business Machines Corporation Socket for semi-permanently connecting a solder ball grid array device using a dendrite interposer
JPH09232376A (ja) 1996-02-26 1997-09-05 Fujitsu Ltd 突起電極を用いた表面実装構造及び中間基板
US5838063A (en) 1996-11-08 1998-11-17 W. L. Gore & Associates Method of increasing package reliability using package lids with plane CTE gradients
US5894173A (en) 1996-11-27 1999-04-13 Texas Instruments Incorporated Stress relief matrix for integrated circuit packaging
US6117759A (en) 1997-01-03 2000-09-12 Motorola Inc. Method for multiplexed joining of solder bumps to various substrates during assembly of an integrated circuit package
US5798563A (en) * 1997-01-28 1998-08-25 International Business Machines Corporation Polytetrafluoroethylene thin film chip carrier
JP3926880B2 (ja) * 1997-03-31 2007-06-06 富士通株式会社 多層プリント板
US5900675A (en) * 1997-04-21 1999-05-04 International Business Machines Corporation Organic controlled collapse chip connector (C4) ball grid array (BGA) chip carrier with dual thermal expansion rates
JP3877095B2 (ja) 1997-09-09 2007-02-07 株式会社三井ハイテック 半導体装置
US5982630A (en) * 1997-11-06 1999-11-09 Intel Corporation Printed circuit board that provides improved thermal dissipation
JP2000022071A (ja) 1998-06-29 2000-01-21 Denso Corp バンプを有する電子部品
JP2000024150A (ja) 1998-07-10 2000-01-25 Mitsubishi Rayon Co Ltd 繊維強化プラスチック製ゴルフクラブシャフト

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100499116C (zh) * 2007-03-21 2009-06-10 威盛电子股份有限公司 芯片封装体
CN101960589B (zh) * 2008-03-31 2012-10-10 英特尔公司 包含用于高密度互连的硅贴片的微电子封装及其制造方法
CN102822401A (zh) * 2010-02-03 2012-12-12 原子能和代替能源委员会 使用织物组装至少一个芯片的方法及包括芯片装置的织物
CN102822401B (zh) * 2010-02-03 2013-12-04 原子能和代替能源委员会 使用织物组装至少一个芯片的方法及包括芯片装置的织物
CN102984889A (zh) * 2011-09-04 2013-03-20 舒勒电子有限责任公司 用于装配印刷电路板的方法
CN102984889B (zh) * 2011-09-04 2017-08-25 舒勒电子有限责任公司 用于装配印刷电路板的方法、印刷电路板和散热片

Also Published As

Publication number Publication date
CN1184686C (zh) 2005-01-12
JP3272343B2 (ja) 2002-04-08
US7024764B2 (en) 2006-04-11
US20020059723A1 (en) 2002-05-23
SG92715A1 (en) 2002-11-19
US6351393B1 (en) 2002-02-26
JP2001060644A (ja) 2001-03-06
MY124761A (en) 2006-07-31

Similar Documents

Publication Publication Date Title
CN1184686C (zh) 电子元件用的电子封装及其制造方法
US6373717B1 (en) Electronic package with high density interconnect layer
US6300686B1 (en) Semiconductor chip bonded to a thermal conductive sheet having a filled through hole for electrical connection
US7329816B2 (en) Electronic package with optimized lamination process
US7488896B2 (en) Wiring board with semiconductor component
CN105228341A (zh) 印刷电路板、封装基板及其制造方法
KR20000029261A (ko) 반도체장치, 반도체 웨이퍼, 반도체 모듈 및 반도체장치의제조방법
CN101192542A (zh) 电路板结构及其制造方法
US6441486B1 (en) BGA substrate via structure
CN102480835A (zh) 焊接连接销、半导体封装基板以及使用它们安装半导体芯片的方法
JP2002290052A (ja) 多層配線基板
US20040262746A1 (en) High-density chip scale package and method of manufacturing the same
JP2007173862A (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2022545734A (ja) 回路基板
JP2010080671A (ja) 電子素子実装体
CN102017137A (zh) 高速存储器封装
JP3587451B2 (ja) 多層相互接続構造および電子パッケージ
US20230046699A1 (en) Circuit board structure
TWI801446B (zh) 印刷電路板
JP2002111215A (ja) 配線基板とその製造方法
KR20100028209A (ko) 인쇄회로기판
JP2010272814A (ja) 回路基板、及びはんだバンプのクラックの修復方法
JP2023531457A (ja) 銅箔付樹脂及びこれを含む回路基板
JP2000183531A (ja) 実装基板及び実装構造体
JP2014103382A (ja) 半田ボールおよびこれを用いた印刷回路基板、並びに半導体パッケージ

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170315

Address after: American California

Patentee after: Ultratech Corporation

Address before: American New York

Patentee before: International Business Machines Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050112

Termination date: 20180630