CN1314091C - 具有内嵌的沟槽肖特基整流器的沟槽dmos晶体管 - Google Patents

具有内嵌的沟槽肖特基整流器的沟槽dmos晶体管 Download PDF

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Abstract

一种合并器件包括多个MOSFET单元(219)和多个肖特基整流单元(S)，以及合并器件的设计和制造方法。根据本发明的一个实施例，MOSFET单元，包括：(a)在半导体区(201)的上部内形成的第一导电类型的源区(212)，(b)在半导体区(201)的中间部分内形成的第二导电类型的本体区(204)，(c)在半导体区(201)的下部内形成的第一导电类型的漏区(202)，以及(d)与源区(212)、本体区(204)以及漏区(202)相邻提供的栅极区(211)。在本实施例中的肖特基二极管单元(S)设置在沟槽网络(219a，219b，219c)中并且包括肖特基整流接触半导体区(201)的下部的导体部分(218)。在本实施例中，沿沟槽网络(219a，219b，219c)的一个侧壁并与至少一个肖特基二极管单元(S)相邻地设置至少一个MOSFET单元栅极区(211)。

Description

具有内嵌的沟槽肖特基整流器的沟槽DMOS晶体管
相关申请说明
本申请涉及申请日为2000年10月6日序列号为No.09/684,931的申请，题目为“Trench DMOS Transistor with Embedded Trench SchottkyRectifier”。
技术领域
本发明涉及包括功率MOSFET与肖特基势垒整流器并联的合并器件。更具体地，本发明涉及沟槽MOSFET与沟槽肖特基整流器合并到单个器件内，或者在一个半导体衬底上或者作为一个较大集成电路中的部件。
背景技术
功率MOSFET(金属氧化物半导体场效应晶体管)为公知的结构，并以多种结构提供，包括图1中所示的“垂直”DMOS晶体管结构以及图2中所示的“沟槽”的DMOS晶体管结构。示出的每种结构包括高掺杂的衬底100(显示为N+区)，在其上生长有轻掺杂的外延层102(显示为N-区)，该层执行器件的漏功能。P型本体区104(分别显示为图1和2中的P+/P和P-区)提供在外延层102内，作为源区112(显示为N+区)。器件栅极由导电区111和氧化区110组成。漏接触D连接到半导体衬底100的背面，源和本体接触SB连接到源区112和本体区104，栅电极G连接到导电区111。当电位差施加在本体和栅极上时，电荷被电容性地引入到与栅极氧化层110相邻的本体区104内，导致在与DMOS单元的栅极相邻的本体区104的表面上形成N型沟道。当另一电位差施加在源112和漏102，110上时，载流子从源区穿过沟道到达漏区，如图1和2中的箭头所示，此时DMOS单元被称为处于导通状态。
与图1和2中所示类似的功率MOSFET经常用在需要肖特基二极管与MOSFET并联的电路中。例如参见U.S.专利No.4,823,172和6,049,108。这种电路结构示意性地显示在图3中。从该图中可以看出，肖特基二极管1的低正向电压降防止了当源漏电压变正时，DMOS结构中固有的本体与漏极的pn结二极管2变得正向偏置。由此，在这些情况下在图3的电路中流动的任何电流将流过肖特基二极管。
通过防止本体与漏极的pn结二极管“导通”，防止了在本体与漏极的结上的少数载流子注入。如果存在少数载流子，那么这种少数载流子将使结二极管延迟“截止”，直到结上所有的载流子都被清除掉或者施加在结上的电压反向之后它们被重新复合。相关的截止延迟时间限制了MOSFET可以工作的最大频率。
另一方面，图3中所示的布局允许基本上所有的电流流过肖特基二极管。与固有的本体与漏极的pn结二极管2相反，不存在与肖特基二极管1有关的截止延迟，是由于它不是少数载流子器件。
发明内容
根据本发明的一个实施例，提供一种合并器件，包括：
多个MOSFET单元，包括：(a)在半导体区的上部内形成的第一导电类型的源区，(b)在所述半导体区的中间部分内形成的第二导电类型的本体区，(c)在所述半导体区的下部内形成的第一导电类型的漏区，以及(d)与所述源区、所述本体区以及所述漏区相邻提供的栅极区；以及
设置在沟槽网络的底部的多个肖特基二极管单元，其中所述多个肖特基二极管单元包括与所述半导体区的所述下部肖特基整流接触的导体部分；
其中沿与至少一个肖特基二极管单元相邻的所述沟槽网络的一侧壁设置所述多个MOSFET单元的至少一个栅极区。
根据本发明的另一实施例，提供一种合并器件，包括：
第一导电类型的半导体衬底；
设置在所述衬底上的半导体外延层；
沟槽网络，从所述外延层的上表面延伸到所述外延层内并在所述器件内形成多个台面；
多个MOSFET单元，包括：(a)设置在其中一个所述台面内的所述第一导电类型的源区；(b)设置在所述其中一个所述台面内的第二导电类型的本体区，其中所述本体区形成与所述源区的结，(c)至少部分设置在所述其中一个所述台面内的第一导电类型的漏区，其中所述漏区形成与所述本体区的结；以及(d)栅极区，位于所述沟槽网络内与所述源区、所述本体区以及所述漏区相邻，其中所述栅极区包括：(i)内衬于所述沟槽网络的至少一部分的绝缘区，以及(ii)导电区，位于与所述绝缘区相邻的所述沟槽网络内，所述导电区通过所述绝缘区与所述源区、本体区以及漏区隔开；以及
多个肖特基二极管单元，形成在所述沟槽网络的下部，其中所述多个肖特基二极管单元包括与所述外延层肖特基势垒整流接触的导体部分，
其中沿与至少一些所述肖特基二极管的所述导体部分相邻的所述沟槽网络的侧壁放置所述MOSFET单元的至少一些所述栅极区。
某些优选实施例包括以下一个或多个特性：(a)半导体为硅，(b)第一导电类型为n型导电类型，第二导电类型为p型导电类型，(c)栅极区包括与二氧化硅区相邻的掺杂的多晶硅区，(d)导体包括钛钨、硅化铂、铝和铝合金中的一种或多种，(e)器件的本体区包括重掺杂的接触区，以及(f)器件包括位于肖特基二极管下面并接触肖特基二极管周边的p型区。
在一些实施例中，至少一些所述MOSFET单元和至少一些肖特基二极管单元排列成选自直列方形几何结构、偏置方形几何结构以及六边形几何结构的几何结构。
在其它实施例中，至少一些MOSFET单元为八边形单元。例如，至少一些MOSFET单元和至少一些肖特基二极管单元可以排列成包括交替的第一和第二单元行的几何结构，其中第一单元行的各单元比第二单元行的各单元的面积大，其中第一单元行的各单元为八边形单元。八边形单元例如可以为规则的八边形。MOSFET单元例如可以设置在第一单元行内，肖特基二极管例如可以设置在第二单元行内。第二单元行的各单元例如可以包括八边形单元或方形单元。
根据本发明的另一实施例，提供包括肖特基二极管单元和MOSFET单元的合并器件。在本实施例中，肖特基二极管单元设置在沟槽网络的底部，同时MOSFET单元的一些栅极区提供在沟槽网络的侧壁上。
根据本发明的另一实施例，提供一种合并器件的形成方法。方法包括形成多个肖特基二极管单元和形成多个MOSFET单元，由此：(a)肖特基二极管单元位于沟槽网络的底部，(b)MOSFET单元的栅极区包括导电区和绝缘区，(c)一些栅极区提供在沟槽网络的侧壁上，以及(d)不需要借助掩模层，优选使用各向异性蚀刻工艺通过淀积掺杂的多晶硅层形成栅极区的导电区。
根据本发明的另一实施例，提供一种合并器件的设计方法，包括多个肖特基二极管单元以及多个MOSFET单元。方法包括(1)除去沟槽MOSFET器件设计内的一个或多个源/本体台面，以及(2)在以前设置除去的台面的位置处设置一个或多个肖特基二极管单元。
本发明的一个优点是提供一种合并器件，包含在相同衬底上的DMOS晶体管以及肖特基二极管。
本发明的另一优点是DMOS晶体管以及肖特基二极管部分可以在一个集成制造工艺中生成而不是依次产生。
本发明的另一优点是提供一种合并器件通过将DMOS晶体管功能结合到用于提供器件的肖特基二极管功能的沟槽侧壁内优化了表面区域。
本发明的另一优点是可以选择器件的几何结构以改变DMOS源区周长与肖特基二极管导电区的比例，优化了器件性能。
本发明的再一优点是可以在器件上改变DMOS源区周长与肖特基二极管导电区的比例，优化了边缘的器件性能并且为温度的函数。
在详细说明书的评述、例子以及下面陈述的权利要求书中，本发明的其它实施例及优点将变得更显然。
附图说明
图1示出了现有技术的垂直功率MOSFET的示意性剖面图。
图2示出了现有技术的沟槽功率MOSFET的示意性剖面图。
图3示出了现有技术中已知的功率MOSFET与肖特基二极管并联的示意性电路图。
图4A-4E示出了与本发明的合并的MOSFET和肖特基二极管结构结合使用的五个单元几何结构的示意性俯视图。
图5为根据本发明的一个实施例合并的MOSFET和肖特基二极管结构的示意性剖面图。图5中的图类似于沿图4A中的线5--5或沿图4C中的线5-5截取的。
图6A-6F示出了根据本发明的一个实施例类似于图4中所示的器件的形成工艺。
图7为合并的MOSFET和肖特基二极管结构的示意剖面图，包括用于与体区的低阻接触的深p+区并环绕肖特基二极管的周边。
图8示出了可以与本发明的合并的MOSFET和肖特基二极管结构结合使用的一个单元几何结构的示意性俯视图。
图9A-9D示出了可以与本发明的合并的MOSFET和肖特基二极管结构结合使用的多种单元几何结构的示意性俯视图。
图10示出了可以与本发明的合并的MOSFET和肖特基二极管结构结合使用的另一个单元几何结构的示意性俯视图。
具体实施方式
现在参考附图更详细地介绍本发明，在附图中示出了本发明的优选实施例。然而本发明可以不同的方式实施不限于这里陈述的各实施例。
可以结合基本上有无数变化的布局实施本发明的器件设计，在这些布局中许多DMOS晶体管和肖特基二极管集成在相同的硅衬底上。五个可能的布局的示意性俯视图显示在图4A-4E中。用“S”标记的那部分器件对应于器件的肖特基单元部分。没有标记的器件的剩余部分对应于器件的沟槽MOSFET单元部分的台面。图4A中示出的几何结构这里称为“直列方形几何结构”，图4B中示出的几何结构这里称为“偏置方形几何结构”，图4C中示出的几何结构这里称为“六边形几何结构”或“蜂窝形几何结构”。图4D中的几何结构将图4A的几何结构中的两个DMOS台面转变成肖特基二极管区，同时图4E中的几何结构将四个DMOS台面转变成肖特基二极管。这些设计的每一个都利用了MOSFET领域中通常采用的方形和六边形结构。
从图5中可以看出，放大的沟槽区提供在肖特基单元区中，而不是台面结构中。此外，在单个DMOS台面的区域转变成肖特基二极管的区域中，存在可以用肖特基单元代替的DMOS单元的最大理论数字，同时基本上没有妨碍栅极导体访问。(也可以将两个或多个邻接的DMOS台面转变成图4D和4E所示的肖特基二极管)。当然，肖特基单元的数量可以低于理论的最大值，只要与器件相关的肖特基二极管电流的数量可以接受。
图5为根据本发明的一个实施例的合并的MOSFET和肖特基二极管结构的示意性剖面图。图5中的图类似于沿图4A中的线5--5或沿图4C中的线5--5截取的图。
示出的器件包括外延层201，外延层提供在N+衬底200上。虽然衬底200和外延层201可以由任何半导体材料形成，但目前优选硅。
本具体例中的N+衬底200具有例如8密耳到40密耳的厚度范围，以及例如从1×1019到5×1020cm-3的净掺杂浓度范围。
N区202位于外延层201的下部中。在本例中，N区202具有例如从1到20微米的厚度范围和例如从1013到1016cm-3的净掺杂浓度范围。
P本体区204位于外延层的上部中。在示出的例子中，这些P本体区204从外延层201的上表面例如延伸到0.3到5.0微米的深度，并具有如果没有均匀地掺杂例如从1016到1020cm-3的峰值掺杂浓度范围，如果均匀地掺杂为1×1015到5×1016cm-3。这些P本体区204提供了用于器件的沟槽MOSFET的沟道区。
N+区212也位于外延层的上部中。这些区域例如从外延层201的表面延伸到例如0.2到3.5微米的深度，并具有例如从1019到5×1020cm-3的峰值掺杂浓度范围。这些N+区212提供了器件的沟槽MOSFET单元的源电极功能。
这些沟槽219a，219b，219c显示在图5中，每个沟槽从外延层201的上表面延伸到例如0.3到4.0微米的深度。左沟槽219a和右沟槽219c完全用于器件的MOSFET功能，这里称做“MOSFET沟槽”。这些沟槽例如宽度为0.4到2.0微米。沟槽219a-c之间的区域根据它们的形状经常称做“台面”或“沟槽台面”。这些区域的宽度范围例如从2.0到10.0微米，并且可以为多种几何结构，例如如图4A-4E所示。
专门用于器件的MOSFET功能左和右沟槽219a，219c沿着绝缘体210排列，绝缘体210通常为如硅氧化物的氧化物绝缘体。硅氧化物(通常为二氧化硅)用做绝缘体210，它的厚度从100到2000埃。与绝缘体210相邻的为导体区211，通常为掺杂的多晶硅。多晶硅用做导体211，它可以具有例如从5到100欧姆/平方的表面电阻。绝缘体210和导体区211一起提供了器件的沟槽MOSFET单元的栅电极功能。
中心的沟槽219b基本上宽于沟槽219a和219c，例如宽度为2.8到14.0微米。(简要说明应该注意本申请中的附图没有按比例画出，附图通常为示意性的。这特别符合于沟槽219b，根据器件的几何结构，沟槽219b具有等于两个MOSFET的沟槽宽度219a，219c加上台面宽度的宽度。图5中示出的沟槽219b显著窄于该量。)MOSFET功能于沟槽219b的左和右侧有关，而肖特基二极管的功能与沟槽219b的中心有关。因此，沟槽219b可以称做“混合沟槽”。由于存在源212，可以确定具有MOSFET功能的沟槽219b的区域，源212通过本体区204与漏区(N外延区202)分开。通过适当地偏置栅极，在本体区202内产生沟道(包括导电区211和绝缘体210)。
由于存在导体218和N外延区202之间的接触，可以确定具有肖特基二极管功能的沟槽219b的区域。该接触为肖特基整流接触。与该接触相关的肖特基阻挡层的高度取决于例如使用的导体类型和半导体材料以及半导体内的掺杂浓度。
导体218也用做器件的沟槽MOSFET部分的源区和本体导体，将所有的源区212和本体区204缩短。导体218与源区和本体区212，204之间的接触为欧姆接触。
钛钨、硅化铂、铝或含有这些材料的两种或多种的膜为用于导体218的一些优选材料，是由于它们能够提供(a)与N外延区202的肖特基整流接触，以及(b)与源区212和本体区204的欧姆接触。
通常为二氧化硅和/或BPSG(掺硼磷硅玻璃)区的绝缘区216防止了与器件的MOSFET栅极功能有关的掺杂的多晶硅区211通过导体218与N+源区212和本体区204短路。
导体(未示出)也通常与N+衬底200相邻提供。该导体作为用于器件的MOSFET部分的漏导体以及用于肖特基二极管部分的阴极导体。另一导体(未示出)也通常连接到设置在器件的有源区外部的多晶硅211的栅极引出(runner)部分。
因此，在本发明的合并器件中，沟槽MOSFET和肖特基二极管集成到相同的硅衬底内。这种设计有效地利用了器件的可利用的表面区域。例如，如前所述，含有图5所示器件的肖特基二极管部分的沟槽219b同样具有沟槽MOSFET结合到它的侧壁内的特征。此外，通过在肖特基二极管和沟槽MOSFET单元之间提供共享的架空部分(overhead)(焊盘，周边等)。此外，器件中的电流较均匀地分布(例如得到散热优点)，电流在需要的位置处流动(例如减少了高频率时的电感损耗)。该工艺进一步允许使用集成的工艺设计中常见的工艺步骤形成肖特基二极管和沟槽MOSFET。
图6A到6F示出了形成图5中示出的器件进行的一系列步骤。现在参考图6A，掺杂N的外延层202首先生长在常规的N+掺杂的衬底200上。外延层的厚度范围例如为1.3到25微米。接下来进行本体注入步骤。例如，以1013到5×1015/cm2的剂量5到200keV的能量将硼注入到外延层的上表面。随后，例如通过800到1200℃进行湿或干氧化1到200分钟在表面上形成氧化层203。氧化层203可以例如从500到10,000埃厚。除了形成氧化层203，该步骤用于将注入的掺杂剂扩散到外延层202内以形成区域204。此时，区域204为具有1016到1020cm-3的峰值掺杂浓度和0.3到5.0微米深度的P型区。所得结构显示在图6A中。
然后通过首先在层203上提供构图的光致抗蚀剂层(未示出)，之后例如通过使用湿或等离子体蚀刻步骤除去没有被光致抗蚀剂覆盖的区域中的氧化物，由氧化物层203形成源掩模。然后进行源注入。例如，可以5到200keV的能量和5×1014到1×1016/cm2的剂量注入砷或磷。然后例如在800到1200℃进行1到200分钟的湿或干氧化步骤，在已预先除去氧化物的区域中形成厚度500到5000埃的氧化层。该步骤也扩散了源掺杂剂，产生了具有1019到5×1020cm-3的峰值掺杂浓度和0.2到3.5微米的深度的源区212。所得结构显示在图6B中。
然后沟槽掩模(未示出)提供在氧化层203上，之后例如通过等离子体或反应离子蚀刻蚀刻沟槽到通常为0.3到4.0微米范围的深度。这产生了分别的P本体区204和源区212。然后除去沟槽掩模，和本领域中公知的一样生长牺牲氧化层并除去。随后，例如在900到1200℃通过湿或干氧化1到60分钟在沟槽内生长厚度为100到2000埃的栅极氧化层210。
接着覆盖结构的表面，并优选使用CVD用多晶硅层211填充沟槽。多晶硅通常掺杂为N型以减小它的电阻率。在具有磷化氢气体的CVD期间，通过利用氯氧化磷的热预淀积或者通过用砷或磷的注入进行N型掺杂。所得结构显示在图6C中。
适当掩蔽有源区的外部以保存用于栅极接触的多晶硅，然后对多晶硅层进行各向异性蚀刻步骤，例如等离子体或反应离子蚀刻步骤，形成分别的多晶硅区211，在示出的具体剖面的平面之外的沟槽内连接。然后除去掩模，淀积氧化层216，产生图6D中示出的结构。
然后提供接触掩模(即，光致抗蚀剂层--未示出)，之后通过例如湿或等离子体蚀刻组成的氧化物蚀刻步骤在氧化物中开出接触区域。该步骤提供了对应于源/本体接触、肖特基整流接触以及有源区之外的栅极接触的接触区。采用多晶硅蚀刻步骤，使用各向异性蚀刻以避免在中心沟槽的倾斜的多晶硅侧壁上需要光致抗蚀剂。然后除去接触掩模以产生图6E的结构。如果需要，可以使用附加的掩模在本体区204的上部中形成P+区(未示出)以建立与随后提供的导体218的良好的欧姆接触。如果足够深，那么这些P+区也可以形成在肖特基二极管的周边。所得结构显示在图7中。也可以形成P+区仅提供与本体区的低阻接触，或者仅提供环绕肖特基二极管的P掺杂区。在图7中，P+区220提供了低阻接触和环绕肖特基二极管的P掺杂区，提高了击穿电压。
优选通过溅射淀积导体层218。然后提供导体掩模，之后为例如湿或等离子体蚀刻，以将多种导体区相互隔开。例如，在该步骤中，用于栅极接触(未示出)的导体与用于源区/本体/肖特基整流接触的导体218隔开。在该具体例子中的导体218为铝合金，或者是位于如钛钨的材料或者是如已形成在接触中的硅化铂的材料之上的铝合金，是由于它提供了在沟槽219b底部的肖特基整流接触，同时在源区/本体区212，204处的欧姆接触。所得结构显示在图6F中。
当然，在以上方案的基础上可以有多种变化。作为一个例子，虽然在形成沟槽之前在以上例子中提供了源区212，但是在沟槽MOSFET领域中常见的是在形成沟槽栅极结构之后形成源区。作为另一个例子，虽然以上使用氧化区216将多晶硅区211与导体218隔开，但是BPSG也通常用于该目的。
如上所述，本发明的器件设计可以结合DMOS晶体管和肖特基二极管集成在相同硅衬底上本质上有多种变化的布局。一个具体的优选布局显示在图8中，这里称做“打开的(unpacked)八边形几何结构”。这种设计包括较大和较小八边形单元的交替行。
可以有多种打开的八边形几何结构。例如，在图8中，示出的肖特基单元结合较小单元的行，但是肖特基单元也可以结合较大单元的行。此外，虽然图8中示出了八边形单元结合了较小的单元行，但是应该指出小单元例如也可以为方形单元，如图10所示。
本发明的合并器件可以表征的一个参数为源区周长与肖特基二极管导电区的比例。从图9A-9D中可以看出，这种比例可以多种方式修改。例如，从图9D中示出的设计中可以看出，每个大MOSFET台面(示出四个)的源区周长等于(2×s1)+(2×s3)+(4×s2)。用于图10的小MOSFET台面的源区周长约8×s2。图10中肖特基二极管占据的面积(示出一个并用“S”表示)约(s2×s2)。示出的打开的八边形几何结构允许s2与s1的比例以及s3与s1的比例在限制内修改，进而允许源区周长与肖特基二极管面积的比例有更大的灵活性。
例如，图8结构的五个单元的放大图显示在图9A中。这些单元的每一个为规则的八边形。然而，在图9B中，顶部、底部、左边和右边(对应于长度s1和s3)制得显著小于对角线边(对应于长度s2)。通过比较图9A与图9B可以看出，这有助于减小图9B的器件相对于图9A的器件的源区周长与肖特基二极管面积的比例。
一方面，顶边、底边、左边和右边(对应于长度s1和s3)同样可以显著大于对角线边(对应于长度s2)，如图9C所示。这有助于增加图9C的器件相对于图9A的器件的源区周长与肖特基二极管面积的比例。
在其它实施例中，仅需要增加顶边和底边的尺寸，如图9D所示。当然，左边和右边的尺寸也以类似的方式增加。
虽然这里具体示出和介绍了多种实施例，但是应该理解本发明的修改和变化可以由以上的教导覆盖，并在附带的权利要求书的范围内，同时不脱离本发明的精神和计划的范围。例如，本发明的方法可用于形成多个半导体区的导电性与这里介绍的相反的结构。

Claims (23)

1.一种合并器件，包括：
多个MOSFET单元，包括：(a)在半导体区的上部内形成的第一导电类型的源区，(b)在所述半导体区的中间部分内形成的第二导电类型的本体区，(c)在所述半导体区的下部内形成的第一导电类型的漏区，以及(d)与所述源区、所述本体区以及所述漏区相邻提供的栅极区；以及
设置在沟槽网络的底部的多个肖特基二极管单元，其中所述多个肖特基二极管单元包括与所述半导体区的所述下部肖特基整流接触的导体部分；
其中沿与至少一个肖特基二极管单元相邻的所述沟槽网络的一侧壁设置所述多个MOSFET单元的至少一个栅极区。
2.根据权利要求1的器件，其中所述栅极区包括与二氧化硅区相邻的掺杂的多晶硅区。
3.根据权利要求1的器件，其中所述第一导电类型为n型导电类型，所述第二导电类型为p型导电类型。
4.根据权利要求1的器件，其中所述半导体区为硅区。
5.根据权利要求4的器件，其中所述半导体区为外延硅区。
6.根据权利要求4的器件，其中与所述半导体区的所述下部肖特基整流接触的所述导体部分包括钛钨、硅化铂、铝或铝合金中的一种材料。
7.根据权利要求3的器件，还包括接触本体区的重掺杂的接触区。
8.根据权利要求3的器件，还包括位于肖特基二极管下面并接触肖特基二极管周边的p型区。
9.根据权利要求1的器件，其中至少一个所述MOSFET单元的形状为八边形。
10.一种合并器件，包括：
第一导电类型的半导体衬底；
设置在所述衬底上的半导体外延层；
沟槽网络，从所述外延层的上表面延伸到所述外延层内并在所述器件内形成多个台面；
多个MOSFET单元，包括：(a)设置在其中一个所述台面内的所述第一导电类型的源区；(b)设置在所述其中一个所述台面内的第二导电类型的本体区，其中所述本体区形成与所述源区的结，(c)至少部分设置在所述其中一个所述台面内的第一导电类型的漏区，其中所述漏区形成与所述本体区的结；以及(d)栅极区，位于所述沟槽网络内与所述源区、所述本体区以及所述漏区相邻，其中所述栅极区包括：(i)内衬于所述沟槽网络的至少一部分的绝缘区，以及(ii)导电区，位于与所述绝缘区相邻的所述沟槽网络内，所述导电区通过所述绝缘区与所述源区、本体区以及漏区隔开；以及
多个肖特基二极管单元，形成在所述沟槽网络的下部，其中所述多个肖特基二极管单元包括与所述外延层肖特基势垒整流接触的导体部分，
其中沿与至少一些所述肖特基二极管的所述导体部分相邻的所述沟槽网络的侧壁放置所述MOSFET单元的至少一些所述栅极区。
11.根据权利要求10的器件，其中所述导体与所述源区和所述本体区制成欧姆接触。
12.根据权利要求11的器件，其中所述导体部分与所述外延层的下部肖特基整流接触，并且所述导体部分包括钛钨、硅化铂、铝或铝合金中的一种材料。
13.根据权利要求10的器件，其中所述栅极区包括与二氧化硅区邻近的掺杂的多晶硅区。
14.根据权利要求10的器件，其中所述第一导电类型为n型导电类型，所述第二导电类型为p型导电类型。
15.根据权利要求10的器件，其中所述半导体为硅。
16.根据权利要求10的器件，其中至少一些所述MOSFET单元和至少一些所述肖特基二极管单元排列成选自包括直列方形几何结构、偏置方形几何结构以及六边形几何结构的组的几何结构。
17.根据权利要求10的器件，其中至少一些所述MOSFET单元为八边形单元。
18.根据权利要求10的器件，其中至少一些所述MOSFET单元和至少一些所述肖特基二极管单元排列成包括交替的第一和第二单元行的几何结构，其中所述第一单元行的各单元比所述第二单元行的各单元的面积大，其中所述第一单元行的所述单元为八边形单元。
19.根据权利要求18的器件，其中所述第一单元行的所述单元为规则的八边形。
20.根据权利要求18的器件，其中所述MOSFET单元设置在所述第一单元行内，所述肖特基二极管单元设置在所述第二单元行内。
21.根据权利要求18的器件，其中所述第二单元行的所述单元为八边形单元或方形单元。
22.根据权利要求14的器件，还包括与本体区接触的重掺杂的接触区。
23.根据权利要求14的器件，还包括位于肖特基二极管下面并接触肖特基二极管周边的p型区。
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