CN1314101C - 具有混合电介质的可靠低k互连结构 - Google Patents

具有混合电介质的可靠低k互连结构 Download PDF

Info

Publication number
CN1314101C
CN1314101C CNB2003801033040A CN200380103304A CN1314101C CN 1314101 C CN1314101 C CN 1314101C CN B2003801033040 A CNB2003801033040 A CN B2003801033040A CN 200380103304 A CN200380103304 A CN 200380103304A CN 1314101 C CN1314101 C CN 1314101C
Authority
CN
China
Prior art keywords
dielectric layer
layer
hard mask
mask layer
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB2003801033040A
Other languages
English (en)
Other versions
CN1711635A (zh
Inventor
约翰·菲茨西蒙斯
斯蒂芬·格雷科
李加
斯蒂芬·盖茨
特里·斯普纳
马修·安格耶尔
哈彼·希克里
西奥尔多卢斯·斯坦戴尔特
格伦·比厄里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1711635A publication Critical patent/CN1711635A/zh
Application granted granted Critical
Publication of CN1314101C publication Critical patent/CN1314101C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

公开了一种具有混合电介质的先进线后端(BEOL)互连结构。用于通路层的层间电介质(ILD)优选与用于线路层的ILD不同。在优选实施例中，通路层ILD(112)由低k SiCOH材料形成，线路层ILD(116)由低k聚合物热固性材料形成。

Description

具有混合电介质的可靠低K互连结构
技术领域
本发明总地涉及高速半导体微处理器、特定用途集成电路(ASIC)、以及其它高度集成电路器件的制造。更具体而言，本发明涉及用于使用低K电介质材料的半导体器件的先进线后端(back-end-of-line：BEOL)金属化结构。本发明特别针对一种具有低介电常数混合电介质的先进BEOL互连结构。
背景技术
极大规模集成(VLSI)或超大规模集成(ULSI)电路中的金属互连通常由具有图案化的金属引线层的互连结构构成。一般的集成电路(IC)器件包括三至十五层金属引线。随着特征尺寸减小和器件面密度增大，期望增大互连层的数量。
这些互连结构的材料和布置被优选从而最小化信号传播延迟，由此最大化整体电路速度。互连结构内信号传播延迟的一个指标是每个金属引线层的RC时间常数，其中R为引线电阻，C为多层互连结构中选定的信号线(即导体)与周围导体之间的有效电容。RC时间常数可以通过降低引线材料的电阻来减小。由此，铜是用于IC互连的优选材料，因为其较低的电阻。RC时间常数还可以通过使用具有低介电常数k的电介质材料来减小。
由于互连延迟现在已经限制了整体电路速度，所以高速逻辑芯片要求更快的互连。随着尺寸的缩小，互连延迟成为限制整体电路性能的更加重要的因素。在整个半导体工业中，在低k绝缘体内使用铜导体的互连结构正在被引入以降低互连延迟。互连延迟的一种量度为互连结构的有效介电常数k(eff)。为了获得更低k(eff)并由此降低延迟，必须使用低k电介质(k＜4)和较低k阻挡层(例如，对于氮化硅k＜7)。
在Proceedings of the IEEE 2000 International Interconnect TechnologyConference，pp.261-263中R.D.Goldblatt等人的“A High Performance 0.13μmCopper BEOL Technology with Low-k Dielectric”中介绍了包括低k电介质材料和铜互连的现有技术双镶嵌互连结构。图1示出使用低k电介质材料和铜互连的典型互连结构。该互连结构包括可以包括诸如晶体管的逻辑电路元件的下衬底10。盖层(cap layer)11可以设置在下衬底10之上。公知为层间电介质(ILD)的电介质层12覆盖在衬底10和可选的盖层11上。在先进互连结构中，ILD层12优选为低k聚合物热固性材料，诸如SiLKTM(可从Dow ChemicalCompany得到的芳香烃热固性聚合物)。至少一个导体14、18嵌在ILD层12中。在先进互连结构中，导体14、18通常为铜，但作为替换地可以是铝或其它导电材料。扩散阻挡衬层(未示出)可以设置在ILD层12与导体14、18之间。这种扩散阻挡衬层可以包括钽、钛、钨或这些金属的氮化物。例如氮化硅盖层17可以设置在ILD层12上。通常通过化学机械抛光(CMP)步骤，使导体18的顶面与氮化硅层17的顶面共面。最终的盖层19(也可以是例如氮化硅)可以设置在整个结构上。
导体14、18可以通过传统的双镶嵌工艺形成。例如，所示互连层的形成以在盖层11上沉积ILD材料12开始。若ILD材料为诸如SiLKTM的低k聚合物热固性材料，则ILD材料通常被旋涂，经受涂覆后热烘烤从而去除溶剂，并在高温下固化。接着，氮化硅层17沉积在ILD层12上。随后使用传统的光刻和蚀刻工艺构图氮化硅层17、ILD层12、以及盖层11，从而形成至少一个沟槽18和通孔14。沟槽和通孔可以衬以扩散阻挡衬层。随后利用诸如铜的金属填充沟槽和通孔，从而形成传统双镶嵌工艺中的导体14、18。通过化学机械抛光(CMP)工艺去除多余的金属。最后，在铜导体18和氮化硅层17上沉积氮化硅盖层19。
在先进互连结构中，优选的低k电介质材料为聚合物热固性材料，诸如SiLKTM(可从Dow Chemical Company得到的芳香烃热固性聚合物)。这种材料具有约2.65的介电常数。然而，使用这种低k材料作为ILD的铜互连结构会遇到可靠性问题，包括由低k电介质材料的热膨胀导致的机械失效。SiLKTM电介质的模量为2.7Gpa，而二氧化硅的为78Gpa。这种差异已经表现出明显导致这样的可靠性问题。
因而，本领域中需要一种具有低k(eff)的先进互连结构，其不遭受聚合物低k电介质材料的热膨胀导致的可靠性问题。
授予Andideh等人的美国专利No.6,362,091介绍了一种具有多层低kILD的互连结构。Andideh等人尝试解决较脆低k掺碳硅膜中的开裂问题，而非聚合物低k电介质材料的热膨胀导致的可靠性问题。为解决此问题，提出了一种多层ILD，其包括诸如掺碳硅的低k电介质与具有增大的韧性的诸如二氧化硅的第二绝缘材料的交替层。尽管公开了低k电介质材料可以包括低k聚合物，但是由该公开显见，以上针对诸如SiLKTM的聚合物低k电介质的模量与二氧化硅的模量之间的差异讨论的问题没有被Andideh等人所考虑。另外，此处提出的第二绝缘材料(具有增大的韧性)(SiO2、SiN、SiON、SiOF和SiC)全都具有较高的介电常数，这导致多层ILD的k(eff)比较高。最终，此结构的制造由于对通路层和线路层使用相同的多层ILD而变得困难，没有中间盖层或蚀刻停止层。
由此，本领域中仍然需要不遭受聚合物低k电介质材料的热膨胀导致的可靠性问题的具有低k(eff)的先进互连结构。
发明内容
上述问题通过使用本发明而解决，本发明针对一种形成在衬底上的互连结构。根据所提供的本发明的一个方面，该结构包括：覆盖在衬底上的第一电介质层；所述第一电介质层上的第一硬掩模层，所述第一硬掩模层具有顶面；至少一个导电通路，嵌入在所述第一电介质层和所述第一硬掩模层中；通路层盖层(via-level cap layer)，在所述第一硬掩模层上；第二电介质层，在所述通路层盖层上，其中所述第二电介质层由与所述第一电介质层不同的材料形成；第二硬掩模层，在所述第二电介质层上，所述第二硬掩模层具有顶面；以及至少一个导电线路，嵌入在所述通路层盖层、所述第二电介质层和所述第二硬掩模层中，所述导电线路具有与所述第二硬掩模层的顶面共面的顶面。
在另一方面中，该结构包括：第一电介质层，覆盖衬底；蚀刻停止层，在所述第一电介质层上；助粘剂(adhesion promoter)层，在所述蚀刻停止层上；第二电介质层，在所述助粘剂层上，其中所述第二电介质层由与所述第一电介质层不同的材料形成；硬掩模层，在所述第二电介质层上，所述硬掩模层具有顶面；至少一个导电通路，嵌入在所述第一电介质层和所述蚀刻停止层中；以及至少一个导电线路，嵌入在所述助粘剂层、所述第二电介质层和所述硬掩模层中，所述导电线路具有与所述硬掩模层的顶面共面的顶面。
根据本发明的第三方面，提供一种在衬底上形成互连结构的方法。在一实施例中，该方法包括步骤：在衬底上沉积第一电介质层；在所述第一电介质层上沉积第一硬掩模层，所述第一硬掩模层具有顶面；在所述第一电介质层和所述第一硬掩模层中形成至少一个通路开口；以导电材料填充所述通路开口，由此形成至少一个嵌入在所述第一电介质层和所述第一硬掩模层中的导电通路；在所述第一硬掩模层上沉积通路层盖层；在所述通路层盖层上沉积第二电介质层，其中所述第二电介质层由与所述第一电介质层不同的材料形成；在所述第二电介质层上沉积第二硬掩模层，所述第二硬掩模层具有顶面；在所述通路层盖层、所述第二电介质层和所述硬掩模层中形成至少一个沟槽开口，其中所述第二开口覆盖所述第一导电通路；以及以导电材料填充所述沟槽开口，由此形成嵌入在所述通路层盖层、所述第二电介质层和所述第二硬掩模层中的至少一个导电线路，所述导电线路具有与所述第二硬掩模层的顶面共面的顶面。
根据本发明的第四方面，提供一种方法，该方法包括步骤：在衬底上沉积第一电介质层；在所述第一电介质层上沉积蚀刻停止层，所述蚀刻停止层具有顶面；在所述蚀刻停止层上沉积助粘剂层；在所述助粘剂层上沉积第二电介质层，其中所述第二电介质层由与所述第一电介质层不同的材料形成；在所述第二电介质层上沉积硬掩模层，所述硬掩模层具有顶面；在所述硬掩模层、所述第二电介质层、所述助粘剂层、所述第一电介质层、以及所述蚀刻停止层中形成至少一个通路开口；在所述硬掩层、所述第二电介质层、以及所述助粘剂层中形成至少一个沟槽开口，其中所述沟槽开口覆盖所述第一通路开口；以及以导电材料填充所述通路和沟槽开口，由此形成嵌入在所述第一电介质层、所述蚀刻停止层、所述助粘剂层、所述第二电介质层和所述硬掩模层中的至少一个通路导体和至少一个线路导体，所述线路导体具有与所述硬掩模层的顶面共面的顶面。
附图说明
被认为新颖的本发明的特征和本发明的基本特性在所附权利要求中特别示出。附图仅为说明目的，且未按比例绘制。另外，相同的附图标记在附图中表示相同的元件。然而，发明本身，包括构成和操作方法，可以通过以下结合附图的详细介绍最好地理解，附图中：
图1为部分完成的集成电路器件的示意截面图，示出现有技术的互连结构；
图2(a)-2(e)为部分完成的集成电路器件的示意截面图，示出用于形成根据本发明优选实施例的互连结构的方法；以及
图3(a)-3(d)为部分完成的集成电路器件的示意截面图，示出用于形成根据本发明另一优选实施例的互连结构的方法。
具体实施方式
现在将参照附图详细介绍本发明。附图中，该结构的各个方面已经示出，且以简化的方式示意性地表示，从而更加清晰地介绍和示出本发明。例如，附图未按比例。另外，所述结构的各方面的垂直截面被示为呈矩形。然而，本领域技术人员将可理解，对于实际结构，这些方面将很可能含有更加斜削的特征。另外，本发明不限于任何特别形状的构造。
虽然将参照包括铜的结构来介绍本发明的某些方面，但是本发明不限于此。尽管铜是优选的导电材料，但是本发明的结构可以包括任何适合的导电材料，如铝。
参照图2(e)，本发明的互连结构的一优选实施例包括下衬底110，下衬底110可以包括诸如晶体管的逻辑电路元件，并且可以由单镶嵌引线层和/或盖层结束，该单镶嵌引线层(wiring level)和盖层可以由与下述导体和盖层相同或不同的材料形成。例如，衬底110可以由包括钨的引线层结束，而以下讨论的导体114和118可以由铜形成。
盖层111可以设置在下衬底110上。通常被称为层间电介质(ILD)的电介质层112覆盖在盖层111上面。通路层硬掩模层113优选地设置在ILD层112上。至少一个通路导体114嵌入在ILD层112、盖层111和通路硬掩模层113中。扩散阻挡衬层(未示出)可以设置在ILD层112与通路导体114之间。通常利用化学机械抛光(CMP)步骤使通路导体114的顶面与通路硬掩模层113的顶面共面。
第一互连层(interconnect level)由图2(e)中所示的互连结构中的盖层111、ILD层112、硬掩模层113、以及通路导体114限定。第二互连层在图2中被显示为处于第一互连层上方，其包括通路盖层115、ILD层116、线路硬掩模层117、线路导体118。助粘剂层(未示出)可以设置在通路盖层115与ILD层116之间。最终的盖层119覆盖在线路导体118与线路硬掩模层117上。
本发明的互连结构的另一优选实施例在图3(d)中示出。此实施例包括下衬底210，下衬底210可以包括诸如晶体管的逻辑元件。盖层211可以设置在下衬底210上。ILD层212覆盖在盖层211上。蚀刻停止层213设置在ILD层212上。助粘剂层215设置在蚀刻停止层213上。ILD层216设置在助粘剂层215上，而硬掩模层217覆盖在ILD层216上。至少一个通路导体214和线路导体218嵌入在层211、212、213、215、216和217中，如图所示。线路导体218的顶面与硬掩模层217的顶面共面。最终的盖层219覆盖在线路导体218和硬掩模层217上。
尽管低k电介质材料是优选的，但ILD层112、116、212和216可以由任何适合的电介质材料形成。适合的电介质材料包括掺碳二氧化硅材料；氟硅酸盐玻璃(FSG)；有机聚合物热固性材料，碳氧化硅；SiCOH电介质；掺氟氧化硅；旋涂玻璃；倍半硅氧烷(silsesquioxane)，包括氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、以及HSQ和MSQ的混合物或共聚物；苯并环丁烯(BCB)基聚合物电介质，以及任何含硅低k电介质。利用倍半硅氧烷化学性质(chemistry)的具有SiCOH型成分的旋涂低k膜的示例包括HOSPTM(可从Honeywell得到)、JSR 5109和5108(可从Japan Synthetic Rubber得到)、ZirkonTM(可从Rohm and Haas的一个部门，Shipley Microelectronics，得到)、以及多孔低k(ELk)材料(可从Applied Materials得到)。掺碳二氧化硅材料或有机硅烷的示例包括Black DiamondTM(可从Applied Materials得到)和CoralTM(可从Novellus得到)。HSQ材料的一示例为FOXTM(可从Dow Corning得到)。优选的电介质材料包括有机聚合物热固性材料，主要由碳、氧和氢构成，包括以SiLKTM(可从Dow Chemical Company得到)著称的低k聚亚芳基醚(polyarylene ether)聚合物材料和以FLARETM(可从Honeywell得到)著称的低k聚合物材料。
在优选实施例中，通路层ILD层112和212由诸如SiCOH或氧化物电介质材料的具有低热膨胀系数(CTE)的材料形成，从而改善可靠性，线路层ILD层116和216由诸如SiLKTM的具有低k的聚合物热固性材料形成。特别优选的是，通路层ILD层112和212由CTE小于约50ppm/℃的电介质材料形成，优选与导体114和214的CTE相匹配。
在特别优选实施例中，通路层ILD层112和212由SiCOH形成，线路层ILD层116和216由SiLKTM形成。在另一实施例中，通路层ILD层112和212可以由SiCOH形成，线路层ILD层116和216可以由多孔SiLKTM形成。在再一实施例中，通路层ILD层112和212可以由多孔SiCOH形成，线路层ILD层116和216可以由SiLKTM形成。在再一实施例中，通路层ILD层112和212可以由多孔SiCOH形成，线路层ILD层116和216可以由多孔SiLKTM形成。在再一实施例中，通路层ILD层112和212可以由多孔SiCOH形成，线路层ILD层116和216可以由SiCOH形成。在再一实施例中，通路层ILD层112和212可以由SiCOH形成，线路层ILD层116和216可以由多孔SiCOH形成。
ILD层112、116、212和216每个可以为约10nm至约1000nm厚，但这些层每个优选为约120nm厚。ILD层112、116、212和216的介电常数优选为约1.8至约3.5，且最优选为约2.5至约2.9。在使用多孔材料用于线路层和通路层ILD两者的实施例中，用于ILD层112、116、212和216的材料为多孔材料，由此进一步减小这些层的介电常数至约1.8至2.5的范围。
硬掩模层113和蚀刻停止层213可以由任何适合的电介质材料形成。层113和213优选具有以下特性：(1)低介电常数(优选低于约7)；(2)相对于衬层的低CMP率(优选约1∶5)，由此起到CMP停止层的作用；(3)是亲水的，以用于有效CMP后清洁；(4)对铜扩散到下面的电介质中起阻挡作用；以及(5)对在抗蚀剂剥离操作期间采用的氧等离子体有抵抗力。用于层113和213的优选材料包括SiCH和SiNCH，例如BlokTM(可从Applied Materials，Inc.得到)，并具有低于约5的介电常数，且优选为约4.9。具体而言，这些层优选包括约20至34原子百分比的硅、约12至34原子百分比的碳、约5至30原子百分比的氮、约20至50原子百分比的氢。该材料优选地具有组成SixCyNwHz，其中x为约0.2至约0.34，y为约0.12至约0.34，w为约0.05至约0.3，z为约0.2至约0.5。SiNCH材料的特别优选的成分为约22至30原子百分比的硅、约15至30原子百分比的碳、约10至22原子百分比的氮、以及约30至45原子百分比的氢。此特别优选的成分可以表示为SixCyNwHz，其中x为约2.2至约3，y为约1.5至约3，w为约1至约2，z为约3至约4.5。最优选的实施例采用超过一个的通路硬掩模层，其中底层具有最低的介电常数和最高的CMP选择性。
通路盖层115可以由任何适合的电介质材料形成。通路盖层115优选具有以下特性：(1)低介电常数；(2)对在抗蚀剂剥离操作期间使用的氧等离子体有抵抗力；(3)起铜阻挡作用；以及(4)具有蚀刻选择性并由此起蚀刻停止层作用。用于通路盖层115的特别优选的材料为包括硅、碳、氮和氢的非晶氮氢碳化硅(SiCNH)，具有低于约5的介电常数。其它适合的材料包括SiN、SiCH和SiON。
助粘剂层215优选具有以下特性：(1)低介电常数；(2)低的湿气相互作用；(3)高耐氧化性；以及(4)相对于ILD层216和通路硬掩模层213的RIE化学性质选择性。用于助粘剂层215的特别优选的材料包括硅氧烷或SiCOH，最优选的是HOSP BESTTM(可从Honeywell得到)。
硬掩模层117和217可以由任何适合的电介质材料形成，但优选由介电常数低于约5的电介质材料形成。用于硬掩模层117和217的优选材料为SiCOH和SiCH。在最优选的实施例中，这些硬掩模层的介电常数低于约3.5。
最终的盖层119和219可以由任何适合的电介质材料形成，但优选由SiNCH或SiN形成。当最终的盖层由SiNCH形成时，该层优选包括约20至34原子百分比的硅、约12至34原子百分比的碳、约5至30原子百分比的氮、以及约20至50原子百分比的氢。该材料优选具有组成SixCyNwHz，其中x为约0.2至约0.34，y为约0.12至约0.34，w为约0.05至约0.3，z为约0.2至约0.5。SiNCH材料的特别优选的成分为约22至30原子百分比的硅、约15至30原子百分比的碳、约10至22原子百分比的氮、以及约30至45原子百分比的氢。此特别优选的组成可以表示为SixCyNwHz，其中x为约2.2至约3，y为约1.5至约3，w为约1至约2，z为约3至约4.5。
图2(e)的互连结构可以通过单镶嵌工艺形成，如图2(a)至2(e)所示的工艺。该工艺可选地以在衬底110上沉积盖层111开始，接着在盖层111上沉积ILD层112，如图2(a)所示。盖层111和ILD层112可以通过任何适合的方法沉积。例如，若将SiLKTM用于ILD层112，则通过旋涂工艺，接着通过去除溶剂的烘烤步骤，然后是热固化步骤，该树脂可得以涂覆。
随后在ILD层112上沉积通路层硬掩模层113，如图2(a)所示。硬掩模层113可以通过任何适合的方法沉积，但在硬掩模层113为SiNCH时，优选通过化学气相沉积(CVD)直接沉积到ILD层112上。或者，旋涂玻璃可以用于通路层硬掩模层113。优选的CVD材料的一个示例是SiCH，优选的旋涂材料的一个示例为HOSP BESTTM。
在硬掩模层113沉积后，可以沉积额外的牺牲硬掩模层(未示出)。例如，可以沉积一系列硬掩模层，例如2000年4月14日提交的且题为“ProtectiveHardmask for Producing Interconnect Structures”的共同审理中的美国专利申请序列号09/550,943中介绍的硬掩模层，其公开的内容在此作为参考引入。
在沉积盖层111、ILD层112和硬掩模层113后，使用光刻构图工艺形成至少一个通孔114a。随后，通孔114a通过在未被光致抗蚀剂保护的区域利用例如反应离子蚀刻(RIE)去除硬掩模层113和部分ILD层112形成。硬掩模层113可以如下参与此蚀刻步骤。首先硬掩模层113可以在未被光致抗蚀剂覆盖的区域中被蚀刻，然后光致抗蚀剂可以被去除，留下与光致抗蚀剂图案匹配的图案化的硬掩模层113。随后，ILD层112和盖层111可以在未被硬掩模层113覆盖的区域被蚀刻。
形成通孔114a后，通孔可以衬以扩散阻挡衬层(未示出)，随后在通孔114a中沉积导电材料，从而形成导体114，如图2(b)所示。扩散阻挡衬层可以通过任何适合的方法沉积，例如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或离子化物理气相沉积(I-PVD)。扩散阻挡衬层可以是通过沉积若干难熔金属作为薄膜复合物构成的多层衬层。导电材料114可以通过任何适合的方法沉积在通孔114a内，诸如电镀技术。多余的衬层材料和多余的导电材料114可以在CMP工艺中去除，其中使得导体114的顶面与硬掩模层113共面。硬掩模层113可以在此CMP步骤期间起抛光停止层的作用，由此保护ILD层112免受抛光期间的损伤。牺牲硬掩模层(未示出)也可以在此CMP步骤期间去除。
图2(a)至2(b)示出了第一互连层的形成，其包括盖层111、ILD层112、硬掩模层113和通路导体115。在图2(c)中，第二互连层的形成以沉积通路盖层115、ILD层116和硬掩模层117开始。可以在主硬掩模层117上沉积额外的牺牲硬掩模层(未示出)。
在优选实施例中，盖层115为通过CVD沉积的氮化硅膜。在特别优选实施例中，盖层115为通过CVD沉积的SiCNH。
ILD层116优选由与用于ILD层112的材料不同的材料形成。若ILD层112由SiCOH材料(优选通过CVD沉积)形成，则ILD层116优选由聚合物热固性材料如SiLKTM形成。若ILD层116为诸如SiLKTM的低k聚合物材料，则通常ILD材料被旋涂，受到涂覆后热烘烤从而去除溶剂，并在高温下固化。
线路硬掩模层117优选由低k电介质材料形成，诸如SiCOH或SiCH，并可以通过CVD或旋涂方法沉积。优选的CVD材料的一示例为SiCH，优选的旋涂材料的示例为HOSP BESTTM。
在沉积通路盖层115、ILD层116和线路硬掩模层117后，使用可以包括反应离子蚀刻(RIE)的光刻构图和蚀刻工艺形成至少一个沟槽118a，如图2(c)所示。沟槽118a可以衬以扩散阻挡衬层(未示出)，随后在沟槽118a中沉积导电材料，从而形成导体118，如图2(d)所示。扩散阻挡衬层可以通过任何适合的方法沉积，诸如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或离子化物理气相沉积(I-PVD)。扩散阻挡衬层可以是通过沉积若干难熔金属作为薄膜复合物构成的多层衬层。导电材料118通常为用于导电通路114的相同的材料，并可以通过任何适合的方法沉积在沟槽118a内，诸如电镀技术。多余的衬层材料和多余的导电材料118可以在CMP工艺中去除，其中使得导体118的顶面与线路硬掩模层117共面。
在形成导体114和118后，最终的盖层119可以如图3(d)所示地沉积。最终的盖层119可以由任何适合的电介质材料形成，但优选由通过CVD沉积的SiCNH或SiN形成。
作为对于如上所述和如图2(a)至2(e)所示的单镶嵌方法的替代，本发明的互连结构可以使用双镶嵌方法形成，诸如图3(a)至3(d)所示的方法。此替代工艺可选地以在衬底210上沉积盖层211开始，接着在盖层211上沉积ILD层212。
然后，通过首先在ILD层212上沉积蚀刻停止层213，接着顺序在蚀刻停止层213上沉积助粘剂层215来构造双层蚀刻停止层。层213优选通过CVD沉积，且最优选为SiNCH。助粘剂层215优选通过旋涂方法沉积，且优选为SiCOH材料，最优选为HOSP BESTM。
在沉积助粘剂层215后，沉积ILD层216和硬掩模层217。随后，使用传统的光刻工艺，如图3(b)所示地形成沟槽218a和通孔214a。双镶嵌蚀刻工艺包括采用牺牲硬掩模。在进行线路层光刻后，蚀刻工艺转移线路层图案到硬掩模层中，除了非牺牲的层217外。随后进行光刻从而构图通路层。蚀刻工艺通过移除全部硬掩模叠层(包括层217)和ILD层216，选择性地停止在层215上，转移通孔214a图案。接着，蚀刻剩余的线路层硬掩模层(包括层217)。通过蚀刻通孔图案到层215、213和212中，且选择性地停止在层211上，蚀刻工艺继续。蚀刻ILD层212，从而进一步限定线路。最后，蚀刻盖层211从而完成通孔。此最终的蚀刻步骤也去除了线路图案中的层215从而完成沟槽218a。
通孔214a和沟槽218a随后在双镶嵌工艺中以导电材料填充，从而形成导体214、218，如图3(c)所示。多余的导体材料可以在上述CMP工艺中去除。
在形成导体214、218后，可以如图3(d)所示地沉积最终的盖层219。最终的盖层219可以由任何适合的电介质材料形成，但优选由通过CVD沉积的SiCNH或SiN形成。
作为图3(a)至3(d)所示的双镶嵌方法的替代，本发明的互连结构可以使用下述简化的双镶嵌方法形成。在此替代双镶嵌方法中，ILD层212的性质可以为了RIE构图步骤中的选择性而被调整，且RIE步骤的化学性质(chemistry)可以通过例如使层216和212为不同的材料来调整，由此允许嵌入的层213和215从结构中略去。例如，可以使用CF4来蚀刻SiCOH材料，N2/H2可以用来蚀刻诸如SiLK的聚合物材料。
虽然已经结合具体优选实施例和其它替代实施例特别地介绍了本发明，显然，大量的替代、调整和改变通过阅读上述介绍对于本领域技术人员是显而易见的。由此，所附权利要求应包括所有这些属于本发明的真实范围和实质内的替代、调整和改变。

Claims (90)

1.一种形成在衬底上的互连结构，该结构包括：
覆盖在该衬底上的第一电介质层，其中所述第一电介质层由SiCOH形成；
在所述第一电介质层上的第一硬掩模层，所述第一硬掩模层具有顶面；
至少一个导电通路，嵌入在所述第一电介质层和所述第一硬掩模层中；
通路层盖层，在所述第一硬掩模层上；
在所述通路层盖层上的第二电介质层，其中所述第二电介质层由聚合物热固性材料形成；
在所述第二电介质层上的第二硬掩模层，所述第二硬掩模层具有顶面；以及
至少一个导电线路，嵌入在所述通路层盖层、所述第二电介质层和所述第二硬掩模层中，所述导电线路具有与所述第二硬掩模层的顶面共面的顶面。
2.如权利要求1所述的互连结构，其中所述第一电介质层具有小于50ppm/℃的热膨胀系数。
3.如权利要求1或2所述的互连结构，其中所述第一和第二电介质层每层具有1.8至3.5的介电常数。
4.如权利要求1或2所述的互连结构，其中所述第一和第二电介质层每层具有2.5至2.9的介电常数。
5.如权利要求1至2中任意一项所述的互连结构，其中所述第一硬掩模层由SiCH或SiNCH形成。
6.如权利要求4所述的互连结构，其中所述第一硬掩模层由SiCH或SiNCH形成。
7.如权利要求1、2、6中任意一项所述的互连结构，其中所述通路层盖层由SiNCH、SiN、SiCH或SiON形成。
8.如权利要求4所述的互连结构，其中所述通路层盖层由SiNCH、SiN、SiCH或SiON形成。
9.如权利要求5所述的互连结构，其中所述通路层盖层由SiNCH、SiN、SiCH或SiON形成。
10.如权利要求1、2、6、8、9中任意一项所述的互连结构，其中所述第二硬掩模层由SiCOH或SiCH形成，且具有小于3.5的介电常数。
11.如权利要求1、2、6、8、9中任意一项所述的互连结构，还包括设置在所述通路层盖层与所述第二电介质层之间的助粘剂层。
12.如权利要求10所述的互连结构，还包括设置在所述通路层盖层与所述第二电介质层之间的助粘剂层。
13.如权利要求1、2、6、8、9、12中任意一项所述的互连结构，还包括最终的盖层，其在所述第二硬掩模层与所述导电线路上。
14.如权利要求1、2、6、8、9、12中任意一项所述的互连结构，其中所述第二电介质层由多孔聚合物热固性材料形成。
15.如权利要求1、2、6、8、9、12任意一项所述的互连结构，其中所述第一电介质层由多孔SiCOH形成。
16.一种形成在衬底上的互连结构，该结构包括：
覆盖在该衬底上的第一电介质层，其中所述第一电介质层由SiCOH形成；
蚀刻停止层，在所述第一电介质层上；
助粘剂层，在所述蚀刻停止层上；
在所述助粘剂层上的第二电介质层，其中所述第二电介质层由聚合物热固性材料形成；
在所述第二电介质层上的硬掩模层，所述硬掩模层具有顶面；
至少一个导电通路，嵌入在所述第一电介质层和所述蚀刻停止层中；以及
至少一个导电线路，嵌入在所述助粘剂层、所述第二电介质层和所述硬掩模层中，所述导电线路具有与所述硬掩模层的顶面共面的顶面。
17.如权利要求16所述的互连结构，其中所述第一电介质层具有小于50ppm/℃的热膨胀系数。
18.如权利要求16或17所述的互连结构，其中所述第一和第二电介质层每层具有1.8至3.5的介电常数。
19.如权利要求16或17所述的互连结构，其中所述第一和第二电介质层每层具有2.5至2.9的介电常数。
20.如权利要求16至17中任意一项所述的互连结构，其中所述蚀刻停止层由SiCH或SiNCH形成。
21.如权利要求19所述的互连结构，其中所述蚀刻停止层由SiCH或SiNCH形成。
22.如权利要求16、17、21中任意一项所述的互连结构，其中所述助粘剂层由SiCOH形成。
23.如权利要求19所述的互连结构，其中所述助粘剂层由SiCOH形成。
24.如权利要求16、17、21、23中任意一项所述的互连结构，其中所述硬掩模层由SiCOH或SiCH形成，且具有小于3.5的介电常数。
25.如权利要求19所述的互连结构，其中所述硬掩模层由SiCOH或SiCH形成，且具有小于3.5的介电常数。
26.如权利要求16、17、21、23、25中任意一项所述的互连结构，还包括最终的盖层，其在所述硬掩模层与所述导电线路上。
27.如权利要求16、17、21、23、25中任意一项所述的互连结构，其中所述第二电介质层由多孔聚合物热固性材料形成。
28.如权利要求16、17、21、23、25中任意一项所述的互连结构，其中所述第一电介质层由多孔SiCOH形成。
29.如权利要求27所述的互连结构，其中所述第一电介质层由多孔SiCOH形成。
30.一种用于在衬底上形成互连结构的方法，该方法包括步骤：
在该衬底上沉积第一电介质层；
在所述第一电介质层上沉积第一硬掩模层；
在所述第一电介质层和所述第一硬掩模层中形成至少一个通路开口；
以导电材料填充所述通路开口，由此形成至少一个嵌入在所述第一电介质层和所述第一硬掩模层中的导电通路；
在所述第一硬掩模层上沉积通路层盖层；
在所述通路层盖层上沉积第二电介质层，其中所述第二电介质层由与所述第一电介质层不同的材料形成；
在所述第二电介质层上沉积第二硬掩模层，所述第二硬掩模层具有顶面；
在所述通路层盖层、所述第二电介质层和所述第一硬模层和第二硬掩模层中形成至少一个沟槽开口，其中所述沟槽开口的部分下表面与所述第一导电通路的上表面重叠；以及
以导电材料填充所述沟槽开口，由此形成嵌入在所述通路层盖层、所述第二电介质层和所述第二硬掩模层中的至少一个导电线路，所述导电线路具有与所述第二硬掩模层的顶面共面的顶面。
31.如权利要求30所述的方法，其中所述第一电介质层由SiCOH形成，所述第二电介质层由聚合物热固性材料形成。
32.如权利要求30或31所述的方法，其中所述第一电介质层具有小于50ppm/℃的热膨胀系数。
33.如权利要求30至31中任意一项所述的方法，其中所述第一硬掩模层的介电常数小于7。
34.如权利要求32所述的方法，其中所述第一硬掩模层的介电常数小于7。
35.如权利要求30、31、34中任意一项所述的方法，其中所述第一硬掩模层由SiCH或SiNCH形成。
36.如权利要求32所述的方法，其中所述第一硬掩模层由SiCH或SiNCH形成。
37.如权利要求30、31、34、36中任意一项所述的方法，其中所述通路层盖层由SiCNH形成。
38.如权利要求35所述的方法，其中所述通路层盖层由SiCNH形成。
39.如权利要求30、31、34、36、38中任意一项所述的方法，其中所述通路层盖层的介电常数小于5。
40.如权利要求37所述的方法，其中所述通路层盖层的介电常数小于5。
41.如权利要求30、31、34、36、38、40中任意一项所述的方法，还包括在所述第二硬掩模层和所述导电线路上沉积最终的盖层的步骤。
42.如权利要求30、31、34、36、38、40中任意一项所述的方法，在沉积所述第二电介质层前还包括在所述通路层盖层上沉积助粘剂层的步骤。
43.如权利要求30所述的方法，其中所述第二电介质层由多孔聚合物热固性材料形成。
44.如权利要求30所述的方法，其中所述第一电介质层由多孔SiCOH形成。
45.如权利要求30所述的方法，其中所述第一电介质层由多孔SiCOH形成，所述第二电介质层由多孔聚合物热固性材料形成。
46.一种用于在衬底上形成互连结构的方法，该方法包括步骤：
在该衬底上沉积第一电介质层；
在所述第一电介质层上沉积蚀刻停止层；
在所述蚀刻停止层上沉积助粘剂层；
在所述助粘剂层上沉积第二电介质层，其中所述第二电介质层由与所述第一电介质层不同的材料形成；
在所述第二电介质层上沉积硬掩模层，所述硬掩模层具有顶面；
在所述硬掩模层、所述第二电介质层、所述助粘剂层、所述第一电介质层、以及所述蚀刻停止层中形成至少一个通路开口；
在所述硬掩层、所述第二电介质层、以及所述助粘剂层中形成至少一个沟槽开口，其中所述沟槽开口的部分下表面与所述通路开口的上表面重叠；以及
以导电材料填充所述通路和沟槽开口，由此形成嵌入在所述第一电介质层、所述蚀刻停止层中的至少一个通路导体、以及嵌入在所述助粘剂层、第二电介质层和所述硬掩模层中的至少一个线路导体，所述线路导体具有与所述硬掩模层的顶面共面的顶面。
47.如权利要求46所述的方法，其中所述第一电介质层由SiCOH形成，所述第二电介质层由聚合物热固性材料形成。
48.如权利要求46或47所述的方法，其中所述第一电介质层具有小于50ppm/℃的热膨胀系数。
49.如权利要求46、47中任意一项所述的方法，其中所述蚀刻停止层由SiCH或SiNCH形成。
50.如权利要求48所述的方法，其中所述蚀刻停止层由SiCH或SiNCH形成。
51.如权利要求46、47、50中任意一项所述的方法，其中所述助粘剂层由SiCOH形成。
52.如权利要求49所述的方法，其中所述助粘剂层由SiCOH形成。
53.如权利要求46、47、50、52中任意一项所述的方法，还包括在所述第二硬掩模层和所述导电线路上沉积最终的盖层的步骤。
54.如权利要求51所述的方法，还包括在所述第二硬掩模层和所述导电线路上沉积最终的盖层的步骤。
55.如权利要求47所述的方法，其中所述第二电介质层由多孔聚合物热固性材料形成。
56.如权利要求47所述的方法，其中所述第一电介质层由多孔SiCOH形成。
57.如权利要求47所述的方法，其中所述第一电介质层由多孔SiCOH形成，所述第二电介质层由多孔聚合物热固性材料形成。
58.一种形成在衬底上的互连结构，该结构包括：
覆盖在该衬底上的第一电介质层，其中所述第一电介质层由SiCOH形成；
在所述第一电介质层上的第二电介质层，其中所述第二电介质层由聚合物热固性材料形成；
在所述第二电介质层上的硬掩模层，所述硬掩模层具有顶面；
至少一个导电通路，嵌入在所述第一电介质层中；以及
至少一个导电线路，嵌入在所述第二电介质层和所述硬掩模层中，所述导电线路具有与所述硬掩模层的顶面共面的顶面。
59.如权利要求58所述的互连结构，其中所述硬掩模层由SiCOH或SiCH形成，且具有小于3.5的介电常数。
60.如权利要求58或59所述的互连结构，还包括最终的盖层，其在所述硬掩模层与所述导电线路上。
61.如权利要求58、59中任意一项所述的互连结构，其中所述第二电介质层由多孔聚合物热固性材料形成。
62.如权利要求60所述的互连结构，其中所述第二电介质层由多孔聚合物热固性材料形成。
63.如权利要求58、59、62中任意一项所述的互连结构，其中所述第一电介质层由多孔SiCOH形成。
64.如权利要求60所述的互连结构，其中所述第一电介质层由多孔SiCOH形成。
65.如权利要求58、59中任意一项所述的互连结构，其中所述第一电介质层由多孔SiCOH形成，所述第二电介质层由多孔聚合物热固性材料形成。
66.如权利要求60所述的互连结构，其中所述第一电介质层由多孔SiCOH形成，所述第二电介质层由多孔聚合物热固性材料形成。
67.一种形成在衬底上的互连结构，该结构包括：
覆盖在该衬底上的第一电介质层，其中所述第一电介质层由SiCOH形成；
在所述第一电介质层上的第二电介质层，其中所述第二电介质层由SiCOH形成，且其中所述第一电介质层和所述第二电介质层中的一个为多孔的，而另一个不是多孔的；
在所述第二电介质层上的硬掩模层，所述硬掩模层具有顶面；
至少一个导电通路，嵌入在所述第一电介质层中；以及
至少一个导电线路，嵌入在所述第二电介质层和所述硬掩模层中，所述导电线路具有与所述硬掩模层的顶面共面的顶面。
68.如权利要求67所述的互连结构，其中所述第一电介质层由多孔SiCOH形成，所述第二电介质层由SiCOH形成。
69.如权利要求67或68所述的互连结构，其中所述第一电介质层由SiCOH形成，所述第二电介质层由多孔SiCOH形成。
70.一种形成在衬底上的互连结构，该结构包括：
覆盖在该衬底上的第一电介质层，其中所述第一电介质层由SiCOH形成；
在所述第一电介质层上的第一硬掩模层，所述第一硬掩模层具有顶面；
至少一个导电通路，嵌入在所述第一电介质层和所述第一硬掩模层中；
通路层盖层，在所述第一硬掩模层上；
在所述通路层盖层上的第二电介质层，其中所述第二电介质层由SiCOH形成，且其中所述第一电介质层和所述第二电介质层中的一个为多孔的，而另一个不是多孔的；
在所述第二电介质层上的第二硬掩模层，所述第二硬掩模层具有顶面；以及
至少一个导电线路，嵌入在所述通路层盖层、所述第二电介质层和所述第二硬掩模层中，所述导电线路具有与所述第二硬掩模层的顶面共面的顶面。
71.如权利要求70所述的互连结构，其中所述第一电介质层由多孔SiCOH形成，所述第二电介质层由SiCOH形成。
72.如权利要求70或71所述的互连结构，其中所述第一电介质层由SiCOH形成，所述第二电介质层由多孔SiCOH形成。
73.一种形成在衬底上的互连结构，该结构包括：
覆盖在该衬底上的第一电介质层，其中所述第一电介质层由SiCOH形成；
蚀刻停止层，在所述第一电介质层上；
助粘剂层，在所述蚀刻停止层上；
在所述助粘剂层上的第二电介质层，其中所述第二电介质层由SiCOH形成，且其中所述第一电介质层和所述第二电介质层中的一个为多孔的，而另一个不是多孔的；
在所述第二电介质层上的硬掩模层，所述硬掩模层具有顶面；
至少一个导电通路，嵌入在所述第一电介质层和所述蚀刻停止层中；以及
至少一个导电线路，嵌入在所述助粘剂层、所述第二电介质层和所述硬掩模层中，所述导电线路具有与所述硬掩模层的顶面共面的顶面。
74.如权利要求73所述的互连结构，其中所述第一电介质层由多孔SiCOH形成，所述第二电介质层由SiCOH形成。
75.如权利要求73所述的互连结构，其中所述第一电介质层由SiCOH形成，所述第二电介质层由多孔SiCOH形成。
76.一种用于在衬底上形成互连结构的方法，该方法包括步骤：
在该衬底上沉积第一电介质层，所述第一电介质层由SiCOH形成；
在所述第一电介质层中形成至少一个通路开口；
以导电材料填充所述通路开口，由此形成至少一个嵌入在所述第一电介质层中的导电通路；
在所述第一电介质层和所述导电通路上沉积第二电介质层，所述第二电介质层由聚合物热固性材料形成；
在所述第二电介质层上沉积硬掩模层，所述硬掩模层具有顶面；
在所述第二电介质层和所述硬掩模层中形成至少一个沟槽开口，其中所述沟槽开口的部分下表面与所述导电通路的上表面重叠；以及
以导电材料填充所述沟槽开口，由此形成嵌入在所述第二电介质层和所述硬掩模层中的至少一个导电线路，所述导电线路具有与所述硬掩模层的顶面共面的顶面。
77.如权利要求76所述的方法，其中所述硬掩模层由SiCOH或SiCH形成，且具有小于3.5的介电常数。
78.如权利要求76所述的方法，还包括在所述硬掩模层和所述导电线路上沉积最终的盖层的步骤。
79.如权利要求76所述的方法，其中第二电介质层由多孔聚合物热固性材料形成。
80.如权利要求76所述的方法，其中所述第一电介质层由多孔SiCOH形成。
81.如权利要求76所述的方法，其中所述第一电介质层由多孔SiCOH形成，所述第二电介质层由多孔聚合物热固性材料形成。
82.一种用于在衬底上形成互连结构的方法，该方法包括步骤：
在该衬底上沉积第一电介质层，所述第一电介质层由SiCOH形成；
在所述第一电介质层中形成至少一个通路开口；
以导电材料填充所述通路开口，由此形成至少一个嵌入在所述第一电介质层中的导电通路；
在所述第一电介质层和所述导电通路上沉积第二电介质层，所述第二电介质层由聚合物热固性材料形成，且其中所述第一电介质层和所述第二电介质层中的一个为多孔的，而另一个不是多孔的；
在所述第二电介质层上沉积硬掩模层，所述硬掩模层具有顶面；
在所述第二电介质层和所述硬掩模层中形成至少一个沟槽开口，其中所述沟槽开口的部分下表面与所述导电通路的上表面重叠；以及
以导电材料填充所述沟槽开口，由此形成嵌入在所述第二电介质层和所述硬掩模层中的至少一个导电线路，所述导电线路具有与所述硬掩模层的顶面共面的顶面。
83.如权利要求82所述的方法，其中所述第一电介质层由多孔SiCOH形成，所述第二电介质层由SiCOH形成。
84.如权利要求82所述的方法，其中所述第一电介质层由SiCOH形成，所述第二电介质层由多孔SiCOH形成。
85.一种用于在衬底上形成互连结构的方法，该方法包括步骤：
在该衬底上沉积第一电介质层，所述第一电介质层由SiCOH形成；
在所述第一电介质层上沉积第一硬掩模层；
在所述第一电介质层和所述第一硬掩模层中形成至少一个通路开口；
以导电材料填充所述通路开口，由此形成至少一个嵌入在所述第一电介质层和所述第一硬掩模层中的导电通路；
在所述第一硬掩模层上沉积通路层盖层；
在所述通路层盖层上沉积第二电介质层，所述第二电介质层由SiCOH形成，且其中所述第一电介质层和所述第二电介质层中的一个为多孔的，而另一个不是多孔的；
在所述第二电介质层上沉积第二硬掩模层，所述第二硬掩模层具有顶面；
在所述通路层盖层、所述第二电介质层和所述硬掩模层中形成至少一个沟槽开口，其中所述沟槽开口的部分下表面与所述第一导电通路的上表面重叠所述第一导电通路重叠；以及
以导电材料填充所述沟槽开口，由此形成嵌入在所述通路层盖层、所述第二电介质层和所述第二硬掩模层中的至少一个导电线路，所述导电线路具有与所述第二硬掩模层的顶面共面的顶面。
86.如权利要求85所述的方法，其中所述第一电介质层由多孔SiCOH形成，所述第二电介质层由SiCOH形成。
87.如权利要求85所述的方法，其中所述第一电介质层由SiCOH形成，所述第二电介质层由多孔SiCOH形成。
88.一种用于在衬底上形成互连结构的方法，该方法包括步骤：
在该衬底上沉积第一电介质层，所述第一电介质层由SiCOH形成；
在所述第一电介质层上沉积蚀刻停止层；
在所述第一电介质层和所述第一蚀刻停止层中形成至少一个通路开口；
以导电材料填充所述通路开口，由此形成至少一个嵌入在所述第一电介质层和所述第一蚀刻停止层中的导电通路；
在所述蚀刻停止层和所述导电通路上沉积助粘剂层；
在所述助粘剂层上沉积第二电介质层，所述第二电介质层由SiCOH形成，且其中所述第一电介质层和所述第二电介质层中的一个为多孔的，而另一个不是多孔的；
在所述第二电介质层上沉积硬掩模层，所述硬掩模层具有顶面；
在所述助粘剂层、第二电介质层和所述硬掩模层中形成至少一个沟槽开口，其中所述沟槽开口的部分下表面与所述第一导电通路的上表面重叠；以及
以导电材料填充所述沟槽开口，由此形成嵌入在所述助粘剂层、所述第二电介质层和所述硬掩模层中的至少一个导电线路，所述导电线路具有与所述硬掩模层的顶面共面的顶面。
89.如权利要求88所述的方法，其中所述第一电介质层由多孔SiCOH形成，所述第二电介质层由SiCOH形成。
90.如权利要求88所述的方法，其中所述第一电介质层由SiCOH形成，所述第二电介质层由多孔SiCOH形成。
CNB2003801033040A 2002-11-14 2003-11-07 具有混合电介质的可靠低k互连结构 Expired - Lifetime CN1314101C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/294,139 2002-11-14
US10/294,139 US6917108B2 (en) 2002-11-14 2002-11-14 Reliable low-k interconnect structure with hybrid dielectric

Publications (2)

Publication Number Publication Date
CN1711635A CN1711635A (zh) 2005-12-21
CN1314101C true CN1314101C (zh) 2007-05-02

Family

ID=32296906

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003801033040A Expired - Lifetime CN1314101C (zh) 2002-11-14 2003-11-07 具有混合电介质的可靠低k互连结构

Country Status (8)

Country Link
US (2) US6917108B2 (zh)
EP (1) EP1561241A1 (zh)
JP (2) JP2006506806A (zh)
KR (1) KR100773003B1 (zh)
CN (1) CN1314101C (zh)
AU (1) AU2003279460A1 (zh)
TW (1) TWI234231B (zh)
WO (1) WO2004044978A1 (zh)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7425346B2 (en) * 2001-02-26 2008-09-16 Dielectric Systems, Inc. Method for making hybrid dielectric film
JP2004146798A (ja) * 2002-09-30 2004-05-20 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP3898133B2 (ja) * 2003-01-14 2007-03-28 Ｎｅｃエレクトロニクス株式会社 ＳｉＣＨＮ膜の成膜方法。
JP3715626B2 (ja) * 2003-01-17 2005-11-09 株式会社東芝 半導体装置の製造方法および半導体装置
JP4086673B2 (ja) * 2003-02-04 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US7081673B2 (en) * 2003-04-17 2006-07-25 International Business Machines Corporation Multilayered cap barrier in microelectronic interconnect structures
US6919636B1 (en) * 2003-07-31 2005-07-19 Advanced Micro Devices, Inc. Interconnects with a dielectric sealant layer
US7199046B2 (en) * 2003-11-14 2007-04-03 Tokyo Electron Ltd. Structure comprising tunable anti-reflective coating and method of forming thereof
US20050130407A1 (en) * 2003-12-12 2005-06-16 Jui-Neng Tu Dual damascene process for forming a multi-layer low-k dielectric interconnect
US7224068B2 (en) * 2004-04-06 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stable metal structure with tungsten plug
US20060012014A1 (en) * 2004-07-15 2006-01-19 International Business Machines Corporation Reliability of low-k dielectric devices with energy dissipative layer
US20060027924A1 (en) * 2004-08-03 2006-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Metallization layers for crack prevention and reduced capacitance
US6974772B1 (en) * 2004-08-19 2005-12-13 Intel Corporation Integrated low-k hard mask
US7348672B2 (en) * 2005-07-07 2008-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnects with improved reliability
US7341941B2 (en) * 2005-08-19 2008-03-11 Texas Instruments Incorporated Methods to facilitate etch uniformity and selectivity
US7394154B2 (en) * 2005-09-13 2008-07-01 International Business Machines Corporation Embedded barrier for dielectric encapsulation
US20070059922A1 (en) * 2005-09-13 2007-03-15 International Business Machines Corporation Post-etch removal of fluorocarbon-based residues from a hybrid dielectric structure
CN101300489A (zh) * 2005-11-03 2008-11-05 红点生物公司 Trpm5离子通道的高通量筛选实验
US20070155186A1 (en) * 2005-11-22 2007-07-05 International Business Machines Corporation OPTIMIZED SiCN CAPPING LAYER
US7338893B2 (en) * 2005-11-23 2008-03-04 Texas Instruments Incorporated Integration of pore sealing liner into dual-damascene methods and devices
US7358182B2 (en) * 2005-12-22 2008-04-15 International Business Machines Corporation Method of forming an interconnect structure
US20070152332A1 (en) * 2006-01-04 2007-07-05 International Business Machines Corporation Single or dual damascene via level wirings and/or devices, and methods of fabricating same
US7473636B2 (en) * 2006-01-12 2009-01-06 International Business Machines Corporation Method to improve time dependent dielectric breakdown
US20070278682A1 (en) * 2006-05-31 2007-12-06 Chung-Chi Ko Self-assembled mono-layer liner for cu/porous low-k interconnections
US7727885B2 (en) * 2006-08-29 2010-06-01 Texas Instruments Incorporated Reduction of punch-thru defects in damascene processing
US7466027B2 (en) * 2006-09-13 2008-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures with surfaces roughness improving liner and methods for fabricating the same
US7749894B2 (en) * 2006-11-09 2010-07-06 Chartered Semiconductor Manufacturing Ltd. Integrated circuit processing system
US7723226B2 (en) * 2007-01-17 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnects containing bilayer porous low-k dielectrics using different porogen to structure former ratio
US7947565B2 (en) 2007-02-07 2011-05-24 United Microelectronics Corp. Forming method of porous low-k layer and interconnect process
US7485949B2 (en) * 2007-05-02 2009-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US7718525B2 (en) * 2007-06-29 2010-05-18 International Business Machines Corporation Metal interconnect forming methods and IC chip including metal interconnect
US20090032491A1 (en) * 2007-08-03 2009-02-05 International Business Machines Corporation Conductive element forming using sacrificial layer patterned to form dielectric layer
US20090176367A1 (en) * 2008-01-08 2009-07-09 Heidi Baks OPTIMIZED SiCN CAPPING LAYER
US8212337B2 (en) 2008-01-10 2012-07-03 International Business Machines Corporation Advanced low k cap film formation process for nano electronic devices
US20090269507A1 (en) 2008-04-29 2009-10-29 Sang-Ho Yu Selective cobalt deposition on copper surfaces
US7863176B2 (en) * 2008-05-13 2011-01-04 Micron Technology, Inc. Low-resistance interconnects and methods of making same
JP2010003894A (ja) * 2008-06-20 2010-01-07 Nec Electronics Corp 半導体装置の製造方法及び半導体装置
US8189292B2 (en) * 2008-12-24 2012-05-29 Hitachi Global Storage Technologies Netherlands B.V. Method for manufacturing a magnetic write head having a write pole with a trailing edge taper using a Rieable hard mask
US8889235B2 (en) * 2009-05-13 2014-11-18 Air Products And Chemicals, Inc. Dielectric barrier deposition using nitrogen containing precursor
US8836127B2 (en) * 2009-11-19 2014-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect with flexible dielectric layer
JP2012190900A (ja) * 2011-03-09 2012-10-04 Sony Corp 半導体装置及びその製造方法
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US8980740B2 (en) 2013-03-06 2015-03-17 Globalfoundries Inc. Barrier layer conformality in copper interconnects
US9385086B2 (en) * 2013-12-10 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Bi-layer hard mask for robust metallization profile
US9905456B1 (en) * 2016-09-26 2018-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10256191B2 (en) 2017-01-23 2019-04-09 International Business Machines Corporation Hybrid dielectric scheme for varying liner thickness and manganese concentration
US11217481B2 (en) * 2019-11-08 2022-01-04 International Business Machines Corporation Fully aligned top vias
US11244854B2 (en) 2020-03-24 2022-02-08 International Business Machines Corporation Dual damascene fully aligned via in interconnects

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1120822A1 (en) * 1998-09-02 2001-08-01 Tokyo Electron Limited Method of manufacturing semiconductor device
US6380091B1 (en) * 1999-01-27 2002-04-30 Advanced Micro Devices, Inc. Dual damascene arrangement for metal interconnection with oxide dielectric layer and low K dielectric constant layer
WO2002083327A1 (en) * 2001-04-16 2002-10-24 Honeywell International Inc. Layered stacks and methods of production thereof
US20020164889A1 (en) * 2001-05-02 2002-11-07 Cheng-Yuan Tsai Method for improving adhesion of low k materials with adjacent layer

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265780B1 (en) 1998-12-01 2001-07-24 United Microelectronics Corp. Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
US6245662B1 (en) 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6265779B1 (en) * 1998-08-11 2001-07-24 International Business Machines Corporation Method and material for integration of fuorine-containing low-k dielectrics
US6159842A (en) 1999-01-11 2000-12-12 Taiwan Semiconductor Manufacturing Company Method for fabricating a hybrid low-dielectric-constant intermetal dielectric (IMD) layer with improved reliability for multilevel interconnections
US6187663B1 (en) 1999-01-19 2001-02-13 Taiwan Semiconductor Manufacturing Company Method of optimizing device performance via use of copper damascene structures, and HSQ/FSG, hybrid low dielectric constant materials
US6312793B1 (en) * 1999-05-26 2001-11-06 International Business Machines Corporation Multiphase low dielectric constant material
US6770975B2 (en) 1999-06-09 2004-08-03 Alliedsignal Inc. Integrated circuits with multiple low dielectric-constant inter-metal dielectrics
JP4173307B2 (ja) * 1999-06-24 2008-10-29 株式会社ルネサステクノロジ 半導体集積回路の製造方法
US6319814B1 (en) * 1999-10-12 2001-11-20 United Microelectronics Corp. Method of fabricating dual damascene
US6406994B1 (en) 1999-12-03 2002-06-18 Chartered Semiconductor Manufacturing Ltd. Triple-layered low dielectric constant dielectric dual damascene approach
FR2802336B1 (fr) * 1999-12-13 2002-03-01 St Microelectronics Sa Structure d'interconnexions de type damascene et son procede de realisation
US6486557B1 (en) 2000-02-29 2002-11-26 International Business Machines Corporation Hybrid dielectric structure for improving the stiffness of back end of the line structures
US6362091B1 (en) 2000-03-14 2002-03-26 Intel Corporation Method for making a semiconductor device having a low-k dielectric layer
US6440878B1 (en) * 2000-04-03 2002-08-27 Sharp Laboratories Of America, Inc. Method to enhance the adhesion of silicon nitride to low-k fluorinated amorphous carbon using a silicon carbide adhesion promoter layer
JP2001338978A (ja) 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
US6358842B1 (en) 2000-08-07 2002-03-19 Chartered Semiconductor Manufacturing Ltd. Method to form damascene interconnects with sidewall passivation to protect organic dielectrics
EP1837902B1 (en) 2000-08-21 2017-05-24 Dow Global Technologies LLC Use of organosilicate resins as hardmasks for organic polymer dielectrics in fabrication of microelectronic devices
US6451683B1 (en) 2000-08-28 2002-09-17 Micron Technology, Inc. Damascene structure and method of making
US6395632B1 (en) 2000-08-31 2002-05-28 Micron Technology, Inc. Etch stop in damascene interconnect structure and method of making
US6472306B1 (en) 2000-09-05 2002-10-29 Industrial Technology Research Institute Method of forming a dual damascene opening using CVD Low-K material and spin-on-polymer
US6380084B1 (en) * 2000-10-02 2002-04-30 Chartered Semiconductor Manufacturing Inc. Method to form high performance copper damascene interconnects by de-coupling via and metal line filling
SG137695A1 (en) * 2000-10-25 2007-12-28 Ibm Method for fabricating an ultralow dielectric constant material as an intralevel or interlevel dieletric in a semiconductor device
TW468241B (en) * 2000-11-14 2001-12-11 United Microelectronics Corp Method to improve adhesion of dielectric material of semiconductor
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
US6451712B1 (en) * 2000-12-18 2002-09-17 International Business Machines Corporation Method for forming a porous dielectric material layer in a semiconductor device and device formed
WO2002054484A2 (en) * 2001-01-03 2002-07-11 Dow Corning Corporation Metal ion diffusion barrier layers
US6383920B1 (en) 2001-01-10 2002-05-07 International Business Machines Corporation Process of enclosing via for improved reliability in dual damascene interconnects
US6603204B2 (en) 2001-02-28 2003-08-05 International Business Machines Corporation Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics
US6677680B2 (en) 2001-02-28 2004-01-13 International Business Machines Corporation Hybrid low-k interconnect structure comprised of 2 spin-on dielectric materials
US6710450B2 (en) * 2001-02-28 2004-03-23 International Business Machines Corporation Interconnect structure with precise conductor resistance and method to form same
KR100416596B1 (ko) * 2001-05-10 2004-02-05 삼성전자주식회사 반도체 소자의 연결 배선 형성 방법
US6391757B1 (en) 2001-06-06 2002-05-21 United Microelectronics Corp. Dual damascene process
US6798043B2 (en) 2001-06-28 2004-09-28 Agere Systems, Inc. Structure and method for isolating porous low-k dielectric films
US6879046B2 (en) * 2001-06-28 2005-04-12 Agere Systems Inc. Split barrier layer including nitrogen-containing portion and oxygen-containing portion
JP4152619B2 (ja) * 2001-11-14 2008-09-17 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US20030134499A1 (en) * 2002-01-15 2003-07-17 International Business Machines Corporation Bilayer HDP CVD / PE CVD cap in advanced BEOL interconnect structures and method thereof
US6806203B2 (en) * 2002-03-18 2004-10-19 Applied Materials Inc. Method of forming a dual damascene structure using an amorphous silicon hard mask
JP4340040B2 (ja) * 2002-03-28 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP3657921B2 (ja) * 2002-04-26 2005-06-08 株式会社東芝 半導体装置とその製造方法
US6764774B2 (en) * 2002-06-19 2004-07-20 International Business Machines Corporation Structures with improved adhesion to Si and C containing dielectrics and method for preparing the same
US6867125B2 (en) * 2002-09-26 2005-03-15 Intel Corporation Creating air gap in multi-level metal interconnects using electron beam to remove sacrificial material
US7023093B2 (en) * 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1120822A1 (en) * 1998-09-02 2001-08-01 Tokyo Electron Limited Method of manufacturing semiconductor device
US6380091B1 (en) * 1999-01-27 2002-04-30 Advanced Micro Devices, Inc. Dual damascene arrangement for metal interconnection with oxide dielectric layer and low K dielectric constant layer
WO2002083327A1 (en) * 2001-04-16 2002-10-24 Honeywell International Inc. Layered stacks and methods of production thereof
US20020164889A1 (en) * 2001-05-02 2002-11-07 Cheng-Yuan Tsai Method for improving adhesion of low k materials with adjacent layer

Also Published As

Publication number Publication date
WO2004044978A1 (en) 2004-05-27
TW200419714A (en) 2004-10-01
US20050023693A1 (en) 2005-02-03
EP1561241A1 (en) 2005-08-10
CN1711635A (zh) 2005-12-21
US20040094839A1 (en) 2004-05-20
TWI234231B (en) 2005-06-11
KR100773003B1 (ko) 2007-11-05
US6917108B2 (en) 2005-07-12
JP2006506806A (ja) 2006-02-23
US7135398B2 (en) 2006-11-14
AU2003279460A1 (en) 2004-06-03
JP2011061228A (ja) 2011-03-24
KR20050074996A (ko) 2005-07-19

Similar Documents

Publication Publication Date Title
CN1314101C (zh) 具有混合电介质的可靠低k互连结构
US7847409B2 (en) Sacrificial inorganic polymer intermetal dielectric damascene wire and via liner
CN1167107C (zh) 一种制造低介电常数中间层的集成电路结构的方法
US6037664A (en) Dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US6787911B1 (en) Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
CN1261989C (zh) 由二种旋涂式介电材料组成的混合式低k互连结构
US6383913B1 (en) Method for improving surface wettability of low k material
CN1812074A (zh) 形成互连结构和半导体器件的方法
CN1835206A (zh) 利用保护性通路盖层形成半导体器件的双镶嵌布线的方法
MXPA97007616A (en) A method to manufacture an integrated circuit structure inter-levels of low constant dielectr
CN1638089A (zh) 用于低k介电材料的包括回蚀的镶嵌互连结构
CN1672250A (zh) 改进的beol互连结构中的双层hdpcvd/pe cvd帽层及其方法
US20020171147A1 (en) Structure of a dual damascene via
CN1795552A (zh) 制造一种多层互连结构的方法
CN1815711A (zh) 内连线结构及其形成方法
CN1913124A (zh) 互连气腔的集成控制和可靠性提高
CN1799137A (zh) 对线路和通孔导体使用不同材料的双重镶嵌互连结构
CN1956165A (zh) 互连中的气隙的横向分布控制
US20150318207A1 (en) Back-end-of-line (beol) interconnect structure
US6875686B2 (en) Method for fabricating a structure of interconnections comprising an electric insulation including air or vacuum gaps
CN1467838A (zh) 具有多层铜线路层的半导体器件及其制造方法
CN1976020A (zh) 互连结构及其形成方法
CN1309042C (zh) 半导体器件的制造方法
JP4206740B2 (ja) 半導体装置
JPWO2006126536A1 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171124

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171124

Address after: American New York

Patentee after: Core USA second LLC

Address before: New York grams of Armand

Patentee before: International Business Machines Corp.

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20070502