CN1316570C - 平面金属电加工 - Google Patents

平面金属电加工 Download PDF

Info

Publication number
CN1316570C
CN1316570C CNB028176545A CN02817654A CN1316570C CN 1316570 C CN1316570 C CN 1316570C CN B028176545 A CNB028176545 A CN B028176545A CN 02817654 A CN02817654 A CN 02817654A CN 1316570 C CN1316570 C CN 1316570C
Authority
CN
China
Prior art keywords
solution
deposition
cavity
electrochemical
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB028176545A
Other languages
English (en)
Other versions
CN1554113A (zh
Inventor
巴伦特·M·巴索尔
霍马尤恩·塔利赫
西普利安·E·尤佐赫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ASM Nutool Inc
Original Assignee
ASM Nutool Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ASM Nutool Inc filed Critical ASM Nutool Inc
Publication of CN1554113A publication Critical patent/CN1554113A/zh
Application granted granted Critical
Publication of CN1316570C publication Critical patent/CN1316570C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23H—WORKING OF METAL BY THE ACTION OF A HIGH CONCENTRATION OF ELECTRIC CURRENT ON A WORKPIECE USING AN ELECTRODE WHICH TAKES THE PLACE OF A TOOL; SUCH WORKING COMBINED WITH OTHER FORMS OF WORKING OF METAL
    • B23H5/00—Combined machining
    • B23H5/06—Electrochemical machining combined with mechanical working, e.g. grinding or honing
    • B23H5/08—Electrolytic grinding
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18—Electroplating using modulated, pulsed or reversing current
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/22—Electroplating combined with mechanical treatment during the deposition
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H01L21/32125—Planarisation by chemical mechanical polishing [CMP] by simultaneously passing an electrical current, i.e. electrochemical mechanical polishing, e.g. ECMP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

本发明涉及在晶片上制作平整导体表面的方法。一方面，本发明使用采用电化学沉积的非接触型工艺，接着进行采用电化学机械沉积的接触型工艺。另一方面，采用电化学沉积的非接触型工艺使用一种溶液来适应该非接触型工艺，而采用电化学机械沉积的接触型工艺使用不同的溶液来适应该接触型工艺。

Description

平面金属电加工
技术领域
本发明涉及到半导体集成电路的制作，更确切地说是涉及到导体层平面沉积和抛光的一种方法。
背景技术
传统的半导体器件通常都包含半导体衬底如硅衬底、多个依次制作的介电中间层如氧化硅以及由导体材料制成的导电通道或互连线。作为互连材料，铜和铜合金因其优越的电迁徙性能和低电阻率特性近来受到重视。互连线通常是用金属化工艺在介电层腐蚀成的形貌特征或凹腔中填充铜而成。优选的铜金属化方法是电镀。在集成电路中，在衬底表面上横向地布有多层互连网络。制作在各层中的互连线可用通道或接点来进行电连接。
在一种典型工艺中，首先在半导体衬底上制作绝缘层。刻图形和进行腐蚀而在绝缘层中形成某种形貌特征或凹腔如沟槽和通道。然后，在图形表面上沉积阻挡层/胶层和籽层，再电镀导体如铜来填充所有的形貌特征。然而，电镀工艺除了用铜填充形貌特征外，也在衬底的上表面沉积了多余的铜。这种多余的铜被称为“超载(overburden)”，须在后工序中除去。在标准的电镀工艺中，这种多余的铜是大面积的，因为电化学沉积(ECD)工艺过程是对晶片上的大形貌特征保形覆盖的。例如，有0.5μm深形貌特征的晶片可用标准的ECD工艺敷以0.8μm厚的铜，以保证完整无缺地填充所有的形貌特征，包括宽于约5μm者。所得的铜表面则在大形貌特征上可有约0.5μm的台阶。通常，在镀铜后，先用CMP工艺对整个表面形貌进行平整，然后减小多余铜层的厚度使之达到阻挡层表面，以后再除去阻挡层，只留下凹腔中的导体。CMP是昂贵费时的工艺。在CMP工艺中所用的高压也会损伤机械上比氧化硅弱的低k值介电材料。因此，在集成电路工艺中使CMP工艺减至最少是所有IC制造者的目标。晶片的形貌对CMP工艺也会引起一些问题。具体地说，在例如100μm宽的沟槽或键合焊盘的大形貌特征上的大台阶，如上述实例的0.5μm台阶，在CMP工艺后会引起碟形缺陷。因此，根据成本和可能有的形貌特征而能在晶片上得到减小表面起伏的较薄铜沉积层的工艺是很有吸引力的。
在电沉积铜的工艺过程中，使用专门配制的镀液或电解液。这些电解液典型地包含水、酸(如硫酸)、铜离子成分、氯离子以及影响沉积材料性质和电镀行为的某些添加剂。典型的电镀浴至少包含三种商品添加剂中的两种如加速剂、抑制剂或平滑剂。应注意，这些添加剂有时有不同的名称。例如，加速剂可称为光亮剂，抑制剂在文献中称为载体。在电解液中这些添加剂的功能和氯离子的作用在此技术领域中是众所周知的(如参见Z.W.Sun and G.Dixit，“Optimized bathcontrol for void-free copper deposition”，Solid State Technology，November 2001，page 97)，虽然其机制的详情可能还不完全了解或认识不一致。
电沉积工艺需填充晶片上小的和大的所有形貌特征。图1A示意表示一示例晶片表面的剖面图，该表面具有高纵横比通道10、中纵横比沟槽11以及小纵横比键合焊盘12，覆盖有阻挡层/籽层13，为简化作图，此二层表示为一层。如本领域所熟知的，纵横比是形貌特征的深度d对其较小的横向尺寸或宽度w之比。在我们的示例中，深度d可为0.1-2.0μm，虽然对某些应用如封装可使用较深的形貌特征。通道10的宽度可为亚微米的尺寸，其纵横比(d/w)可为1-10。沟槽11可有0.1-1的纵横比，而焊盘12的纵横比可为0.1。对于例如0.5μm深的形貌特征，通道可为0.1μm宽，沟槽11可为2μm宽，焊盘12可为20μm宽。
图1B表示用现有技术的方法完成铜沉积后的图1A衬底。实线15表示用典型ECD工艺所得铜膜的典型形貌，该ECD工艺使用了含有加速剂和抑制剂两种添加剂成分的添加剂包。众所周知，这些添加剂有助于自下而上地对高纵横比的通道10填充铜。然而，自下而上的填充机制随着形貌特征的纵横比越来越小而越来越不重要，沉积也变得越来越保形。图1B所示的结果是在中等尺寸的形貌特征或沟槽11上的小台阶D1和在大形貌特征或键合焊盘12上的大台阶D2。应注意，这些在各种尺寸形貌特征上的台阶幅度几乎与形貌特征的深度一样大。在密集排列的通道10上所示的过填充O，在用此示例的含两种成分添加剂包的电解液沉积的铜膜中是典型观察到的。在图1B中可见，铜膜的表面起伏大，这是对前述CMP步骤的挑战。
对现有技术的方法已作了几种改进，以改善图1B中实线15所示的铜的起伏。为减小或消除过填充O，在电解液配方中增加了第三种添加剂，平滑剂。仔细控制添加剂的浓度，在密集排列的通道10上的铜剖面就较平，如图1B的虚线16所示。美国专利6,346,479B1描述了一种方法，其中用非保形电镀工艺沉积铜来填充部分形貌特征。然后进行第二电镀工艺，在开孔或形貌特征余下的未填充部分保形沉积铜。这样的方法可在密集排列的小形貌特征如我们示例的通道10上以及中等尺寸的形貌特征如我们示例的沟槽11上产生平的剖面，分别如虚线16和17所示。然而，如美国专利6,346,479B1所公开的，第二电镀工艺在衬底上保形地沉积铜，因此不能消除大形貌特征如图1B示例所示的焊盘12上的大台阶D2。美国专利6,350,364B1描述了一种在沟槽中电镀铜的方法，其中第一铜沉积步骤具有第一光亮剂/平滑剂浓度比，而第二铜沉积步骤具有低于第一光亮剂/平滑剂浓度比的第二光亮剂/平滑剂浓度比。据报道，这种方法可减小图1B所示的台阶D1。正如本领域所熟知的，在纵横比很小的很大形貌特征如图1B的键合焊盘12中，铜电镀添加剂不起作用。因此，D2预计不会因这种方法而明显减小或消除。只有在晶片上沉积很厚的铜层，其厚度接近最大形貌特征宽度的一半时，D2才会减小和消除(参见，例如美国专利5,256,565，October 26，1993)。然而，考虑到许多互连线的设计所包含的形貌特征尺寸远在10μm以上，这种方法是不实际的。
上述评论证明，在有图形的晶片表面上获得较平铜层的某些现有技术可用于具有大的或中等纵横比形貌特征的那类晶片。然而，许多IC的互连设计在给定的晶片表面上所遇到的形貌特征，其纵横比的改变很大。尤其对于多层互连结构，在上面的引线层中，载荷大电流的引线宽度增大，其纵横比减小。因此，需要一种方法能在具有大范围纵横比的形貌特征上减小或消除铜的表面起伏。
一种能够减小或总体消除所有尺寸形貌特征上的铜表面起伏的技术是电化学机械处理(ECMPR)。这种技术能够消除图1B示例中所示的台阶D1、D2和过填充O，并在工件表面提供平整的导体材料薄层，或者甚至提供没有或很少有多余导体材料的工件表面。这样，就可使CMP工艺减至最少，甚至消除。所用“电化学机械处理(ECMPR)”术语包括电化学机械沉积(ECMD)工艺以及电化学机械腐蚀(ECME)二者，后者也可称为电化学机械抛光(ECMP)。应注意，一般说来ECMD和ECME工艺都称为电化学机械处理(ECMPR)，因为二者在工件表面上都包含电化学处理过程和机械作用。图1B中平的虚线18表示由ECMPR获得的平的铜表面剖面示例。
各种ECMPR方法和设备的描述可在以下专利、出版的申请书以及未决申请书中找到，所有这些材料都为本发明的受让人所共享：美国专利6,126,992号，题为“Method and Apparatus for ElectrochemicalMechanical Deposition”；美国专利申请书09/740,701号，题为“PlatingMethod and Apparatus that Creates a Differential Between Additivedeposed on a Top Surface and a Cavity Surface of a Workpiece Usingan External Influence”,2001年12月18日提交；2002年2月21日出版的美国专利申请20020020628号；2001年9月20日提交的序号为09/961,139号的美国申请，题为“Plating Method and Apparatus forControlling Deposition on predetermined Portions of a Workpiece”；2001年9月20日提交的序号为09/960,236号的美国申请，题为“MaskPlate Design.”；以及2002年5月23日提交的序号为10/155,828号的美国申请，题为“Low Force Electrochemical Mechanical ProcessingMethod and Apparatus”。这些方法可在工件的凹腔中及凹腔上平面的沉积金属。
发明内容
本发明涉及到一种工艺，采用ECMPR技术在工件表面上制作接近平整的或平整的导体材料层如铜。
一方面，本发明包括对工件的前表面定位，使之极接近工件表面影响装置。然后，含导电材料的镀液经工件表面影响装置上的通道流至工件的前表面。在二者都与镀液物理接触的工件和电极间施加电压，从而用电化学沉积工艺在工件的前表面上制作导电材料。在随后的电化学机械沉积过程中，在施加电压和镀液时采用工件表面影响装置的上表面清除或抛光加工件的前表面。下一步，对工件与电极施加电压，其极性与电化学沉积过程和电化学机械沉积过程相反。
另一方面，本工艺优选地使用至少两种独立的镀液化学配方，以在其表面上具有形貌特征或凹腔的半导体衬底上形成接近平整的或平整的铜层。
在第一阶段，镀覆过程被优化为无缺陷填充小形貌特征。在此阶段进行的镀覆是非接触型的，对晶片表面没有机械清除，使用的第一镀液带有第一添加剂，该添加剂被优化为具有最佳填隙性能。这种添加剂可包含加速剂和抑制剂以及可选的平滑剂。
第二阶段使用ECMPR接触型工艺，典型地包括至少一种ECMD过程，使用含有第二添加剂的第二镀液，该第二添加剂是专门针对平整的沉积或平整步骤优化的。该第二添加剂可只包含，例如，第一阶段所用三种添加剂中的一种或两种。
根据本发明，提供一种在晶片上进行电化学处理的方法，所述晶片具有上表面以及宽度窄于第二凹腔的第一凹腔，和设置在所述上表面和所述第一凹腔和第二凹腔的壁上的导体层，其中该导体层包括阻挡层/籽层，该方法包括：在导体层上用含有第一导体材料的第一溶液进行电化学沉积，以便采用第一导体材料形成导体上表面，并至少部分地填充第一凹腔和第二凹腔；以及在该导体上表面上用含有第二导体材料的第二溶液进行电化学机械沉积，以便采用第二导体材料填充任何余下的凹腔，其中在导体上表面与工件表面影响装置间至少有一段时间保持物理接触和相对运动，以形成平整的层，其中工件表面影响装置与晶片相对布置，并且在二者之间提供第二溶液，其中第一导体材料和第二导体材料为同一材料。
附图说明
本发明的上述和其他特点和优点将在详细描述中参照附图通过未限定的示例实施方式再作描述，在所有的几个图中，同样的参考数字代表同样的部分，其中：
图1A为示例晶片的剖面图，在该晶片上要涂覆导体；
图1B为图1A示例晶片的剖面图，在该晶片上已用常规方法加有导体；
图2为图1A示例晶片的剖面图，在该晶片上已用本发明的方法加有导体；
图3说明了可用来实现本发明的示例ECMPR系统的一部分；
图4表示制作在工件前表面上的第一种结构；
图5表示沉积在凹腔中和工件上表面的第一层；
图6A、6B和7说明了可实现的各种剖面；
图8A和8B说明缺陷的形成；
图9说明生长的沉积层的进一步平整；
图10表示使用非接触型电腐蚀工艺时的剖面；
图11表示进一步使用接触型电腐蚀工艺时的剖面；
图12表示由导体填充的双镶嵌结构；
图13A-13C表示在本发明工艺的不同阶段示例晶片的剖面；
图14A和14B表示按照本发明各种方式处理的晶片的聚焦离子束像；
图15表示可用来实现按照本发明工艺的单元系统；
图16表示用于单个工艺单元的工艺供给系统。
具体实施方式
本发明涉及到一种工艺，是用ECMPR技术例如ECMD在加工件表面上制作接近平的或平的导体材料层如铜层。本发明的工艺优选地使用至少两种不同化学配方的镀液，在其表面上具有形貌特征或凹腔的半导体衬底上制作接近平的或平的铜层。本发明的独特处在于可用于有各种形状和尺寸形貌特征或凹腔的衬底。例如衬底可含有高纵横比的小尺寸形貌特征，如亚微米尺寸的通道或沟槽，以及很低纵横比的形貌特征如大于10μm宽的沟槽和大于20μm尺寸的键合焊盘或沟道。在此示例晶片上甚至可有大于500μm的形貌特征。本发明的第一阶段是优化镀覆工艺过程使之达到无缺陷地填充小形貌特征。在此阶段，镀覆是非接触型的，对晶片表面没有机械清除。此非接触型工艺过程使用第一镀液，其第一添加剂成分被优化而有最佳填隙性能。添加剂的化学成份可包含加速剂、抑制剂和任意的平滑剂。在此阶段，小尺寸和中等尺寸的形貌特征完全被铜填充，而较大尺寸的形貌特征则被铜层部分或全部地保形覆盖。由本发明第一阶段所得到的铜层剖面示例如图2的剖面30所示。应注意，所有小尺寸的形貌特征都被铜填充，在中等尺寸的形貌特征上有小的台阶，而在大形貌特征上有大的台阶。本发明的第一阶段可继续进行，直至最大形貌特征上的铜面基本上与绝缘层上表面相平为止。在此情形下，小的台阶可降低，而大形貌特征上的台阶则基本不变。
本发明的第二阶段使用ECMPR接触型工艺，典型地至少包含ECMD工艺过程，使用有第二添加剂成分的第二镀液，第二添加剂成分对平面沉积或平滑步骤专门进行优化。此第二添加剂成分，例如，可只包含第一阶段所用三种添加剂中的一种或两种。可得到基本平的(剖面31所示)或完全平的(剖面32所示)铜剖面，取决于接触型步骤的时间。随着接触型步骤时间的增长，表面变得越来越平。在任何情形下，与图1B现有技术的大起伏相比，图2剖面31和32的较平和减小的起伏，使CMP工艺效率提高，减少了与CMP相关的缺陷如碟性缺陷和侵蚀。
图3表示可用于实现本发明的示例ECMPR系统100。此ECMPR系统包含工件表面影响装置(WSID)102如掩模、衬垫或清除器，装载工件106如晶片的载物头104，以及电极108。晶片可为欲用ECMD工艺镀铜的硅片。当晶片106的前表面110与WSID 102的上表面112间实际接触和有相对运动时，至少在部分ECMD期间使用WSID 102。在ECMD期间，当电极108与晶片表面间加有电压时，WSID 102的上表面112清除晶片106的表面110。作为选择，在某些情形下可在WSID 102表面112清除晶片表面110后才加电压。换言之，加电压和由WSID清除衬底表面不一定如前面所引应用中详述的那样同时或连续地进行。WSID的通道114可使工艺溶液116如镀铜电解液流至晶片106表面。
如上所述，本发明的一个方面是使用非接触型的电化学沉积工艺，接着使用接触型电化学机械沉积工艺，此工艺顺序在接触型和非接触型工艺过程中可使用同样的溶液，也可使用不同的溶液，因此，将对每一个分别加以描述。然而应了解，对使用同样溶液所描述的工艺顺序，其某些方面也可用于不同溶液的工艺顺序，反之亦然。
相同溶液的工艺顺序
在整个工艺顺序使用同样溶液时，示例镀铜液可为铜基溶液如含CuSO4、H2SO4、Cl-和添加剂的溶液。添加剂一般为称作抑制剂、加速剂、平滑剂和光亮剂之类的化学药品，影响沉积铜的晶粒尺寸、形貌、对小形貌特征的填充以及平整度。这样的添加剂在镀铜工业中是熟知的。本发明所用的镀铜液也可用代替的添加剂成分。一种代替的添加剂成分公开在由本发明受让人共享的未决美国申请09/544,558中，题为“Modified Plating Solution for Plating and Planarization andProcess Utilizing Same”。其他的代替成分、药品也可用于本发明的镀液来影响沉积材料的性质，且也属于本发明这一实施方式的范围。
现在将描述实现此实施方式的优选工艺。图4表示第一结构400，此结构制作在图3所示工件106的前表面110上。第一结构400包含制作在基层上的图形层402，图形层优选地为绝缘层如氧化硅。第一结构400可按照金属互连设计规则用熟知的刻图形和腐蚀技术来制作。在此实施方式中，绝缘层402含有凹腔或间隙，即第一凹腔404、第二凹腔406和第三凹腔408，由层间区410互相隔离。每个凹腔404、406、408都由底面412和侧壁414来确定。层间区410的厚度被定为底面412间的距离，或是基层110上表面与层间区410上表面416间的距离。在此实例中。层间区410的厚度等于凹腔404、406和408的深度。层间区410的上表面416也称为场区。
在此实施方式中，凹腔404、406、408可制作得使第一凹腔404为通道或窄沟槽，第二凹腔406为中等尺寸的沟槽或大通道，而第三凹腔408为沟槽或大键合焊盘。在这方面，第一凹腔404的宽度可小于1μm。第二凹腔406的宽度可为1-5μm，而第三凹腔408的宽度可大于5μm。凹腔的深度可大于0.3-10μm，但优选地为0.3-5μm。在工艺过程的这个阶段，虽然图中没有示出，典型地可沉积一层或多层薄阻挡层或胶层材料，例如，Ta、TaN、Ti、TiN或WN。也可构成不同的多层阻挡层材料，例如依次沉积Ta和TaN或Ti和TiN而成的双层阻挡层。接着，为下面电镀铜层而在阻挡层上沉积铜薄膜作为籽层。此铜籽层为以后的沉积层提供了成核和生长的基层。
参见图5，在凹腔404、406、406和上表面416上沉积第一层418。此沉积过程是用上述的示例系统100来完成的。从技术上知道，带有添加剂的镀铜液在窄的形貌特征/凹腔中会促进自下而上的沉积。当带有各种尺寸形貌特征的工件用这种电解液镀铜时，小形貌特征，亦即，典型地小于1μm的形貌特征可容易而迅速地从凹腔底部向其顶部镀铜而被填充。大形貌特征则被保形镀覆，因为添加剂可扩散进这样的形貌特征，也可由之扩散出来而没有阻拦。中等尺寸形貌特征的行为有些介于这两个极端之间。
在实施中，起初，图3所示的前表面110被镀覆而没有与掩模板102接触(亦即，工件106保持极接近掩模板102，并在镀覆期间移动)。在工艺过程的这一阶段，晶片前表面与掩模表面间的间隙优选地为1-4mm。这一工艺步骤此后将被称为“非接触”镀覆。再参见图5，在这一工艺阶段构成第一层418的沉积材料经自下而上的填充过程完全填充第一凹腔404，并保形覆盖第三凹腔408的侧壁和底部。而且，在此工艺过程中，沉积在第二凹腔406中的材料稍为自下而上地部分填充第二凹腔。在工艺过程的这一阶段，虽然一部分第一层418部分地填充第二凹腔406而使之变小，但余下的开孔仍保持其高纵横比(深度D/宽度W)，(亦即，D＞W)。应知第二凹腔406可为任何部分填充的凹腔并可用来确定D＞W的条件是否存在。在任何凹腔中只要D＞W的条件存在，非接触镀就可继续进行。优选地，只要D＞W的条件存在，就不可开始接触镀。如上所述，如果在D＞W的条件存在时开始接触镀，就会形成缺陷。
因此，如图6A和7所示，非接触镀可产生有两种表面剖面的第二层420，即分别为平的剖面(图6A)和过填充剖面(图7)，取决于所用的工艺参数。对于优选的平剖面，如图6A所示，随着非接触镀过程的继续，第二层420覆盖在第一层418上，第二凹腔406的纵横比变小，使其宽度W变得大于深度D。即，W＞D条件存在。这个条件也可按照选择区域的沉积层厚度和相应于该选定厚度值的生长率来表示。如图6B所示，若rb为第二凹腔406底面的生长率，rw为第二凹腔406侧壁上的生长率，则上面给出的条件W＞D也可近似表示为W0-2rwt＞(D0-rbt)，其中W0和D0分别为沉积前的初始宽度和深度，t为沉积时间。应注意，为了清楚起见，任何图中都没有示出阻挡层和籽层。
关于过填充的情形(图7)，在非接触镀填充第一凹腔404时，在其上可形成过填充形貌特征421，例如突起。在镀铜工艺过程中，这样的突起由于凹腔的过填充是可能形成的。虽然其机制还不完全了解，相信这样的突起是因在小凹腔中生长加速添加剂成分的择优或加速吸收而形成的。在这样的形貌下，由于存在突起421，在以后的接触镀阶段，与平剖面的情形相反，需要厚的沉积层来填充凹腔406、408及覆盖突起421。这不仅费时而且降低了系统的效率。因此，在此实施方式中，平剖面是优选的表面剖面。然而，如果形成了突起，可由第二步工艺打平表面来消除之。
再参见图6A，第二层420的平整可用各种技术获得，如在电解液中使用增平剂，或使用脉冲电源为阳极和阴极供电。增平剂可为平滑剂的一个例子。平滑剂是电镀技术中熟知的化学药品，用来有效地抑制沉积层上突起的生长。脉冲电源或调压电源也可减小或消除填充突起。一种称为反脉冲镀工艺的技术可用来在小形貌特征上获得平的表面剖面。在这种方法中，电压脉冲使工件表面周期性地成为阴极来镀铜，和短时间成为阳极而回蚀一部分沉积材料，从而得到平面的沉积层。在本发明的工艺过程第二步或接触镀和第三步或电腐蚀期间也可使用脉冲电源。再参见图6A和6B，一旦对所有余下的形貌特征(亦即，中等尺寸和大的形貌特征)满足W0-2rwt＞(D0-rbt)条件，则继续进行工艺过程的“接触”镀阶段或第二阶段来完全填充凹腔。在工艺过程的“接触”镀阶段继续进行沉积时，前表面110与掩模板102的上表面接触。若接触镀开始时不满足W＞D条件，则会形成缺陷。
图8A和8B为形成这样的缺陷的实例。如图8A所示，当接触镀开始时掩模板102清除或机械影响沉积层418的上部418A而非覆盖第二凹腔406侧壁和底面内部418B和开口部分418C。这就使上部418A的生长率比内部418B和开口部418C降低。而且机械影响使开口部分418C的铜横向生长率比内部418B增大，因为这在内部418B之间产生了附加差异。这种情形可在图8B中见到，其中由接触镀连续覆盖有沉积层419A、419B、419C，覆盖在开口418C部分的沉积层419A-419C的生长快于内部418B。覆盖在上部418A的沉积层419A-419C因接触掩模板所产生的机械影响而生长较慢。这样的非保形生长方式最终形成了缺陷423，常为俘获电解液的空洞，在电镀中这是不希望发生的。
如图9所示，与掩模板接触所产生的机械影响还使生长的沉积层变平，如果使用过填充剖面，此机械影响也可除去突起421(见图7)。这就在工件106上得到基本上平的第三沉积层424。工艺过程的接触阶段可这样来进行，即，可使工件106与掩模板102保持中间的接触(亦即，不连续方式)。这仍可得到平的沉积层和光滑的上层。而且，这样的接触和非接触作用可多次重复。
在工艺的下一阶段，将电极的极性反转(亦即，对阳极施加负电位而对工件施加正电位)，可使层间区上的沉积层424电腐蚀至预定的厚度。在此第三步中，电腐蚀过程可使用与电沉积阶段所用者相同的电解液及上述的同一系统来进行。如同电沉积的情形那样，电腐蚀也可用“非接触”电腐蚀和“接触”电腐蚀的工艺步骤来实现。因此，如图10所示，由非接触电腐蚀过程，可将沉积层424平面地减至厚度A。而使用接触电腐蚀过程，与掩模板102接触，使沉积层424的厚度平面地降至厚B，如图11所示。
接触和非接触电腐蚀可用相同或不同的工艺参数相继和多次使用，例如使用不同的电流强度、不同的晶片压力以及不同的转速和横向速度。如果多次进行接触和非接触电腐蚀过程，工艺过程可终止于接触电腐蚀过程。如上所述，接触腐蚀步骤使沉积层平滑。厚度B可小于凹腔404、406和408的深度D0，优选地小于凹腔深度的一半(D0/2)。工艺过程的第三步可在与沉积过程所用者相同的电解液或溶液中进行。而且，这一步可在同一沉积单元中完成，并接着进行沉积工艺过程。
上述实施方式的方法可填充任何形状和形式的凹腔。图12表示一个双镶嵌结构500的实例。此双镶嵌结构500在绝缘层506中具有通道502和沟槽504。通道502可为窄通道，而沟槽504可为中等尺寸的或大沟槽。若使用上述工艺过程，在工艺的第一步或非接触步骤中，沉积材料填充通道502，并由沉积层508保形覆盖沟槽504。在工艺的第二步或接触步骤中，沉积材料以第二层510完全填充沟槽，与掩模板102接触产生的机械作用使生长的第二层510变平。在第三步中，由相继沉积的沉积层508和510组成的沉积层512被电腐蚀至预定的厚度“C”，如图12所示。
不同溶液的工艺顺序
现在将描述的实施方式是用不同的溶液进行电化学沉积的非接触工艺和电化学机械沉积的接触工艺。
图13A表示用第一电镀液120进行电镀的晶片106前表面110。此表面110包含小形貌特征122、中等尺寸形貌特征124和大形貌特征126。此小尺寸形貌特征的宽度可小于1μm，而中等尺寸形貌特征的宽度为1-5μm的范围。大形貌特征的宽度大于10μm。这些形貌特征122、124、126制作在半导体晶片106上的绝缘层128中。阻挡层130如Ta、TaN或其组合Ta/TaN覆盖在形貌特征内部和绝缘层128的上表面132上。此上表面132也称为“场区”。在阻挡层上盖有籽层(未示出)如薄铜层。在此工艺中，晶片106离开WSID(非接触镀)，在晶片转动和横向移动时第一镀液流经WSID来润湿晶片106前表面110。一旦在晶片和电极，亦即，阳极间施加电压(图2所示)，则形成第一铜层134a。第一铜层134a自下而上填充小尺寸和中等尺寸的形貌特征，但大形貌特征因其宽度大而只能保形覆盖。
在工艺的第一阶段，WSID起修整板的作用。重要的是WSID中的通道不仅使镀液能流至晶片表面，而且也调整电镀的电流密度因而影响所得铜沉积层的厚度剖面。开孔的分布、形状和尺寸可在WSID以上引起低、中和高沉积速率区。在沉积期间使晶片在这些区域上移动就可得到所希望厚度剖面的沉积层，例如，均匀厚度剖面的沉积层。在2001年1月17日提交的由本发明受让人共同拥有的题为“Methodand Apparatus for Electrodeposition of Uniform Film on Substrate”的美国专利申请书09/760,757号中公开了一种厚度剖面控制的示例工艺过程。如果需要，只要能提供其他手段来产生均匀的沉积，也可不用WSID进行这一电镀步骤。
在此实施方式中，第一电镀液120可至少包含两种添加剂来增强小形貌特征的自下而上填充而没有任何孔洞、接缝和其他缺陷。例如，含0.8-2 ml/l CubathViaFormTM加速剂，购自Enthone-OMI，WestHaven，CT和由同一公司销售的6-12ml/l CubathViaFormTM抑制剂的强酸性电镀液可用于基本的电镀液配方，该镀液含硫酸、硫酸铜、水和氯离子。弱酸性镀液配方所需的加速剂和抑制剂浓度可有很大差别(例如，对于Enthone弱酸性配方，加速剂浓度为4-8ml/l，抑制剂浓度为2-4ml/l)。在此工艺过程中，加速剂使铜在小形貌特征中自下而上地生长来迅速填充。抑制剂分子吸附在小形貌特征的开口上，使其铜生长速率减缓，因而避免过早地截断通道而形成孔洞。除了加速剂和抑制剂成分外，也可在配方中添加平滑剂以减小或消除本申请书前面所讨论的过填充现象。平滑剂择优吸附在镀覆表面的大电流密度区，有助于降低此电流密度从而减小产生的突起。为此，在上述示例的强酸性化学配方中除加速剂和抑制剂成分外，可使用的平滑剂浓度为0.5-2ml/l。一种示例的平滑剂购自Enthone-OMI，其商品名为CubathViaFormTM。
如图13B所示，一旦完成了用第一镀液的非接触镀，就用第二镀液136进行ECMD接触镀来制作第二镀层134b，第二镀层非保形地覆盖第一铜层，在凹腔中沉积较多的材料而在WSID清除的表面区域沉积较少的材料。在此接触镀工艺过程中，在第二镀液136输送至第一铜层134a时，WSID接触和机械清除位于场区及小尺寸和中等尺寸形貌特征上的那部分第一铜层134a。与第二镀液的化学作用结合，WSID的清除作用使得场区和已填充的小形貌特征上铜层的生长减慢，而加速大形貌特征中铜层的生长，从而使整个铜层的生长变平。应注意，此工艺的接触镀阶段可在达到完全平整前终止，如果此时所达到的平整程度对简化沉积过程之后的过多清除过程如CMP工艺过程合适的话。在此实施方式中，第二镀液的添加剂是对接触镀阶段优化的。例如，第二镀液132可不含任何平滑剂。而且，在第二镀液中加速剂与抑制剂之比高于第一镀液。再参照上述示例的强酸性电解液，在第二电解液中的加速剂浓度可为2-10ml/l，而抑制剂浓度可为2-8ml/l。这是可以做到的，因为晶片上所有小形貌特征都已被第一电镀阶段所填充，因此不会有因新的添加剂浓度而在这样的形貌特征中引起孔洞的危险，而如果在工艺过程的第一阶段使用这样浓度的添加剂就会引起小形貌特征的非优化填充。第二电解液甚至可只含加速剂一种添加剂。本发明的发明者观察到，虽然只含抑制剂或只含加速剂的单添加剂镀液可用在ECMD工艺过程中使镀层平整，但只含加速剂者比只含抑制剂者对镀层的平整更为有效。
图14A表示晶片上5μm宽沟槽的聚焦离子束(FIB)像，晶片用ECMD设备和硫酸铜电解液镀覆铜，电解液含Enthone Via-Form强酸性VMS溶液和8ml/l CubathViaFormTM平滑剂。在此工艺期间，在200mm直径的衬底与铜阳极间通电4 A-min，WSID与以50转/分转动的晶片接触。从图14A的聚焦离子束像可见，在形貌特征中比衬底上表面上沉积了较多的铜，表明部分地平整了。图14B表示取自同样晶片相同位置的FIB剖面像，晶片是经过同样处理的，但使用另一种硫酸铜电解液，含Enthone Via-Form强酸性VMS溶液和2.2ml/lCubathViaFormTM加速剂。可以清楚地看到，这种情形下形貌特征中铜的沉积率高于图5a所示者，表明有较好的平整效率。在图14B所示的5μm沟槽中铜膜完全是平的。这个实例说明在本发明的接触镀阶段，可对镀液的化学配方进行优化而使衬底达到最佳平整。
本发明可使工艺过程第一阶段镀液化学配方的优化与第二阶段分开进行。这是重要的，因为虽然在上述专利和专利申请中所述ECMPR的第一和第二阶段可以使用相同的化学配方，但能够对两个阶段的化学配方独立优化是有吸引力的和有益的，下面将进一步描述。
此工艺第一阶段所用添加剂的浓度和类型可随添加剂的性质、小形貌特征的性质、阻挡层/籽层性质等而变。例如，某些含硫酸的加速剂成分与弱的籽层起反应。如果在特定晶片的通道侧壁上籽层很薄，在用来覆盖此特定晶片的工艺过程第一阶段中必须减小加速剂与抑制剂之比。对于具有其他类型籽层的其他晶片，必须进一步调节添加剂的相对浓度以获得最佳的间隙填充性能。如果在密集排列的小形貌特征上存在过填充问题，则在配方中除了加速剂和抑制剂外还必须包含平滑剂。
在第一阶段调节为最佳间隙填充的电解液化学配方，在工艺的第二阶段进行平整时可不是最佳的。例如，在晶片表面的大电流密度区已知平滑剂是有吸引力的。然而，已知ECMD工艺过程使衬底表面上凹腔中的生长加速，因为在这样的凹腔中比WSID清除的晶片上表面的沉积电流密度增大。因此，在工艺的第二阶段所用电解液的平滑剂可降低平整效率。这就是一个实例，说明在工艺的第一阶段(非接触镀阶段)电解液中有添加剂(如平滑剂)存在是如何有益，而在第二阶段(接触镀阶段)其存在就可能不必要或是不希望的。同样，如上所述，在工艺的第二阶段比第一阶段希望有较高的加速剂/抑制剂比。图14B的实验表明，只含加速剂成分的电解液可成功地用在工艺的第二阶段，虽然这样的配方用于第一阶段可能是不成功的。在工艺的第二阶段只使用一种添加剂可减少总的添加剂消耗，简化添加剂的测量和控制系统，降低成本，改善平整效率而增加产量。用这种方法也可减少沉积膜的总杂质含量。
按照本发明的原理，工艺的第一和第二阶段可在同一工艺单元中进行，也可在多个工艺单元中进行。如果使用两个阶段都在同一工艺单元中进行的方法，第一和第二阶段则相继进行，第一阶段使用第一镀液，第二阶段使用第二镀液。全如上述，第一镀液的化学配方包含的添加剂增强自下而上地填充晶片上的形貌特征。而且，第二镀液的化学配方只包含第一阶段所用三种添加剂中的一种或两种，并专门优化以获得平的铜层。如果有多个工艺单元，第一阶段可在第一个或第一组工艺单元中用第一镀液化学配方来进行，而第二阶段可在第二个或第二组工艺单元中用第二镀液化学配方来进行。在两个阶段沉积后，清洗晶片，用CMP或其他清除方法(例如，电抛光)除去平的或接近平的多余铜。多余的铜可在退火步骤之前或之后除去。
应注意，在本发明的第二工艺阶段之后，可选地使用第三甚至第四步骤来减小超载铜层的厚度。在此工艺的第二阶段之后，可进行除铜工艺来作为工艺的第三阶段，这可使用电化学腐蚀或抛光，也可使用ECME(电化学机械腐蚀)。除铜工艺也可接连进行两步作为第三和第四阶段，例如，在非接触腐蚀步骤后接着进行接触ECME，也可在ECME后接着进行非接触腐蚀。在第一和第二阶段先用ECMD技术沉积平的铜层，然后使施加的电压反向在同一电解液或电腐蚀液中对此平的铜膜进行电腐蚀，可得到平的薄沉积膜。这样也可平面地减小沉积膜的厚度。事实上，腐蚀可继续进行直至场区的所有金属都被除去为止。这些技术可在第二阶段之后来实施，用第二溶液作为电腐蚀液，在施加的电压极性反转时使工件表面对电极成为阳极。作为选择，在工艺的第三和第四阶段，例如，在非接触电腐蚀(第三阶段)后接着进行接触ECME(第四阶段)，可用包括电腐蚀液的第三溶液代替第二溶液。在这方面，第四阶段如接触ECME工艺阶段也可用第四溶液来进行。
图15举出一个用多单元A、B、C和D的系统150的实例。在此示例结构中，单元A和B可为用第一工艺溶液进行第一阶段工艺的ECD或ECMD单元。工艺的第二阶段可在单元C中进行，单元C也可为使用第二工艺溶液的ECMD单元。单元D可为ECME单元用来进行上述第三阶段，如用第二工艺溶液或第三工艺溶液的非接触电腐蚀或ECME，或进行第四电腐蚀阶段如接触ECME，使用的工艺溶液为第三阶段所用者或第四工艺溶液如电腐蚀液。作为选择，单元A、B、C和D可为ECD和ECMD单元，使用上述的两种不同溶液来进行工艺的第一和第二阶段。每个单元的数目将取决于第一和第二阶段工艺的产量。机械手被用来在各单元间传递晶片。
图16为一优选系统200的实例，该系统用单个工艺单元来进行两步工艺。如图16所示，系统200包括第一工艺单元(PM1)202和第一工艺溶液单元(PSM1)204。PM1包含工艺容器206以保持工艺溶液和电极(阳极)208。此工艺容器的容积可小于2升，优选地为小于1升。工艺容器上部的开口210装有WSID 212，在WSID 212上面，欲用本发明工艺处理的晶片214装在载片台217上。PSM1包括工艺溶液供给单元216、第一阀218、第二阀220以及排放口222。供给单元216经第一阀218为工艺容器206供给新鲜工艺溶液。工艺容器206用过的溶液被送回供液单元或经第二阀220送至排放口222。
参见图16，工艺供给单元216包括储存第一工艺阶段第一溶液的第一储罐224和储存第二工艺阶段第二溶液的第二储罐226。第一溶液、第二溶液、第一阶段和第二阶段的描述已在上面的描述中给出。当用过的溶液为单元216接受时，先检查其添加剂和镀液化学成分，再进行补充，使得储罐224、226总保持正确化学配比的工艺溶液。供给单元216也包括储存去离子水的漂洗罐228。去离子水用来在每个工艺阶段开始之前清洗工艺容器206。去离子水可直接来自去离子水管道而非储罐。储罐224、226和228经供液管道224′、226′和228′与阀218相连。阀218经管道230与工艺容器206连接。而且，用过的溶液(第一、第二和漂洗液)经管道232引至阀220。从阀220，第一溶液经管道234送至第一储罐，第二溶液经管道236送至第二储罐。漂洗液则从阀220直接送至排放口222。
在一示例工艺顺序中，在工艺的第一阶段，从PSM1的第一溶液储罐224经阀218将第一工艺溶液输送至PM1的工艺容器206，再经返回管道236循环回去。在晶片214被处理过后，阀218转接至去离子水源，来自漂洗罐228的去离子水经阀218送至工艺容器206来洗去工艺容器的残留第一溶液。在清洗期间，阀218可周期地关断而阀220周期地打开，将用过的清洗液直接排至废液单元222。漂洗后进行与第一阶段相似的第二工艺阶段，但使用取自第二储罐226的新鲜第二溶液，并将用过的第二溶液送回第二储罐226进行补充和保存。在第二工艺阶段后，再次清洗工艺容器以便用本发明的工艺处理下一个晶片。应注意，有许多方法可将各种溶液输送给工艺单元。这里给出的实例只是许多可能性之一。如果此实例中所用的两种溶液是兼容的，可跳过其间的漂洗步骤，溶液间的少量互混是可以允许的。
当然，应知前面所述涉及到本发明的实施方式，可做出各种修改而不背离本发明的构思与范围。

Claims (19)

1.一种在晶片上进行电化学处理的方法，所述晶片具有上表面以及宽度窄于第二凹腔的第一凹腔，和设置在所述上表面和所述第一凹腔和第二凹腔的壁上的导体层，其中该导体层包括阻挡层/籽层，该方法包括：
在导体层上用含有第一导体材料的第一溶液进行电化学沉积，以便采用第一导体材料形成导体上表面，并至少部分地填充第一凹腔和第二凹腔；以及
在该导体上表面上用含有第二导体材料的第二溶液进行电化学机械沉积，以便采用第二导体材料填充任何余下的凹腔，其中在导体上表面与工件表面影响装置间至少有一段时间保持物理接触和相对运动，以形成平整的层，其中工件表面影响装置与晶片相对布置，并且在二者之间提供第二溶液，
其中第一导体材料和第二导体材料为同一材料。
2.根据权利要求1的方法，其中第一溶液和第二溶液都含有加速剂和抑制剂添加剂。
3.根据权利要求2的方法，其中第二溶液中加速剂添加剂的浓度高于第一溶液中的加速剂添加剂的浓度。
4.根据权利要求1的方法，其中电化学沉积和电化学机械沉积的步骤是在不同的处理单元中进行的，第一溶液和第二溶液中的每一个被输送至不同处理单元中的不同单元。
5.根据权利要求1的方法，其中第一溶液包含加速剂和抑制剂以及可选的平滑剂作为添加剂，以填充第一凹腔，而第二溶液包含第一溶液中所用添加剂中的一种或两种，以平整沉积。
6.根据权利要求1的方法，其中电化学沉积和进行电化学机械沉积的步骤是在同一处理单元中进行的，并且第一溶液和第二溶液中的每一个被输送至同一处理单元。
7.权利要求6的方法，还包括在进行电化学沉积和进行电化学机械沉积的步骤之间采用取自漂洗源的清洗液来清洗所述同一处理单元的处理容器的步骤。
8.根据权利要求1的方法，其中第一溶液与第二溶液相同。
9.根据权利要求8的方法，其中进行电化学沉积和进行电化学机械沉积的步骤是在同一处理单元中进行的。
10.根据权利要求9的方法，其中在电化学沉积期间至少一段时间中，在晶片与工件表面影响装置间没有物理接触的情形下发生沉积，而在电化学机械沉积期间至少一段时间中，在晶片与工件表面影响装置间有物理接触的情形下发生沉积。
11.根据权利要求1的方法，其中进行电化学沉积步骤直至第一凹腔的深度小于其宽度。
12.权利要求1的方法，还包括对所述平整的层进行电化学抛光的步骤。
13.根据权利要求12的方法，其中在电化学抛光步骤至少一段时间中，在晶片与工件表面影响装置间没有物理接触的情形下发生电化学腐蚀。
14.根据权利要求12的方法，还包括对所述平整的层进行电化学机械抛光的步骤，其中至少一段时间中在所述平整的层与工件表面影响装置间保持物理接触和相对运动。
15.根据权利要求12的方法，其中进行电化学抛光的步骤采用的溶液也用在进行电化学机械沉积的步骤中。
16.根据权利要求2的方法，其中所述同一材料为铜。
17.根据权利要求2的方法，其中第一溶液含有加速剂、抑制剂和平滑剂添加剂，而第二溶液含有加速剂和抑制剂添加剂。
18.根据权利要求17的方法，其中第二溶液中加速剂添加剂的浓度高于第一溶液中加速剂添加剂的浓度。
19.一种集成电路，采用包括权利要求1的方法制造。
CNB028176545A 2001-07-20 2002-07-22 平面金属电加工 Expired - Fee Related CN1316570C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US30675801P 2001-07-20 2001-07-20
US60/306,758 2001-07-20
US38464302P 2002-05-31 2002-05-31
US60/384,643 2002-05-31

Publications (2)

Publication Number Publication Date
CN1554113A CN1554113A (zh) 2004-12-08
CN1316570C true CN1316570C (zh) 2007-05-16

Family

ID=26975338

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028176545A Expired - Fee Related CN1316570C (zh) 2001-07-20 2002-07-22 平面金属电加工

Country Status (8)

Country Link
US (2) US6867136B2 (zh)
EP (1) EP1410430A2 (zh)
JP (1) JP2005520044A (zh)
KR (1) KR20040032862A (zh)
CN (1) CN1316570C (zh)
AU (1) AU2002329629A1 (zh)
TW (1) TW584899B (zh)
WO (1) WO2003009361A2 (zh)

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7531079B1 (en) 1998-10-26 2009-05-12 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene IC structures by selective agitation
US7686935B2 (en) * 1998-10-26 2010-03-30 Novellus Systems, Inc. Pad-assisted electropolishing
US7449098B1 (en) 1999-10-05 2008-11-11 Novellus Systems, Inc. Method for planar electroplating
US6902659B2 (en) * 1998-12-01 2005-06-07 Asm Nutool, Inc. Method and apparatus for electro-chemical mechanical deposition
US6610190B2 (en) * 2000-11-03 2003-08-26 Nutool, Inc. Method and apparatus for electrodeposition of uniform film with minimal edge exclusion on substrate
US6413388B1 (en) * 2000-02-23 2002-07-02 Nutool Inc. Pad designs and structures for a versatile materials processing apparatus
US6534116B2 (en) * 2000-08-10 2003-03-18 Nutool, Inc. Plating method and apparatus that creates a differential between additive disposed on a top surface and a cavity surface of a workpiece using an external influence
US6355153B1 (en) * 1999-09-17 2002-03-12 Nutool, Inc. Chip interconnect and packaging deposition methods and structures
US6921551B2 (en) * 2000-08-10 2005-07-26 Asm Nutool, Inc. Plating method and apparatus for controlling deposition on predetermined portions of a workpiece
US7754061B2 (en) * 2000-08-10 2010-07-13 Novellus Systems, Inc. Method for controlling conductor deposition on predetermined portions of a wafer
US7094131B2 (en) * 2000-08-30 2006-08-22 Micron Technology, Inc. Microelectronic substrate having conductive material with blunt cornered apertures, and associated methods for removing conductive material
US7153410B2 (en) * 2000-08-30 2006-12-26 Micron Technology, Inc. Methods and apparatus for electrochemical-mechanical processing of microelectronic workpieces
US7160176B2 (en) * 2000-08-30 2007-01-09 Micron Technology, Inc. Methods and apparatus for electrically and/or chemically-mechanically removing conductive material from a microelectronic substrate
US7112121B2 (en) * 2000-08-30 2006-09-26 Micron Technology, Inc. Methods and apparatus for electrical, mechanical and/or chemical removal of conductive material from a microelectronic substrate
US7074113B1 (en) 2000-08-30 2006-07-11 Micron Technology, Inc. Methods and apparatus for removing conductive material from a microelectronic substrate
US7153195B2 (en) 2000-08-30 2006-12-26 Micron Technology, Inc. Methods and apparatus for selectively removing conductive material from a microelectronic substrate
US7078308B2 (en) 2002-08-29 2006-07-18 Micron Technology, Inc. Method and apparatus for removing adjacent conductive and nonconductive materials of a microelectronic substrate
US7192335B2 (en) * 2002-08-29 2007-03-20 Micron Technology, Inc. Method and apparatus for chemically, mechanically, and/or electrolytically removing material from microelectronic substrates
US7220166B2 (en) * 2000-08-30 2007-05-22 Micron Technology, Inc. Methods and apparatus for electromechanically and/or electrochemically-mechanically removing conductive material from a microelectronic substrate
US7134934B2 (en) * 2000-08-30 2006-11-14 Micron Technology, Inc. Methods and apparatus for electrically detecting characteristics of a microelectronic substrate and/or polishing medium
US7129160B2 (en) * 2002-08-29 2006-10-31 Micron Technology, Inc. Method for simultaneously removing multiple conductive materials from microelectronic substrates
US20040170753A1 (en) * 2000-12-18 2004-09-02 Basol Bulent M. Electrochemical mechanical processing using low temperature process environment
US6943112B2 (en) * 2002-07-22 2005-09-13 Asm Nutool, Inc. Defect-free thin and planar film processing
US6946066B2 (en) * 2001-07-20 2005-09-20 Asm Nutool, Inc. Multi step electrodeposition process for reducing defects and minimizing film thickness
US6896776B2 (en) * 2000-12-18 2005-05-24 Applied Materials Inc. Method and apparatus for electro-chemical processing
US7172497B2 (en) * 2001-01-05 2007-02-06 Asm Nutool, Inc. Fabrication of semiconductor interconnect structures
US6811680B2 (en) * 2001-03-14 2004-11-02 Applied Materials Inc. Planarization of substrates using electrochemical mechanical polishing
US20060169597A1 (en) * 2001-03-14 2006-08-03 Applied Materials, Inc. Method and composition for polishing a substrate
US7160432B2 (en) * 2001-03-14 2007-01-09 Applied Materials, Inc. Method and composition for polishing a substrate
US6899804B2 (en) * 2001-12-21 2005-05-31 Applied Materials, Inc. Electrolyte composition and treatment for electrolytic chemical mechanical polishing
US7323416B2 (en) * 2001-03-14 2008-01-29 Applied Materials, Inc. Method and composition for polishing a substrate
US7128825B2 (en) * 2001-03-14 2006-10-31 Applied Materials, Inc. Method and composition for polishing a substrate
US7232514B2 (en) * 2001-03-14 2007-06-19 Applied Materials, Inc. Method and composition for polishing a substrate
TW584899B (en) * 2001-07-20 2004-04-21 Nutool Inc Planar metal electroprocessing
US20070295611A1 (en) * 2001-12-21 2007-12-27 Liu Feng Q Method and composition for polishing a substrate
JP4555540B2 (ja) * 2002-07-08 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置
US7449099B1 (en) * 2004-04-13 2008-11-11 Novellus Systems, Inc. Selectively accelerated plating of metal features
US7405163B1 (en) 2003-12-17 2008-07-29 Novellus Systems, Inc. Selectively accelerated plating of metal features
US7799200B1 (en) 2002-07-29 2010-09-21 Novellus Systems, Inc. Selective electrochemical accelerator removal
US6864181B2 (en) * 2003-03-27 2005-03-08 Lam Research Corporation Method and apparatus to form a planarized Cu interconnect layer using electroless membrane deposition
DE10319135B4 (de) 2003-04-28 2006-07-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Elektroplattieren von Kupfer über einer strukturierten dielektrischen Schicht, um die Prozess-Gleichförmigkeit eines nachfolgenden CMP-Prozesses zu verbessern
US7390429B2 (en) * 2003-06-06 2008-06-24 Applied Materials, Inc. Method and composition for electrochemical mechanical polishing processing
US7112122B2 (en) * 2003-09-17 2006-09-26 Micron Technology, Inc. Methods and apparatus for removing conductive material from a microelectronic substrate
US8530359B2 (en) 2003-10-20 2013-09-10 Novellus Systems, Inc. Modulated metal removal using localized wet etching
US8158532B2 (en) 2003-10-20 2012-04-17 Novellus Systems, Inc. Topography reduction and control by selective accelerator removal
WO2005045906A1 (en) * 2003-10-29 2005-05-19 Asm Nutool, Inc. System and method for electroless surface conditioning
JP5089850B2 (ja) * 2003-11-25 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
US7153777B2 (en) * 2004-02-20 2006-12-26 Micron Technology, Inc. Methods and apparatuses for electrochemical-mechanical polishing
DE102004039803B4 (de) * 2004-08-17 2006-12-07 Infineon Technologies Ag Verfahren zur Herstellung einer Leitbahnanordnung mit erhöhter kapazitiver Kopplung sowie zugehörige Leitbahnanordnung
US20060043534A1 (en) * 2004-08-26 2006-03-02 Kirby Kyle K Microfeature dies with porous regions, and associated methods and systems
US7566391B2 (en) * 2004-09-01 2009-07-28 Micron Technology, Inc. Methods and systems for removing materials from microfeature workpieces with organic and/or non-aqueous electrolytic media
CN101027431B (zh) 2004-09-24 2011-04-13 揖斐电株式会社 电镀方法及电镀装置
US20060183321A1 (en) * 2004-09-27 2006-08-17 Basol Bulent M Method for reduction of gap fill defects
US7247558B2 (en) * 2004-12-03 2007-07-24 Novellus Systems, Inc. Method and system for electroprocessing conductive layers
JP4468191B2 (ja) 2005-01-27 2010-05-26 株式会社日立製作所 金属構造体及びその製造方法
WO2006102182A2 (en) * 2005-03-18 2006-09-28 Applied Materials, Inc. Process for electroless copper deposition
US20060246699A1 (en) * 2005-03-18 2006-11-02 Weidman Timothy W Process for electroless copper deposition on a ruthenium seed
US7651934B2 (en) * 2005-03-18 2010-01-26 Applied Materials, Inc. Process for electroless copper deposition
US20060219663A1 (en) * 2005-03-31 2006-10-05 Applied Materials, Inc. Metal CMP process on one or more polishing stations using slurries with oxidizers
US20060228934A1 (en) * 2005-04-12 2006-10-12 Basol Bulent M Conductive materials for low resistance interconnects and methods of forming the same
US20060249395A1 (en) * 2005-05-05 2006-11-09 Applied Material, Inc. Process and composition for electrochemical mechanical polishing
US20060249394A1 (en) * 2005-05-05 2006-11-09 Applied Materials, Inc. Process and composition for electrochemical mechanical polishing
US20060252254A1 (en) * 2005-05-06 2006-11-09 Basol Bulent M Filling deep and wide openings with defect-free conductor
US7257893B2 (en) * 2005-06-03 2007-08-21 Novellus Systems, Inc. Efficient wafer processing technology
US7998335B2 (en) * 2005-06-13 2011-08-16 Cabot Microelectronics Corporation Controlled electrochemical polishing method
US7364997B2 (en) * 2005-07-07 2008-04-29 Micron Technology, Inc. Methods of forming integrated circuitry and methods of forming local interconnects
US20070111523A1 (en) * 2005-11-17 2007-05-17 Ismail Emesh Process for conditioning conductive surfaces after electropolishing
US7423347B2 (en) * 2006-01-19 2008-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ deposition for cu hillock suppression
TW200741037A (en) 2006-01-30 2007-11-01 Ibiden Co Ltd Plating apparatus and plating method
US20070261963A1 (en) * 2006-02-02 2007-11-15 Advanced Technology Materials, Inc. Simultaneous inorganic, organic and byproduct analysis in electrochemical deposition solutions
US7550070B2 (en) * 2006-02-03 2009-06-23 Novellus Systems, Inc. Electrode and pad assembly for processing conductive layers
JP4878866B2 (ja) * 2006-02-22 2012-02-15 イビデン株式会社 めっき装置及びめっき方法
US7485561B2 (en) 2006-03-29 2009-02-03 Asm Nutool, Inc. Filling deep features with conductors in semiconductor manufacturing
US7625814B2 (en) 2006-03-29 2009-12-01 Asm Nutool, Inc. Filling deep features with conductors in semiconductor manufacturing
US20070254485A1 (en) * 2006-04-28 2007-11-01 Daxin Mao Abrasive composition for electrochemical mechanical polishing
US8500985B2 (en) * 2006-07-21 2013-08-06 Novellus Systems, Inc. Photoresist-free metal deposition
US7732329B2 (en) * 2006-08-30 2010-06-08 Ipgrip, Llc Method and apparatus for workpiece surface modification for selective material deposition
US20080237048A1 (en) * 2007-03-30 2008-10-02 Ismail Emesh Method and apparatus for selective electrofilling of through-wafer vias
KR100859634B1 (ko) * 2007-05-16 2008-09-23 주식회사 동부하이텍 반도체 장치 및 이의 제조 방법
US20090065365A1 (en) * 2007-09-11 2009-03-12 Asm Nutool, Inc. Method and apparatus for copper electroplating
US8784636B2 (en) * 2007-12-04 2014-07-22 Ebara Corporation Plating apparatus and plating method
JP5350681B2 (ja) * 2008-06-03 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
US7884016B2 (en) 2009-02-12 2011-02-08 Asm International, N.V. Liner materials and related processes for 3-D integration
US8168540B1 (en) 2009-12-29 2012-05-01 Novellus Systems, Inc. Methods and apparatus for depositing copper on tungsten
KR20130096822A (ko) * 2012-02-23 2013-09-02 엘지전자 주식회사 태양 전지 및 그 제조 방법
CN103123924B (zh) * 2013-01-28 2015-07-08 豪威科技(上海)有限公司 背照式cmos影像传感器的制造方法
US9859124B2 (en) * 2015-04-17 2018-01-02 Taiwan Semiconductor Manufacturing Company Ltd Method of manufacturing semiconductor device with recess
US10636673B2 (en) * 2017-09-28 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
CN114496924B (zh) * 2022-04-01 2022-07-01 合肥晶合集成电路股份有限公司 半导体器件的形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208443A (ja) * 1999-01-13 2000-07-28 Sony Corp 電子装置の製造方法および製造装置
US6176992B1 (en) * 1998-11-03 2001-01-23 Nutool, Inc. Method and apparatus for electro-chemical mechanical deposition

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003526004A (ja) 1997-09-30 2003-09-02 セミトウール・インコーポレーテツド 接点洗浄作業用に主反応チェンバーに外付けした補助電極を持つ電気メッキシステム
US6447668B1 (en) * 1998-07-09 2002-09-10 Acm Research, Inc. Methods and apparatus for end-point detection
US6341998B1 (en) 1999-11-04 2002-01-29 Vlsi Technology, Inc. Integrated circuit (IC) plating deposition system and method
US6350364B1 (en) 2000-02-18 2002-02-26 Taiwan Semiconductor Manufacturing Company Method for improvement of planarity of electroplated copper
US6478936B1 (en) * 2000-05-11 2002-11-12 Nutool Inc. Anode assembly for plating and planarizing a conductive layer
US6346479B1 (en) * 2000-06-14 2002-02-12 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device having copper interconnects
US6946066B2 (en) 2001-07-20 2005-09-20 Asm Nutool, Inc. Multi step electrodeposition process for reducing defects and minimizing film thickness
US6528884B1 (en) * 2001-06-01 2003-03-04 Advanced Micro Devices, Inc. Conformal atomic liner layer in an integrated circuit interconnect
US6482656B1 (en) * 2001-06-04 2002-11-19 Advanced Micro Devices, Inc. Method of electrochemical formation of high Tc superconducting damascene interconnect for integrated circuit
TW584899B (en) * 2001-07-20 2004-04-21 Nutool Inc Planar metal electroprocessing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6176992B1 (en) * 1998-11-03 2001-01-23 Nutool, Inc. Method and apparatus for electro-chemical mechanical deposition
JP2000208443A (ja) * 1999-01-13 2000-07-28 Sony Corp 電子装置の製造方法および製造装置

Also Published As

Publication number Publication date
AU2002329629A1 (en) 2003-03-03
JP2005520044A (ja) 2005-07-07
TW584899B (en) 2004-04-21
CN1554113A (zh) 2004-12-08
US7115510B2 (en) 2006-10-03
WO2003009361A3 (en) 2003-12-18
KR20040032862A (ko) 2004-04-17
US20030119311A1 (en) 2003-06-26
WO2003009361A2 (en) 2003-01-30
EP1410430A2 (en) 2004-04-21
US20050227483A1 (en) 2005-10-13
US6867136B2 (en) 2005-03-15

Similar Documents

Publication Publication Date Title
CN1316570C (zh) 平面金属电加工
US6943112B2 (en) Defect-free thin and planar film processing
US6355153B1 (en) Chip interconnect and packaging deposition methods and structures
CN105845558B (zh) 穿硅通孔填充工艺
KR101167610B1 (ko) 가공물의 미리설정된 부분에서의 퇴적을 제어하기 위한도금 방법 및 장치
US6143155A (en) Method for simultaneous non-contact electrochemical plating and planarizing of semiconductor wafers using a bipiolar electrode assembly
US20060266655A1 (en) Multiple chemistry electrochemical plating method
US20070045120A1 (en) Methods and apparatus for filling features in microfeature workpieces
US20100285660A1 (en) Copper deposition for filling features in manufacture of microelectronic devices
US6709564B1 (en) Integrated circuit plating using highly-complexed copper plating baths
US7195700B2 (en) Method of electroplating copper layers with flat topography
US6703712B2 (en) Microelectronic device layer deposited with multiple electrolytes
US7361582B2 (en) Method of forming a damascene structure with integrated planar dielectric layers
TW200308028A (en) Method and apparatus for forming fine circuit interconnects
US20130249096A1 (en) Through silicon via filling
JP4416979B2 (ja) 銅電気メッキに用いるメッキ溶液
CN102443830A (zh) 一种改善电镀铜工艺的方法
US7202161B2 (en) Substrate processing method and apparatus
TWI238461B (en) Preparation method of planar electroplated metal layer and electroplating solution therefore
Datta Electrochemical processing tools for advanced copper interconnects: an introduction
Jung et al. Electropolishing and electroless plating of copper and tin to replace CMP and lithographic processes in Cu/Sn bump fabrication
Cho et al. The Effects of Current Type and Density on Dishing Phenomena in CMP Process Woong Cho, Yong-Jun Ko, Yoomin Ahn, Gun-Ho Chang 2 and Jae-Ho Lee 2
Cho et al. The effects of current type and density on dishing phenomena in CMP process
TW200536965A (en) Copper plating of semiconductor devices using intermediate immersion step

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070516

Termination date: 20150722

EXPY Termination of patent right or utility model