CN1323060A - 半导体器件的包封金属结构及包括该结构的电容器 - Google Patents

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Abstract

在侧壁和底部被阻挡层覆盖的结构特征中制造包封金属结构的方法。结构特征中填充金属,其中形成凹部,淀积附加阻挡层覆盖金属上表面并与第一阻挡层接触。可用包封金属结构作电容器下极板制造MIM电容器。在衬底上淀积第二衬底层,其中具有位于包封金属结构上的开口。在开口中淀积介质层覆盖底部的包封金属结构。淀积用作电容器上极板的附加层覆盖所说介质层,并填充所说开口。较好是利用CMP平面化所说介质层和附加层。

Description

半导体器件的包封金属结构及 包括该结构的电容器
本发明涉及半导体工艺，特别涉及半导体器件中的电镀金属结构的包封方法。本发明还涉及引入了这种金属结构的器件中的金属-绝缘体-金属(MIM)电容器。
在半导体器件的制造中，尤其在是制造工艺的较后阶段(“工艺线后端工艺”或“BEOL”)，金属线经常以多层结构的形式嵌埋在介质层中。一般说，需要将一层上的金属线与其它层隔离开。这一般通过在各层之间提供高介电常数阻挡层(例如氮化硅)实现。
图1A-1E示出了常规BEOL工艺，该工艺在层间介质中提供电镀金属线和层间阻挡层。层间介质层(例如SiO2)10中形成有结构特征11。用于已镀敷线的衬里/粘附促进剂12淀积在结构特征11的表面上，包括其侧壁和底部(图1A)。在铜电镀的情况下，层12一般是氮化钽(与衬底10接触)和钽的组合，在促进与衬底粘附的同时，层12用作铜扩散阻挡层。如图1B所示，用于要镀敷金属的籽晶层13淀积于整个表面上。然后，在整个表面上进行镀敷，直到结构特征11被镀敷的金属14充满(见图1C)。为确保整个结构特征被充满，镀敷持续到在结构特征11外的区域15中出现过量的镀敷金属。然后，这些过量金属与区域15中的衬里材料一起被例如化学机械抛光(CMP)等平面化工艺去除，得到图1D所示金属线。除上表面14a外，镀敷的金属14被衬里12包围。
为了包封金属线(防止由于金属的电迁移和扩散造成金属线电短路和退化)，用介质层16毯式覆盖层间介质10的上表面(见图1E)。该层一般是氮化硅。高介电常数的层16提高了该层结构(包括层间介质10、金属14和层16)的总介电常数。这会造成最终完成的半导体器件的性能退化的后果。
因此，需要一种改进的BEOL制造工艺，包封镀敷的金属，但消除毯式覆盖的介质层，从而提高半导体器件的性能。
通过提供一种在衬底结构特征中制造包封金属结构的方法，衬底的上表面露出，本发明满足了上述需求。本发明的方法包括：用第一阻挡层覆盖结构特征的侧壁和底部；用金属填充该结构特征；在金属中形成凹部，然后淀积附加阻挡层，覆盖金属的上表面，并接触第一阻挡层。然后，平面化附加阻挡层，使衬底的上表面露出。平面化较好是通过CMP进行，该结构特征较好是通过在该结构特征中淀积金属籽晶层，并电镀金属实现填充。
根据本发明的一个方面，在金属中形成凹部(较好是通过CMP)，使金属的上表面低于衬底上表面。然后，在金属的上表面上淀积第二阻挡层，并平面化第一和第二阻拦层。平面化后，衬底的上表面露出。金属被第一和第二阻挡层包封，第二阻挡层与衬底的上表面齐平。
根据本发明的另一方面，平面化第一和第二阻挡层，使衬底的上表面露出，还使金属上表面的一部分露出，在金属上表面上有第二阻挡层的余留部分。然后，在其露出的部分处，在金属中形成第二凹部，在金属的上表面上和第二阻挡层的余留部分上，淀积第三阻挡层，从而填充金属中的第二凹部。然后，平面化第三阻挡层，使衬底的上表面露出，金属被第一、第二和第三阻挡层包封。
本发明还提供一种制造包括上述包封金属结构的金属-绝缘体-金属(MIM)电容器的方法。第一衬底层具有形成于其中的结构特征，包封金属结构形成于该结构特征中；结构特征的侧壁和底部被第一阻挡层覆盖，该结构特征被与第一阻挡层接触的附加阻挡层所覆盖的金属填充。然后，在第一衬底层的上表面上，与包封金属结构重叠地淀积第二衬底层；在第二衬底层中形成开口，暴露包封金属结构。在第二衬底层上淀积介质层，覆盖开口的侧壁和开口底部的暴露包封金属结构。淀积附加层，覆盖开口的侧壁和底部上的介质层，以填充该开口。然后，平面化该介质层和附加层。
根据本发明的另一方面，介绍一种形成于衬底结构特征中的包封金属结构。该结构包括：覆盖该结构特征的侧壁和底部的第一阻挡层；填充该结构特征并且其中形成有凹部的金属，使金属的上表面低于衬底的上表面；覆盖金属上表面并与第一阻拦层接触的附加阻挡层，用以包封所说金属。平面化附加阻挡层，以使衬底的上表面露出。
根据本发明再一方面，介绍一种金属-绝缘体-金属(MIM)电容器。该结构包括在形成于第一衬底层中的结构特征中的包封金属结构；该结构特征的侧壁和底部由第一阻挡层覆盖，该结构特征由与第一阻挡层接触的附加阻挡层覆盖的金属填充，形成电容器结构的下极板。该结构还包括第一衬底层上表面上的第二衬底层；第二衬底层中形成有位于包封金属结构上的开口。介质层覆盖开口的侧壁和开口底部处的那部分包封金属结构。附加层覆盖开口侧壁和底部的介质层，并填充开口，形成电容器结构的上极板。平面化介质层和附加层，以使第二衬底层的上表面露出。
图1A-1E示出了在层间介质层中制造金属线并包封金属线的常规工艺的各步骤。
图2A-2E示出了根据本发明第一实施例的包封方法的各步骤。
图3A-3E示出了根据本发明第二实施例的方法的各步骤。
图4A-4E示出了根据本发明利用包封金属结构制造MIM电容器的各步骤。
在以下对本发明优选实施例的介绍中，将详细介绍嵌埋在SiO2层间介质中的电镀Cu线的包封步骤。应理解，此处本意只是作为例示，但可以用不同的衬底和金属及不同的金属淀积工艺实施本发明。具体说，本发明不限于用电镀形成的金属线的包封。
第一实施例：单阻挡层再淀积
如图2A所示，介质层20中形成有结构特征21，这里需要金属线。衬里材料层22淀积在包括结构特征21的侧壁和底部的整个表面上。如上所述，在镀Cu时，这种衬里材料较好是TaN和Ta的组合，TaN与层20接触，衬里用作扩散阻挡层和粘附促进层。然后，一般利用化学汽相淀积法(CVD)，在衬里上淀积籽晶层23。
然后，利用籽晶层23，进行电镀工艺，在衬里22上面镀敷金属24。与常规工艺相反，对表面(包括结构特征21)作精细地底镀敷；镀敷的金属24填充结构特征21，但留有凹部24d(见图2B，与图1C相比)。
然后，通过化学机械抛光(CMP)，去掉过量的金属(即衬里22的上表面22a层次上的任何金属)。CMP工艺条件选择为精心地促进“碟化”--即，在被去除的材料中形成碟形凹部。(CMP领域的技术人员将认识到，通过利用软抛光垫，可以促进一般不希望的“碟化”)。于是CMP工艺去除了上表面22a上的所有金属，还去除了结构特征21内的一些金属，从而使金属24的上表面24a低于层20的上表面20a(见图2C)。这样一来，CMP工艺便在衬底层20和镀敷的金属24的形貌上形成了凹部24c。
然后，在整个表面上淀积层25，如图2D所示。该层可以由与衬里/阻挡层22相同的材料构成。代替衬里材料，或除衬里材料外，可以采用例如氮化硅等其它扩散阻挡材料。层25填充镀敷金属24上部的凹部24c，所以镀敷金属24的全部表面都被扩散阻挡层保护。
然后，平面化层22、25的组合，露出层20的上表面20a(见图2E)。该平面化工艺较好是CMP。与上述工艺(“碟化”CMP)不同，工艺条件选择为实现高度平面化，以便被抛光层25的上表面25a与上表面20a齐平。因此，如图2E所示，形成了包封金属结构(镀敷金属24被衬里/阻挡层22、25包围)，该结构嵌埋在衬底层20中，具有与该层齐平的上表面。与常规结构不同(比较图1E和图2E)。将高介电常数阻挡层限制在镀敷的金属线的位置。
第二实施例：双阻挡层再淀积
该实施例中，利用低精度要求的CMP工艺得到包封金属线。具体说，在第一实施例工艺中附加额外的步骤，避免高度平面化抛光上表面阻挡层的需要。
与第一实施例一样，结构特征21形成于衬底层20中，衬里/阻挡层22和金属籽晶层淀积于表面上，进行电镀，金属24填充结构特征21。然后用促进“碟化”的工艺抛光镀敷的金属，并在层22和凹下的金属线上淀积阻挡层25。所得结构示于图3A(与图2D相比)。然后，平面化层22和25，较好还是用CMP。假定该工艺中的平面化与第一实施例相比较不完美，例如，需要过抛光各层，以补偿抛光率的不均匀。所得结构示于图3B。该平面化工艺后，从层20的上表面20a上完全去除层22和25，在镀敷金属24的拐角处的区域22b中，层22被侵蚀，层25减小为镀敷金属24的“碟形”凹部中的部分25b。与第一实施例相比，对CMP工艺要求的放松导致了金属线的不完全包封。
再抛光该结构，这次的条件选择为促进镀敷金属24中的“碟化”。由于金属表面的中心区被阻挡层部分25b覆盖，所以抛光过程在金属线的边缘形成“微碟形”区(见图3C)。这样做，便建立了能够被填充和抛光从而实现包封结构的凹形区。然后，在表面上淀积另外的衬里/阻挡层32，覆盖阻挡层部分25b，填充“微碟形”区31(见图3D)。
最后，平面化层32(较好还是CMP)，从而使层20的上表面20a再次露出。应注意，镀敷金属线的初始凹下区被阻挡层部分25b覆盖，“微碟形”区31进一步凹下。因此，可以在仍覆盖镀敷金属的暴露区的同时，过抛光层32(以确保从上表面20a完全去除)。如图3E所示，所得结构具有层32的余留部分，该部分覆盖镀敷金属24的“微碟形”区31。与第一实施例一样，将金属上表面上的高介电常数阻挡层(层25和32的余留部分)限制到镀敷金属线的位置。
于是得到了与第一实施例结构类似的包封金属结构(比较图2E和3E)。第二实施例的优点在于，以附加阻挡层淀积步骤为代价，降低了对CMP平面化工艺的精度要求。
应用于MIM电容器
有益的是，本发明的金属包封工艺可应用于制造MIM电容器。图4A-4E示出了这种制造工艺。图4A示出了像上述实施例一样制备的包封金属结构。该例中，将假定衬底层40是SiO2，包封金属41是Cu，阻挡层42、43是Ta和TaN的组合。
在图4A所示结构的上表面上，淀积绝缘层44(例如SiO2)。然后，利用标准光刻技术构图该层，从而在该金属结构上腐蚀形成开口45(图4B)。开口45限定了MIM电容器上极板的位置。
然后，在层44上和开口45中，淀积介质层46，例如Ta2O5，如图4C所示。然后，平面化该层(较好是CMP)，以便从层44的上表面44a完全去除该层，但在开口45内的部分保留。然后，在层44和46上，淀积附加层47，该层(例如TaN)构成MIM电容器结构中的上电容器极板(见图4D)。然后，平面化层47，使层44的上表面44a再次露出。于是将层47的余留部分限制在包封金属41之上的开口45内，使介质层46介于包封金属41和附加层47之间。或者，可以在淀积层46后立即淀积层47，然后利用一个抛光工艺平面化这两层。
图4E示出了完成的MIM电容器结构。应注意，在MIM电容器制造过程中，仅需要一个光刻工艺。另外，对开口45尺寸的控制，可以控制MIM电容器的极板面积。
尽管以特定实施例介绍了本发明，但从上述介绍可以看出，对于所属领域的技术人员来说，显然具有许多替代、改进和变化。因此，本发明意在包含落在本发明的范围和精神内及以下权利要求内的所有替代、改进和变化。

Claims (25)

1、一种在结构特征中制造包封金属结构的方法，所说结构特征形成于具有上表面的衬底中，并具有侧壁和底部，至少侧壁和底部被第一阻挡层覆盖，该结构特征中填充有金属，所说方法包括以下步骤：
在金属中形成凹部，使金属的上表面低于衬底的上表面；
淀积附加阻挡层，该层覆盖金属的上表面，并与第一阻挡层接触；及
平面化所说附加阻挡层。
2、根据权利要求1所述的制造包封金属结构的方法，其中重复该方法，以便平面化最后的阻挡层后，衬底上表面露出，金属被第一阻挡层和包括最后阻挡层在内的至少一个附加阻挡层包封。
3、根据权利要求1所述的制造包封金属结构的方法，其中在金属中形成凹部的所说步骤和所说平面化步骤都利用化学机械抛光(CMP)进行。
4、一种在结构特征中制造包封金属结构的方法，所说结构特征形成于具有上表面的衬底中，并具有侧壁和底部，所说方法包括以下步骤：
在衬底的上表面上和结构特征的侧壁和底部上淀积第一阻挡层；
用金属填充所说结构特征；
在金属中形成凹部，使金属的上表面低于衬底的上表面；
在金属的上表面上淀积第二阻挡层；及
平面化所说第一阻挡层和第二阻挡层，使衬底的上表面露出，由第一阻挡层和第二阻挡层包封所说金属。
5、根据权利要求4所述的制造包封金属结构的方法，其中用金属填充所说结构特征的所说步骤还包括：
在第一阻挡层上淀积金属的籽晶层；及
利用籽晶层电镀金属。
6、根据权利要求4所述的制造包封金属结构的方法，其中在金属中形成凹部的所说步骤和所说平面化步骤都利用化学机械抛光(CMP)进行。
7、根据权利要求5所述的制造包封金属结构的方法，其中金属电镀在所说上表面，在金属中形成凹部的所说步骤还包括从所说上表面上去掉所说金属。
8、一种在结构特征中制造包封金属结构的方法，所说结构特征形成于具有上表面的衬底中，并具有侧壁和底部，所说方法包括以下步骤：
在衬底的上表面上和结构特征的侧壁和底部上，淀积第一阻挡层；
用金属填充所说结构特征；
在金属中形成第一凹部，使金属的上表面低于衬底的上表面；
在金属的上表面上淀积第二阻挡层；及
平面化所说第一阻挡层和第二阻挡层，使衬底的上表面露出，第二阻挡层的余留部分在金属上表面上，并且金属上表面的一部分露出；
在金属的暴露部分形成第二凹部；
在金属的上表面上和第二阻挡层的余留部分上，淀积第三阻挡层，从而填充金属中的第二凹部；及
平面化第三阻挡层，使衬底的上表面露出，所说金属被所说第一阻挡层、第二阻挡层和第三阻挡层包封。
9、根据权利要求8所述的制造包封金属结构的方法，其中用金属填充所说结构特征的步骤还包括：
在第一阻挡层上淀积金属籽晶层；及
利用籽晶层电镀金属。
10、根据权利要求8所述的制造包封金属结构的方法，其中在金属中形成第一凹部的所说步骤、在金属中形成第二凹部的所说步骤和所说平面化步骤都利用化学机械抛光(CMP)进行。
11、根据权利要求9所述的制造包封金属结构的方法，其中金属电镀在所说上表面，在金属中形成第一凹部的所说步骤还包括从所说上表面上去掉所说金属。
12、一种制造金属-绝缘体-金属(MIM)电容器的方法，所说方法包括以下步骤：
提供其中形成有结构特征的第一衬底层，所说第一衬底层具有上表面，所说结构特征具有侧壁和底部；
在所说结构特征中形成包封金属结构，其中所说结构特征的侧壁和底部被第一阻挡层覆盖，所说结构特征被金属填充，所说金属被与第一阻挡层接触的附加阻挡层所覆盖；
在第一衬底层的上表面上，淀积第二衬底层，叠于包封金属结构上；
在第二衬底层中形成开口，暴露出包封金属结构；
在第二衬底层上淀积介质层，覆盖所说开口的侧壁和在开口的底部露出的包封金属结构；
淀积附加层，覆盖开口侧壁上和底部上的介质层，从而填充开口；及
平面化所说介质层和所说附加层。
13、根据权利要求12所述的制造MIM电容器的方法，其中形成包封金属结构的所说步骤包括：
在衬底的上表面上及结构特征的侧壁和底部上淀积第一阻挡层；
用金属填充所说结构特征；
在金属中形成凹部，使金属的上表面低于衬底的上表面；
淀积附加的阻挡层，覆盖金属的上表面，并与第一阻挡层接触；及
平面化附加阻挡层。
14、根据权利要求13所述的制造MIM电容器的方法，其中重复在金属中形成凹部、淀积附加阻挡层和平面化附加阻挡层的步骤，以便平面化最后的阻挡层后，衬底上表面露出，金属被第一阻挡层和包括最后阻挡层在内的至少一个附加阻挡层包封。
15、根据权利要求13所述的制造MIM电容器的方法，其中在金属中形成凹部的所说步骤和所说平面化步骤都利用化学机械抛光(CMP)进行。
16、根据权利要求12所述的制造MIM电容器的方法，其中平面化介质层和附加层的所说步骤，去除第二衬底层上表面上的介质层和附加层，以便第二衬底层的上表面露出，在开口中留有介质层的余留部分和附加层的余留部分。
17、一种在衬底的结构特征中形成的包封金属结构，所说衬底具有上表面，所说结构特征具有侧壁和底部，所说包封金属结构包括：
覆盖所说结构特征的侧壁和底部的第一阻挡层；
填充所说结构特征的金属，其中形成有凹部，以便金属的上表面低于衬底的上表面；及
附加阻挡层，该层覆盖金属上表面，并与第一阻挡层接触，以便包封所说金属，所说附加阻挡层被平面化，以便露出衬底的上表面。
18、根据权利要求17所述的包封金属结构，其中所说金属包括铜。
19、根据权利要求17所述的包封金属结构，其中第一阻挡层包括钽和氮化钽。
20、根据权利要求17所述的包封金属结构，其中所说附加阻挡层具有与衬底上表面齐平的上表面。
21、一种金属-绝缘体-金属(MIM)电容器结构，包括：
其中形成有结构特征的第一衬底层，该层具有上表面，所说结构特征具有侧壁和底部；
所说结构特征中的包封金属结构，其中所说结构特征的侧壁和底部被第一阻挡层覆盖，所说结构特征中填充有金属，所说金属被与第一阻挡层接触的附加阻挡层覆盖，从而构成电容器结构的下极板；
在第一衬底层的上表面上的第二衬底层，该层中形成有位于包封金属结构上的开口；
覆盖所说开口的侧壁及开口底部的那部分包封金属结构的介质层；及
附加层，该层覆盖开口侧壁和底部上的介质层，并填充所说开口，从而构成电容器结构的上极板，
其中介质层和附加层被平面化，以使第二衬底层的上表面露出。
22、根据权利要求21所述的MIM电容器结构，其中金属包括铜。
23、根据权利要求21所述的MIM电容器结构，其中第一阻挡层包括钽和氮化钽。
24、根据权利要求21所述的MIM电容器结构，其中介质层包括Ta2O5。
25、根据权利要求21所述的MIM电容器结构，其中附加层包括氧化钽。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100463176C (zh) * 2004-09-14 2009-02-18 松下电器产业株式会社 半导体器件的制造方法
CN114551338A (zh) * 2020-11-24 2022-05-27 豪威科技股份有限公司 具有掩埋金属焊盘的半导体器件及其制造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6373087B1 (en) * 2000-08-31 2002-04-16 Agere Systems Guardian Corp. Methods of fabricating a metal-oxide-metal capacitor and associated apparatuses
WO2002029892A2 (en) * 2000-10-03 2002-04-11 Broadcom Corporation High-density metal capacitor using dual-damascene copper interconnect
JP2002270769A (ja) * 2001-03-08 2002-09-20 Toshiba Corp 半導体装置及びその製造方法
US6461914B1 (en) * 2001-08-29 2002-10-08 Motorola, Inc. Process for making a MIM capacitor
US6975032B2 (en) 2002-12-16 2005-12-13 International Business Machines Corporation Copper recess process with application to selective capping and electroless plating
KR100949004B1 (ko) * 2002-12-24 2010-03-23 동부일렉트로닉스 주식회사 Ｍｉｍ 구조의 커패시터 제조방법
US6903011B2 (en) * 2003-06-05 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Displacement method to grow cu overburden
US6913965B2 (en) * 2003-06-12 2005-07-05 International Busniess Machines Corporation Non-Continuous encapsulation layer for MIM capacitor
US6876028B1 (en) * 2003-09-30 2005-04-05 International Business Machines Corporation Metal-insulator-metal capacitor and method of fabrication
US7005371B2 (en) * 2004-04-29 2006-02-28 International Business Machines Corporation Method of forming suspended transmission line structures in back end of line processing
JP2005340366A (ja) 2004-05-25 2005-12-08 Toshiba Corp 磁気記憶装置およびその製造方法
KR20060027747A (ko) * 2004-09-23 2006-03-28 삼성전자주식회사 금속전극들을 갖는 커패시터 제조방법
US7290315B2 (en) * 2004-10-21 2007-11-06 Intel Corporation Method for making a passive device structure
KR100679257B1 (ko) * 2004-11-26 2007-02-05 삼성전자주식회사 매립형 커패시터의 제조방법
DE102005004384A1 (de) * 2005-01-31 2006-08-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer definierten Vertiefung in einer Damaszener-Struktur unter Verwendung eines CMP Prozesses und eine Damaszener-Struktur
US7160772B2 (en) * 2005-02-23 2007-01-09 International Business Machines Corporation Structure and method for integrating MIM capacitor in BEOL wiring levels
US20060220177A1 (en) * 2005-03-31 2006-10-05 Palanduz Cengiz A Reduced porosity high-k thin film mixed grains for thin film capacitor applications
US7629269B2 (en) * 2005-03-31 2009-12-08 Intel Corporation High-k thin film grain size control
US7375412B1 (en) * 2005-03-31 2008-05-20 Intel Corporation iTFC with optimized C(T)
US7402519B2 (en) 2005-06-03 2008-07-22 Intel Corporation Interconnects having sealing structures to enable selective metal capping layers
US7453144B2 (en) * 2005-06-29 2008-11-18 Intel Corporation Thin film capacitors and methods of making the same
US7348672B2 (en) * 2005-07-07 2008-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnects with improved reliability
US7680373B2 (en) * 2006-09-13 2010-03-16 University Of Washington Temperature adjustment in scanning beam devices
US7625815B2 (en) * 2006-10-31 2009-12-01 International Business Machines Corporation Reduced leakage interconnect structure
US7935621B2 (en) 2008-02-15 2011-05-03 International Business Machines Corporation Anti-fuse device structure and electroplating circuit structure and method
US8043966B2 (en) * 2008-04-11 2011-10-25 International Business Machines Corporation Method for monitoring patterning integrity of etched openings and forming conductive structures with the openings
US7955964B2 (en) * 2008-05-14 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Dishing-free gap-filling with multiple CMPs
US8048752B2 (en) 2008-07-24 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer shape engineering for void-free gap-filling process
US11018087B2 (en) * 2018-04-25 2021-05-25 International Business Machines Corporation Metal interconnects
US10741748B2 (en) * 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3385773A (en) 1965-05-28 1968-05-28 Buckbee Mears Co Process for making solid electrical connection through a double-sided printed circuitboard
US3464855A (en) 1966-09-06 1969-09-02 North American Rockwell Process for forming interconnections in a multilayer circuit board
US5256274A (en) 1990-08-01 1993-10-26 Jaime Poris Selective metal electrodeposition process
NL9100241A (nl) 1991-02-12 1991-08-01 Koninkl Philips Electronics Nv Werkwijze voor de vervaardiging van een halfgeleiderinrichting.
GB9105943D0 (en) 1991-03-20 1991-05-08 Philips Nv A method of manufacturing a semiconductor device
DE69226411T2 (de) 1991-09-30 1998-12-24 At & T Corp Herstellung eines leitenden Gebietes in elektronischen Vorrichtungen
JPH05198525A (ja) * 1992-01-21 1993-08-06 Sony Corp 配線構造及び配線の形成方法
US5380546A (en) * 1993-06-09 1995-01-10 Microelectronics And Computer Technology Corporation Multilevel metallization process for electronic components
JPH08181141A (ja) * 1994-12-21 1996-07-12 Yamaha Corp 配線形成法
JPH08222568A (ja) * 1995-02-10 1996-08-30 Ulvac Japan Ltd 銅配線製造方法、半導体装置、及び銅配線製造装置
JPH08264538A (ja) * 1995-03-28 1996-10-11 Sumitomo Metal Ind Ltd 配線の形成方法
US5549808A (en) 1995-05-12 1996-08-27 International Business Machines Corporation Method for forming capped copper electrical interconnects
US5708559A (en) * 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
JP3304754B2 (ja) * 1996-04-11 2002-07-22 三菱電機株式会社 集積回路の多段埋め込み配線構造
US5821168A (en) * 1997-07-16 1998-10-13 Motorola, Inc. Process for forming a semiconductor device
US5976928A (en) * 1997-11-20 1999-11-02 Advanced Technology Materials, Inc. Chemical mechanical polishing of FeRAM capacitors
US6077780A (en) * 1997-12-03 2000-06-20 Advanced Micro Devices, Inc. Method for filling high aspect ratio openings of an integrated circuit to minimize electromigration failure
US6251771B1 (en) * 1998-02-23 2001-06-26 Texas Instruments Incorporated Hydrogen passivation of chemical-mechanically polished copper-containing layers
US6268289B1 (en) * 1998-05-18 2001-07-31 Motorola Inc. Method for protecting the edge exclusion of a semiconductor wafer from copper plating through use of an edge exclusion masking layer
TW405239B (en) * 1998-07-22 2000-09-11 United Microelectronics Corp Copper conductive wiring process
US6110648A (en) * 1998-09-17 2000-08-29 Taiwan Semiconductor Manufacturing Company Method of enclosing copper conductor in a dual damascene process
JP2000164812A (ja) * 1998-11-27 2000-06-16 Sharp Corp 半導体装置及びその製造方法
US6221710B1 (en) * 1998-12-29 2001-04-24 United Microelectronics Corp. Method of fabricating capacitor
JP2000208443A (ja) * 1999-01-13 2000-07-28 Sony Corp 電子装置の製造方法および製造装置
US6251786B1 (en) * 1999-09-07 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to create a copper dual damascene structure with less dishing and erosion
US6207552B1 (en) * 2000-02-01 2001-03-27 Advanced Micro Devices, Inc. Forming and filling a recess in interconnect for encapsulation to minimize electromigration
TW439176B (en) * 2000-03-17 2001-06-07 United Microelectronics Corp Manufacturing method of capacitors

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100463176C (zh) * 2004-09-14 2009-02-18 松下电器产业株式会社 半导体器件的制造方法
CN114551338A (zh) * 2020-11-24 2022-05-27 豪威科技股份有限公司 具有掩埋金属焊盘的半导体器件及其制造方法

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US6368953B1 (en) 2002-04-09
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US6756624B2 (en) 2004-06-29
US20040147089A1 (en) 2004-07-29
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KR20010103606A (ko) 2001-11-23

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