CN1323356C - 非易失性存储器系统中的流水线并行编程操作 - Google Patents

Abstract

本发明允许在非易失性存储器系统中增加编程的并行性而不引起额外的数据传输的等待时间。将数据从控制器(101)传输至第一存储器晶片(131-0)，且藉此开始编程操作。当该第一存储器晶片(131-0)忙于执行该编程操作时，将数据从控制器(101)传输至第二存储器晶片(131-1)，且藉此开始在该晶片中的编程操作。一旦第一存储器晶片已经完成其编程操作，则即使第二晶片(131-1)仍忙于其编程操作，也可再次开始将数据传输至第一存储器晶片。按照这样的方式，实现了编程操作的高并行性而不引起执行额外的数据传输的等待时间成本。其提供了两组实施例，一组是将主机数据保存在一个缓冲器(111)中，直到确认该数据成功编程；一组是不需要实现编程成功，且也不保存数据，因此实现了数据编程处理量的更高速率。

Description

非易失性存储器系统中的流水线并行编程操作

技术领域

本发明涉及半导体非易失性数据存储系统的体系结构和其操作方法的领域，并且本发明已应用于基于闪速电可擦除和可编程只读存储器(EEPR0M)的数据存储系统。

背景技术

通常是将闪速EEPROM装置作为用于电子装置的大容量数据存储子系统。通常如此的子系统实施为可插入到多个主机系统中的可移去存储卡，或者实施为主机系统内不可移去的内置存储器。在此两实施例中，子系统包括一个或多个闪速装置且通常包括一个子系统控制器。

闪速EEPROM装置由一个或多个晶体管单元阵列组成，每一个单元能非易失性地存储一位或多位数据。因此，闪速存储器不需要电源保持其中已编程的数据。然而，一旦编程后，则在单元以新数据值进行重编程前，必须将单元擦除。这些单元阵列被分成多个组以对有效实施例提供读出、编程和擦除功能。一种用于大容量存储的典型闪速存储器体系结构将大量单元组安排在多个可擦除块中，其中一个块中包含有可一次擦除的单元(擦除单元)的最小数目。

在一种市售形式中，每一块含有足够的单元以存储一个扇区的用户数据加上一些附加数据(overhead data)，该附加数据涉及用户数据和/或数据存储于其中的块。在一类如此的存储器系统中，在一个扇区中的用户数据量是标准的512字节，但也可以是某个其它大小。因为需要单元的各个块之间彼此独立以在集成电路晶片上单独擦除各个单元块，因此，另一类闪速存储器使块明显更大，以使这种分离所需要的空间更小。但是因为也希望在更小的扇区中处理用户数据，所以通常将每一大块进一步分成对于读出和编程用户数据为基本单元的分别可编址的页面。每一个页面通常存储一个扇区的用户数据，但是一个页面可存储部分扇区或存储多个扇区。在此用“扇区”来表示传输至主机或自主机传输出的用户数据量的单位。

在一大块系统中的子系统控制器执行多个功能，此等功能包括在由存储器子系统自主机接收到的逻辑地址(LBA)与在存储器单元阵列中的物理块号(PBN)和页面地址之间的转换。此转换经常涉及用于逻辑块号(LBN)和逻辑页面的中间项(intermediate term)的使用。控制器通过一系列命令来管理低级的闪速电路操作，该等命令是通过一个接口总线传输至闪速存储器装置的。该控制器执行的另一项功能是通过各种方式(如通过使用误差校正码(ECC))来维持存储到子系统中的数据的完整性。

图1展示了用于闪速存储器装置131的典型内部体系结构。主要特征部件包括连接至外部控制器的一输入/输出(I/O)总线411及控制信号412、一控制内部存储器操作的存储器控制电路450，该存储器控制电路450具有用于命令、地址和状态信号的寄存器。闪速存储器装置131包括一个或多个闪速EEPROM单元阵列400，每一个阵列具有其自己的行解码器(XDEC)401与列解码器(YDEC)402、一组感测放大器与程序控制电路(SA/PROG)454和一数据寄存器404。目前，存储器单元通常包括用作存储元件的一个或多个导电浮动栅极，但也可采用其它长期电子电荷存储元件来代替。可采用为每一个存储元件而定义的两个电荷级别来操作存储器单元阵列，因此在每一个元件中存储一位数据。或者，可为每一个存储元件定义两个以上的存储状态，在此情况下，在每一个单元中存储一位以上的数据。

如果希望如此，则如在1999年3月30日发布的转让给SanDisk公司(本申请的受让人)的美国专利第5,890,192号所教示的，提供了复数个阵列400，以及相关的X解码器、Y解码器、程序/验证电路、数据寄存器及其类似物，因此该专利申请以引用的方式并入本文中。在由Kevin Conley等人在2000年2月17日提交的共同待决专利申请案第09/505,555号中描述了相关的存储器系统的特征，该申请明确地以引用的方式并入本文中。

外部接口I/O总线411和控制信号412可包括以下各项：

CS-晶片选择      用于启动闪速存储器接口

RS-读选通脉冲    用于指示I/O总线正用于从存储器阵列向外传输数据

WS-写选通脉冲    用于指示I/O总线正用于向存储器阵列传输数据

AS-地址选通脉冲  指示I/O总线正用于传输地址信息

AD[7：0]-地址/数据总线    此总线用于在控制器和存储器控制器450

                          的闪速存储器的命令、地址和数据寄存

                          器之间传输数据

除了这些信号之外，通常该存储器还具有一种方法，通过此种方式存储子系统控制器可以判定该存储器正忙于执行某个任务。此方法可包括在内部存储寄存器中的当该存储器较忙时可以存取的一个专用信号或一个状态位。

此接口仅是作为一个实例而给出的，可使用其它信号的配置来实现相同的功能。图1仅展示了一个具有其相关组件的闪速存储器阵列400，但在单个闪速存储器晶片中可存在多重此种阵列，该多重阵列共用一个共用接口和存储器控制电路，但具有独立的XDEC、YDEC、sA/PROG和DATA REG电路以允许并行读出和程序操作。

数据通过数据寄存器404从存储器阵列经由耦合至数据寄存器与I/O总线AD[7：00]411传输至外部控制器。数据寄存器404也被耦合到感测放大器/编程电路454。耦合至每一个感测放大器/编程电路元件的数据寄存器元件的数目取决于存储在各含有用作存储元件的一个或多个浮动栅极的存储器单元、闪速EEPROM单元的每一个存储元件中的数据位的数目。如果以多状态模式操作该存储器单元，则每一个存储单元可存储复数个数据位，如2或4个数据位。或者，可用二进制模式操作该存储器单元以执行每一个存储元件存储一位数据。

为了选择待存取的物理页面，行解码器401解码对阵列400的行地址。行解码器410经由内部行地址线419从存储控制逻辑器450中接收行地址。一列解码器402经由内部列地址线429从存储控制逻辑器450中接收列地址。

图2展示了一个典型的非易失性数据存储系统的体系结构，在此情况下，使用闪速存储器单元作为存储媒体。在一形式中，此系统被封装在可移去的卡中，该卡具有沿着一侧延伸的电连接器以在当插入主机的插座中时提供主机接口。或者，可将图2的系统以永久被安装内置电路或其它的形式而装入一主机系统中。该系统利用一执行高级主机和存储器控制功能的单个控制器101。该闪速存储媒体由一个或多个闪速存储器装置组成，每一个此种装置通常形成于其自己的集成电路晶片上。通过总线121连接该系统控制器和该闪速存储器，其允许控制器101将命令、地址和传输的数据载入该闪速存储器阵列和将其从该闪速存储器阵列中取出。(总线121包括图1的412和411)控制器101与一个主机系统(未展示)连接，通过其可将用户数据传输至该闪速存储器阵列和将数据从该闪速存储器阵列传输出来。在图2的系统包含于卡的情况下，该主机接口包括位于该卡和主机设备上的一接头和插座配件(未展示)。

控制器101从主机接收命令以读或写在一特定逻辑地址开始的用户数据的一个或多个扇区。该地址可以与在存储器单元中的一个块中的第一物理页面对准，也可以不与其对准。

在一些具有分成多个页面的大容量存储器单元块的现有技术系统中，需要将来自一个块的不是正在被更新的数据从原始块拷贝到一新块中，该新块也含有新的、由主机写入的已更新的数据。在其它的现有技术系统中，以在页面中的用户数据记录标志，并用该等标志指示：原始块中的正在被新近写入的数据代替的数据页面是无效的。在由Kevin Conley在2001年1月19日提交的名为“Partial Block Data Programming and Reading Operationsin a Non-Volatile Memory”的共同待决的专利申请案第09/766,436号中描述了一种机制，采用该机制，不用从现存块中拷贝未改变的数据或将标志编程到先前已编程过的页面中，就可写入部分代替存储于现存块中数据的数据，该专利明确地以引用的方式并入本文。

此种类型的非易失性存储器系统具有多个方面的应用，特别是当该系统包装于以可移去方式与主机系统连接的封闭卡中时。当前市售的存储器卡格式包括个人计算机存储卡国际联合会(PCMCIA)的格式、压缩闪速(CF)格式、多媒体卡(MMC)格式和安全数字(SD)格式。这些卡的一个供应商是SanDisk Corporation，也就是本申请的受让人。使用这些卡的主机系统包括个人计算机、笔记本计算机、手持计算装置、相机、音频再现装置及其类似物。闪速EEPROM系统也用作内置于主机系统中的大容量存储器。

此非易失性存储器系统包括浮动栅极存储器单元的一个或多个阵列和一个系统控制器。该控制器管理与主机系统的通信和存储器单元阵列的操作以存储和取回用户数据。将存储器单元分组为单元块，一单元块是能够被同时擦除的最小单元组。在将数据写入一个或者多个单元块之前，擦除那些单元块。用户数据通常在主机与在扇区中的存储器阵列之间传输。一用户数据扇区可以是便于处理的任意数据量，其较佳小于该存储器块的容量，通常等于标准磁盘驱动器扇区的大小，即512字节。在一个市售的体系结构中，该存储器系统块的大小可存储用户数据加上附加数据的一个扇区，该附加数据包括：诸如用于存储在该块中的用户数据的误差校正码(ECC)信息、使用该块的历史信息、该存储器单元块的缺陷信息和其它物理信息的信息。在下面的美国专利和转让给SanDisk Corporation的共同待决申请中描述了此类非易失性存储器系统的各种实施例，每一个专利申请的全部内容在此以引用的方式并入本文：专利第5,172,338号、专利第5,602,987号、专利第5,315,541号、专利第5,200,959号、专利第5,270,979号、专利第5,428,621号、专利第5,663,901号、专利第5,532,962号、专利第5,430,859号和专利第5,712,180号，以及在1997年8月7日提交的申请案第08/910,947号和在1999年6月30日提交的申请案第09/34 3,328号。另一类型的非易失性存储器系统利用一更大的存储器单元块容量，其存储多个扇区的用户数据。

一个存储器单元阵列的体系结构便利地由一行或者两行存储器单元形成一个块，这些存储器单元位于一子阵列或者其它单元组合中，并共用一个共用的擦除栅极。SanDisk Corporation的美国专利第5,677,872号和第5,712,179号给出了此体系结构的一些例子，这些专利的全部内容并入本文。尽管目前通过仅定义两个编程阈值电平以在每一个浮动栅极单元中存储一位数据最为常见，但发展趋势是通过建立两个以上的浮动栅极晶体管的阈值范围以在每一个单元中存储一位以上的数据。目前每一个浮动栅极能存储两位数据(四个阈值电平范围或状态)的存储器系统可供使用，并且正在考虑用于将来的系统的每一个单元能存储三位数据(八个阈值电平范围或状态)和每一个单元能存储四位数据(十六个阈值电平范围或状态)的存储器系统。当然，随着在每一个单元中存储数据位数的增加，存储一个扇区数据所需的存储器单元数目也随之下降。此趋势再加上因为单元结构和一般半导体工艺的改进而使阵列尺寸按比例缩小，使得在一行单元的分段部分中形成一存储器单元块实际可行。也可形成该块结构，以能够选择在每一个存储器单元在两个状态中操作(每一个单元存储一位数据)或在某多个状态(如四个状态(每一个单元存储两位数据))中操作，如在SanDisk Corporation的美国专利第5,903,167号中所描述的，其全部内容以引用的方式并入本文。

因为将数据编程进浮动栅极存储器单元可占用大量的时间，所以通常同时以行而编程大量的存储器单元。但是随着此种并行编程的增加，导致功率需求的增加和邻近单元的电荷的电压干扰或其间相互作用的增加。SanDiskCorporation的美国专利第5,890,192号(其已在上面并入本文)描述了能使这些影响最小化的系统，其通过将多个页面的数据(在该专利中称为“组块(chunk)”)同步编程至位于不同操作存储器单元元件(子阵列)中的不同单元块中而实现。在由Kevin Conley等人在2000年2月17日提交的共同待决的专利申请案第09/505,555号(其在上面已经并入本文)中和在由John Mangan等人在2000年10月31日提交的第09/703,083号(其明确以引用的方式并入本文)中描述了能将多个页面并行编程入多个子阵列单元的存储器系统。

为了通过减少编程时间而改进性能，一个目标是在不引起其它性能恶化的前提下对尽可能多的单元进行并行编程。存储器的性能取决于一次可编程单元的数目和传输数据所需要的时间。随着编程时间的减少和编程并行性的增加，全部编程操作时间所占百分比由于数据传输时间而增加。

现有技术中用于减少并行编程操作数据传输时间的方法包括在控制器和存储器阵列之间使用多个或者更宽的数据传输总线。例如，美国专利第6,172,906号描述了一种存储器结构，其用于通过使在控制器和一对闪速扇区之间的数据总线加倍来同时将扇区写入到多个闪速存储器装置中。然后，同时把将待写入此对扇区的数据载入控制器的缓冲器，同时经由该总线传输至扇区的各个寄存器(每次一个字节)，并且同时编程入两个扇区的阵列。

尽管如此提高了性能，但是其采用多个或更宽的数据总线增加了系统成本。如此具有几个不利因素。增加总线的尺寸增加了连接至控制器的连接的数目。此需要增加连接至控制器的引脚数目，此将增加该装置的材料和制造成本，也影响所得到的包装尺寸。除了总线尺寸的实际限制外，现有技术也受限于这样的需求：在一不易于扩展到更大数目的扇区的“锁定步骤”的配置中，在每一步骤同时执行控制器的缓冲器的装载、数据至各个寄存器的传输和对这两个扇区的编程。

发明内容

根据本发明的一个主要方面，简单且一般的说，增加在系统中编程并行性而不引起额外的数据传输的等待时间。流水线式地传输数据和编程多个存储器单元。将数据从控制器传输至第一存储器单元或晶片，且藉此开始编程操作。当第一存储器单元忙于执行该编程操作时，将数据从控制器传输至第二存储器晶片，且藉此开始在该单元中的编程操作。一旦第一存储器晶片已经完成其编程操作，即使第二单元仍忙于执行其编程操作，则又可开始将数据传输至第一存储器晶片。此流水线操作易于扩展至两个以上的存储器单元。按照这样的方式，实现了编程操作的高并行性而不引起执行额外的数据传输的等待时间成本。

为了进一步增加编程的并行性，在本发明的另一主要方面中，每一个流水线编程操作是一并行页面编程操作。

在本发明的另一个方面中，提供了两组实施例，一组是将主机数据保存在一缓冲器中，直到确认该数据成功编程；一组是不在控制器中保存数据。这两组实施例中的第二个因此而实现了数据编程处理量的更高速率，此是因为其在重新装载该缓冲器之前不用等待到编程成功。在另一变形中，可将数据的额外拷贝保持在存储器单元中。

本发明的其它方面、特征和优点都包含于在下面示范性实施例的描述中，应结合附图来阅读该描述。

附图说明

图1是一个典型的具有存储器控制逻辑、数据和地址寄存器的现有技术闪速EEPROM存储器阵列的方块图。

图2说明了采用图1的具有一系统控制器的存储器的体系结构。

图3说明了在图4至7中提及的非易失性存储器的一些元件。

图4a和4b说明了单页面编程。

图5a、5b和5c说明了在单个存储器单元中的并行页面编程。

图6a和6b说明了保持主机数据的多个存储器单元的流水线并行页面编程。

图7说明了多个存储器单元的流水线并行页面编程。

具体实施方式

通常，本发明的各个方面可应用于非易失性存储器系统。尽管下面描述及背景技术主要是依据EEPROM闪速存储器的实施例而给出，但是在本发明中在存储器阵列中使用的存储单元的特定类型并不特别重要。存储元件如何读取、写入和存储数据的细节并不是本发明的主要方面，且可以是各种非易失性系统的任一种采用的方式。

为了通过减少编程时间而改进性能，一个目标是在不引起其它性能恶化的前提下对尽可能多的单元进行并行编程。一实施例将存储器阵列分成大的独立子阵列或单元，每一个单元依次被分成大量的块，如在由Kevin Conley等人在2000年2月17日提交的美国专利申请案第09/505,555号中和在由John Mangan等人在2000年10月31日提交的美国专利申请案第09/703,083号中所描述的，该两项申请在上面已经以引用的方式并入本文。然后同时将数据页面编程入一个以上的单元中。另一配置进一步结合了来自多个存储器晶片的一个或多个这些单元。这些多个晶片可连接至单个总线(如图2所示)或多个独立总线用于获得更高的数据处理量。

如此的一个扩展是为了连接来自于不同单元的块用于一起编程、读出和擦除，如在2001年1月19日提交的美国专利申请案第09/766,436号中所描述的，该申请在上面已经以引用的方式并入了本文。在如此的配置中，可将来自不同单元的块一起操作作为一元块(metablock)。如在上面以存储器实施例所描述的，每一块(存储器阵列的最小的可擦除的组)通常被分成多个页面，每一个页面含有可在该块中一起编程的最小数目的单元。因此，元块的编程操作通常将包括同时将数据编程入形成该元块的每一块中的至少一个页面中，重复该操作直到该元块变满或所有输入数据都已被编程。其它元块由来自于阵列单元的不同块形成，每一个单元提供一个块。可结合元块的操作在下面讨论扩展。

本发明通过允许连接至相同控制器的多个存储器单元的流水化编程，而进一步增加了编程的并行性。如此增加了系统的编程并行性而没有引起额外的数据传输等待时间。数据从控制器传输至第一存储器晶片，且因此开始编程操作。当该第一存储器晶片忙于执行该编程操作时，将数据从控制器传输至第二存储器晶片，且因此在该晶片中开始编程操作。一旦其已经完成其编程操作，则即使第二晶片仍忙于执行其编程操作，也能开始传输至第一存储器晶片的数据传输。按照这样的方式，可实现编程操作的高并行性而不引起执行额外的数据传输的等待时间成本。

图3是展示了诸如图1和2中的非易失性存储器的一些元件的方块图。为了简化讨论，图3中排除了其它元件，但在(例如)美国专利申请案第09/505,555号和申请案第09/703,083号中详细展示了其它元件,这两个申请案在上面已经以引用的方式并入本文。

图3展示了通过数据总线121连接至一对存储器单元131-0和131-1的存储器控制器CONT 101。在此省略了将要组成如图1所示的总线其它部分的地址和控制信息的连接。可存在连接至总线的大量额外的这种存储器单元，如一系列点所示，每一个存储器单元具有一独立的CS信号，使得其在时间上多路复用。展示的控制器101含有一对缓冲器BUFA 111-A和BUFB111-B用于临时存储将要在主机系统和存储器单元之间传输的数据。也可以存在额外的缓冲器，实际的物理缓冲器可形成为单个结构，为了解释的目的而将其分割开，并且其数目通常将不对应于存储器单元的数目。总线121具有n位宽度且对于大多数讨论n的值为8，对应于图1的总线411。尽管在下面的讨论中不是必须如此，但是存储器单元与总线的连接的宽度也取为8。当然，总线的宽度可包括不是8的多个信号。

每一个存储器单元131-i具有在其中存储数据的存储器单元MEM133-i之一阵列和一个寄存器REG 135-i，该寄存器用于临时存储在阵列133-i和总线121之间传输的数据。在此展示了每一个阵列被分成四个子阵列，每个子阵列中之页面可被并行编程，如在美国专利申请案第09/505,555号和第09/766,436号中所描述的，这两个申请在上面已经以引用的方式并入本文。尽管一个或多个存储器单元可与控制器位于相同晶片上，但是控制器101和存储器单元131-i通常被放置在独立晶片上，且可参照下面的方式。或者，一个以上的存储器单元可形成于相同的集成电路上，但形成在与控制器101不同的晶片上。存储器单元131-i和控制器101可形成用于连接至主机的单个卡，可以全部内置于主机，或仅控制器101内置于主机而以存储器单元131-i形成为可移去的卡结构。在任意的实施例中，因为控制器可独立地装载命令、地址和将数据传输至其中，所以每一个存储器阵列131是独立的。

根据本发明，数据从控制器的缓冲器111至存储器单元的寄存器135的传输和随后数据从寄存器135-i至阵列131-i的写入是流水线式的。此外，在每一个存储器单元中，可使用并行页面编程来写入数据。

举例来说，由控制器101从主机通过外部接口接收第一组数据，并将其载入缓冲器BUFA 111A中。选择一第一存储器单元(此处为MEM0 131-0)，然后将第一组数据传输至REG0 135-0。当将此第一组数据从控制器101传输至存储器131-0时，将第二组数据从主机装载至BUF 111-B。一旦传输第一组数据且将其载入REG 1135-0，则总线121空闲且可用于传输第二组数据。一个第二存储器单元(MEM1131-1)由其选择信号来确定，且将第二组数据从BUFB 111-B传输至寄存器1 135-1；此外，因为第一组数据在REG0135-0中，所以能将其编程入阵列MEM0 133-0。因此，在将第一组数据编程入第一存储器单元的同时将发生第二组数据自控制器至第二存储器单元的传输。另外，因为将数据从缓冲器传输至寄存器的传输时间比一旦数据处于寄存器时写入数据的时间要少的多，所以在写入第一组数据前可开始编程第二组数据。

将数据从控制器的缓冲器传输至存储器单元寄存器和接下来的将此数据写入该阵列中可用作单个页面或并行页面。又，一旦将第二组数据载入BUFA 111-B，则利用来自于输入流的第三组数据重新装载BUFA 111-A(或另一缓冲器)可继续此过程，一旦已经传输了第二组数据，则然后可将该第三组数据传输(如果其已经准备好，则将其传输至一个第三存储器单元或者将其传输至REG-0135-0)，如此等等。为了更好地帮助解释这些各种实施例，图4至7展示了有关的多个时序。

图4a是一个单个页面编程的实例，在此实例中缓冲器保持四个扇区的数据。当数据通过外部接口从主机进入控制器时，第一组数据被传输至缓冲器A中。在时刻t装载四页数据之后，其个别地通过控制器/存储器接口传输且编程入存储器。首先，将扇区1的数据传输至(假定)寄存器135中，接着编程入页面1。在写入和验证数据之后，接着对于扇区2的数据重复相同的处理，对于扇区3和扇区4也是如此。当此传输/编程的处理正在进行时，可将数据传输至缓冲器B中。在此展示的正好在装载了缓冲器A之后发生，且将第一扇区传输至寄存器的传输已经开始。一旦已经编程和验证扇区4，则然后将用于扇区5的数据传输至在相同存储器单元中或者在连接于控制器的另一个单元中的一个寄存器。

对于每块存储器单元，在图4b中简略地展示了此过程。这个过程开始于在时间间隔41期间以页面装载缓冲器。接着，在时间间隔42期间的时刻t之后，一次一个页面地将数据传输至存储器单元的寄存器，然后在时间间隔43期间在扇区中对其加以编程和验证。如果作为此操作的结果，另一单元块可用于接下来的编程处理，则然后在时间间隔44期间可擦除该块，且重复图4a的过程。

在图5a中展示了在单个晶片或存储器单元上的并行页面编程，也是四个扇区的例子。与前面一样，将第一组数据通过外部接口从主机装载入缓冲器A，但现在在时刻t₁之后，在编程开始之前将四个扇区的所有数据传输至存储器。尽管这展示为在传输扇区1的数据之后接着是传输扇区2的数据，等等，但是更普遍的是传输每一个扇区的各个部分直到完成为止，如在美国专利申请案第09/505,555号和第09/766,436号中所描述的，这两个专利在上面已经以引用的方式并入了本文。一旦对所有页面的数据传输在其各自数据寄存器中完成，则将四个页面并行编程入它们的各自存储器单元直到在时刻t₂经验证为止。在t₁和t₂之间的时间间隔期间，将用于接着的四页的数据从主机传输入缓冲器B中。然后在时刻t₂之后，可在相同存储器单元或另一存储器单元中传输和编程第二组数据，等等。

对于每块存储器单元，在图5b中简略地展示了此过程，其类似于图4b中的操作。如在前面的单个页面编程的例子中那样，作为该编程操作的结果，另一单元块可用于接下来的编程处理。然后可在时间间隔54期间擦除该块，且重复图5a的过程。如图5c所示，如果正在擦除的块在独立于随后将被编程的单元的单元阵列中，则数据传输操作51b与52b和编程操作53b在时间上可与擦除操作54b相同。

在图6a中展示了本发明的几个方面，图6说明了在多个独立存储器单元中的流水线并行页编程的实施例。尽管其可容易地扩展至其它数目或者甚至扩展至在每一个单元中单个页面的编程，但是这里再次以四个扇区来说明。为了保持这些图表的可管理性，这里展示了诸如图3中的131-0和131-1的两个存储器单元和诸如BUFA 111-A和BUFB111-B的两个缓冲器。

图6a的过程开始于通过外部接口将第一数据组传输入BUFA 111-A直到在时刻t₁传输了该组中的所有页面为止，在其后将下一组数据载入BUFB111-B。在此展示了第二缓冲器的装载作为在时刻t₁开始，但可开始的晚一些，并且不特别需要在时刻t₂结束。任意另外的输入数据将被载入缓冲器A(当缓冲器A空闲时)或被载入未展示的其它缓冲器空间。

一旦在时刻t₁将第一数据组载入了BUFA 111-A，则当其存储在REG0135-0时，将其通过总线121传输至存储器单元131-0中，如上所述参照图5a可知其结束于时刻t₂。一旦传输，则第一数据组指派至的页面并行编程入阵列MEM0 135-0，结束于时刻t₃。

一旦在时刻t₂将第一数据组从BUFA 111-A传输至REG0 135-0，则总线空闲以将第二组数据从BUFB 111-B传输至REG1 135-1。然后将第二组数据写入到阵列MEM1 135-1，结束于时刻t₄。因为将数据从在控制器中的一个缓冲器传输至存储器单元的寄存器的时间通常比将此数据编程入该阵列的时间短，所以对第二组数据的写入通常开始于时刻t₂和t₃之间，使得可同时且独立地编程这两个阵列。

一旦第一组数据从缓冲器A中传输出来且将第二组数据载入缓冲器B，则可将下一组数据流载入缓冲器A。然而，这将重写第一组数据。存在两种执行流水线编程的方法，一种方法是将主机数据保存在一个缓冲器中直到证实对该数据的编程已成功为止，另一种方法不需要达成成功编程也不需要保存该数据，因此达成更高速率的数据编程处理量。由于在编程和验证处理过程中寄存器的内容可改变，通常较佳为在寄存器外面保存不会被破坏的数据拷贝。在图6a的实施例中，当将一组新数据(在此展示的为扇区9-12)传输进缓冲器A而代替较早的该组数据时，将第一组数据保持在缓冲器A中直到在时刻t₃将其成功写入为止。然后该过程如已经描述的那样继续进行，在第二轮中用t₄代替t₁且用t₅代替t₂。另外，应注意，在此实施例中，当将第一组数据成功地编程入第一存储器时就可重新装载缓冲器A，使得不再需要第一组数据，也不需要与第二次结束中的编程相一致。因此，尽管展示的两个过程都结束于t₄，但是通常情况并非如此。

因为在存储器0和存储器1中编程的多个块组成了一个元块，所以其编程可使另一个元块可用于随后的编程。图6b展示了如何将擦除后面元块的过程分成两个交错的擦除事件，该过程包括擦除存储器0中的一块和存储器1中的另一块。当完成对在存储器063a中的先前已编程块的最终编程操作时，就可开始第一擦除操作64b。在完成在存储器164b中的擦除操作之前，此操作就允许存储器0可用于所后的数据编程。

图7展示了一个实施例，其中直到将一组数据写入到存储器阵列中才将该组数据保持在主机缓冲器中。当直到在存储器中成功编程该数据才需要在控制器中存储该数据时，这样的系统成为可能。因为当成功编程第一组数据时，就能将一组新数据从缓冲器A传输至第一存储器单元而不用等待将此新数据组重新载入缓冲器A，所以使用此技术增加了数据编程处理量的速率。因此，在图7的实施例中，在t₂之后以第三组数据重新装载缓冲器A，且一旦在t₃完成此装载，则将第四组数据载入缓冲器B。(应注意，图7中的t₃、t₄和t₅并非直接对应于图6a中的相同标记。)

一旦确定在第一存储器单元中成功编程了第一组数据，则将第三组数据(扇区9-12)传输至第一存储器且以与第一组数据相同的方式写入。同样，一旦将第二组数据写入第二存储器单元，则传输第四组数据。

在图6a中，实线箭头展示了第一组数据的处理过程。当数据进入到控制器时，将第一组的四个页面传输入缓冲器A。一旦完成此操作，则将其沿总线向下传输直到将其载入第一存储器单元MEM0，此时将其写入到阵列中。虚线箭头展示了对第二组数据的处理过程。当填充缓冲器A时，输入数据就进入缓冲器B。一旦缓冲器被填充且总线没有传输第一数据组，则将第二数据组传输入第二存储器单元MEM1。(在一个具有更宽数据总线的实施例中，第二数据组的传输不需要等到第一组数据完成其传输。)一旦第二数据组的所有页面已完全在第二存储器单元的寄存器中，则能将其写入。同样，一旦将第二数据组写入缓冲器B，则能将第三组输入数据(在此为扇区9至12)写入一个缓冲器(当此缓冲器可用时)，或者写入根据图6a或图7的实施例的缓冲器A或者写入另一个可用缓冲器。又，一旦将第三组数据传输至该缓冲器且一个数据总线空闲，则然后可将其传输入第一存储器单元(一旦写入了第一组数据)或另一个可用的存储器单元。

如已经注意到的，在图6a和7a中，各块的大小仅意谓说明其因果关系，且不能反映在实际存储器中块的大小。关于所涉及的各个时间间隔的相对大小，在一特定实施例中，示范性的值为：将四页数据从主机传输入一个缓冲器为～120微秒；将此数据从该缓冲器传输进一个存储器单元的寄存器为～160微秒；写入该四页数据为～200微秒；擦除时间为～1至4毫秒。尽管图7的处理过程将比图6a的处理过程快，但是因为直到确认其被成功编程才将数据保持在缓冲器中，所以在某些情况下其可靠性较差。在一组替代的实施例中，可将数据保持在别处，允许在如图7中所示的传输之后为增加速率而重新装载缓冲器，同时保持未被破坏的数据组拷贝。例如，可将其保持在控制器中，尽管如此增加了在控制器中所需RAM的数目。在另一实施例中，其自己保持在存储器单元中，进而在需要时保留重新传输数据组的需要。参看图3，每一个存储器单元131-i将(例如)通过增大寄存器135-I而具有额外的RAM存储器，其中在载入数据组的备份拷贝的同时将其传输至寄存器REGi 135-i。在2000年12月28日提交的共同待决的美国专利申请案第09/751,178号中描述了这样的配置。另外如此处所述，如此的配置也允许验证编程处理的最后结果，而不用将结果传输回控制器以由误差校正码来检验。

如以上应注意的，图6和7的实施例使用并行页面编程。本发明也可以一个流水线单页面的实施例而实现。在这样的情况下，扇区1的数据传输至第一存储器单元，且已写入。在传输扇区1的数据之后，当写入其时，传输扇区5的数据传输至第二存储器单元且在第二存储器单元中编程。然后继续处理扇区2和扇区6等等。在实施例中流水线单页面编程处理可将该数据保持或不保持在缓冲器中直到其被确认写入。

另外如以上应注意的，图6和7的实施例易于扩展至两个以上的缓冲器、两个以上的存储器单元，或同时扩展至两个以上的缓冲器与两个以上的存储器单元。例如，参看图6b，在时刻t₂之后数据可载入第三缓存器，然后在时间间隔62b中传输且在传输后写入一个第三存储器单元。另外，这些实施例可结合在美国专利申请案第09/766,436号中描述的该类元块的操作，该专利申请案在上面已经以引用的方式并入了本文，其中可将来自不同元件的块一起操作作为一个元块。

如图3所示，数据在控制器CONT 101和存储器单元131-0、131-1之间传输，且通过一个共用的n位数据总线，其通常为一个字节(n＝8)的宽度。如在背景技术部分所讨论的，使用单个、统一宽度的总线有益于互连性和可布线性(routability)，特别是当存储器单元和控制器形成于不同晶片上时。更通常的，存储器单元可通过仅部分总线连接至控制器。例如，从控制器连出的总线的宽度可以是16位的，而一对存储器单元的每一个各连接至总线的不同的8位。这与现有技术中已知的配置相似。与现有技术不同的是，当在此实施例中使用本发明的各个方面时，对于两个存储器单元不再需要同时执行数据传输和编程，可以如图6和7的方式来实现。

本发明也可应用于先前提及的在控制器和各种存储器之间使用多个并行总线的系统。这将增加操作每一个总线的效率，进一步增强了系统的总数据编程处理量。

如上面所提及的，尽管迄今为止的讨论主要涉及使用电荷存储装置(如浮动栅极EEPROM或闪速单元)用于存储器装置的实施例，，但是也可将其应用于包括磁媒体和光媒体的其它实施例。因为具体的如何读取、写入和存储数据不是本发明的主要方面，所以本发明的各种方面可应用于其它存储器类型，包括(但不局限于)亚0.1微米晶体管、单电子晶体管、基于有机物/碳的纳米晶体管和分子晶体管。例如，也可使用诸如分别在Eitan的美国专利案第5,768,192号和sato等人的美国专利案第4,630,086号中所描述的NROM和MNOs单元，或使用诸如分别在Gallagher等人的美国专利第5,991,193号和Shimizu等人的美国专利第5,892,706号中所描述的磁RAM和FRAM单元，所有这些专利以引用的方式并入本文。

尽管已参看各种示范性实施例而对本发明加以描述，但应了解，本发明享有保护在所附权利要求的全部范围内的内容的权利。

Claims (19)

1.一种存储器系统电路，其包括：

一控制器，其包括可连接用以接收来自该存储器系统外部的主机数据的一第一数据缓冲器和一第二数据缓冲器；及

一存储器，其包括复数个可连接至该控制器用以接收数据的独立可控制非易失性数据存储部分，

其中，在将数据编程入所述这些数据存储部分的一第一数据存储部分的同时，将数据从所述这些数据缓冲器中的任一个数据缓冲器传输至所述这些数据存储部分的一第二数据存储部分，及

其中，在将数据从所述这些数据缓冲器中的任一个数据缓冲器传输至所述这些数据存储部分的该第二数据存储部分的同时，可以将来自该存储器系统外部的主机数据接收至所述这些数据缓冲器中的另一个数据缓冲器中。

2.如权利要求1所述的系统电路，其中在将一数据集从所述这些缓冲器之一传输至所述这些数据存储部分之一之后，在将该数据集编程入所述这些数据存储部分之其中之一数据存储部分期间，在所述这些缓冲器之其中之一缓冲器中保留该数据集的一个拷贝，直到完成将该数据集编程入所述这些数据存储部分之其中之一数据存储部分。

3.如权利要求1所述的系统电路，其中在将一第一数据集从所述这些缓冲器之一传输至所述这些数据存储部分之一之后，在将该第一数据集编程入所述这些数据存储部分之其中之一数据存储部分期间，在完成将该第一数据集编程入所述这些数据存储部分之其中之一数据存储部分之前，将来自该存储器系统外部的一第二数据集接收至所述这些缓冲器之其中之一缓冲器之中。

4.如权利要求1所述的系统电路，其中将数据编程入所述这些数据存储部分之一第一数据存储部分包括数据的多扇区的该并行编程。

5.如权利要求1所述的存储器系统电路，其进一步包括：

一总线，其经连接用来在该控制器与所述这些数据存储部分之间传输数据，藉此数据可传输至该第二数据存储部分同时数据编程入该第一数据存储部分。

6.如权利要求5所述的存储器系统电路，其中所述这些数据存储部分中的每一个包括一数据寄存器，其中存储从该控制器传输出来的数据。

7.如权利要求6所述的存储器系统电路，其中所述这些数据存储部分中的每一个进一步包括一非易失性存储单元阵列，存储在该数据寄存器中的数据被编程入该阵列中。

8.如权利要求6所述的存储器系统电路，其中所述这些数据存储部分中的每一个进一步包括一经连接的RAM存储器部分以存储传输入该数据寄存器中的该数据的一拷贝。

9.如权利要求1所述的存储器系统电路，其中该控制器、该第一数据存储部分与该第二数据存储部分位于独立的晶片上。

10.如权利要求1所述的存储器系统电路，其中该第一数据存储部分与该第二数据存储部分位于一单个晶片上。

11.如权利要求1所述的存储器系统电路，其中该控制器、该第一数据存储部分与该第二数据存储部分位于一单个晶片上。

12.如权利要求1所述的存储器系统电路，其中该控制器、该第一数据存储部分与该第二数据存储部分是可移去地连接至一主机的一单个卡结构的一部分。

13.如权利要求1所述的存储器系统电路，其中该控制器内置于一主机中，且其中该第一数据存储部分与该第二数据存储部分是可移去地连接至该主机的一单个卡结构的一部分。

14.一种操作一非易失性存储器系统的方法，该非易失性存储器系统包括一控制器与一存储器，其中该控制器包括复数个数据缓冲器，该存储器包括复数个独立可控制非易失性数据存储部分，该方法包括：

将一第一组数据从一外部源传输至所述这些数据缓冲器中的一第一数据缓冲器的步骤；

将该第一组数据从该第一数据缓冲器传输至所述这些数据存储部分的一第一数据存储部分的步骤；

将该第一组数据编程入该第一存储部分的步骤；

将一第二组数据从该外部源传输至所述这些数据缓冲器中的一第二数据缓冲器的步骤，同时该将该第一组数据从该第一数据缓冲器传输至所述这些数据存储部分之一第一数据存储部分的步骤；及

将该第二组数据从该第二数据缓冲器传输至所述这些数据存储部分中的一第二数据存储部分的步骤，同时该将该第一组数据编程入该第一数据存储部分的步骤。

15.如权利要求14所述的方法，其中在该将该第一组数据从该第一数据缓冲器传输至所述这些数据存储部分之一第一数据存储部分的步骤之后，在所述这些第一缓冲器中保留该第一组数据的一拷贝，直到该完成将该第一组数据编程入该第一存储部分的步骤。

16.如权利要求14所述的方法，其进一步包括：

在将该第一组数据从该第一数据缓冲器传输至所述这些数据存储部分之一第一数据存储部分的步骤之后，在完成将该第一组数据编程入该第一存储部分的步骤之前，将来自该外部源的一第三组数据传输至所述这些第一数据缓冲器的步骤。

17.如权利要求14所述的方法，其中所述这些组数据包括数据的多个扇区，且其中该编程的步骤包括对数据的多个扇区的该并行编程的步骤。

18.如权利要求14所述的方法，其进一步包括：

在该传输该第二组数据的步骤之后，将该第二组数据编程入该第二存储部分的步骤，其中在该编程该第一组数据的步骤期间开始编程该第二组数据。

19.如权利要求18所述的方法，其进一步包括：

在该编程该第一组数据的步骤之后，在该第一存储部分执行一擦除操作的步骤，其中在该编程该第二组数据的步骤期间开始该擦除操作。

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