CN1332451C - 半导体器件及其制造方法 - Google Patents

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Abstract

在具有MIS(金属-绝缘膜-半导体)结构的半导体器件中，在半导体上使用以Al、O、N原子为主体的膜。另外，在具有MIS结构的半导体器件中，在源和漏之间的沟道区上，作为栅绝缘膜而设置以AL、O、N原子为主体的膜。满足栅长为0.05μm等级的半导体晶体管的栅绝缘膜所要求的特性。特别是，不具有膜中的固定电荷，降低了杂质扩散。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件中所使用的绝缘膜以及该绝缘膜的制造方法。另外，本发明涉及使用了该绝缘膜的晶体管元件、半导体器件及其制造方法。
背景技术
近年来，为了实现半导体器件进一步的高集成化、高性能化、省电化，有关用于半导体器件中的绝缘膜，为了改善其特性而进行了各种各样的研究。作为半导体器件中所使用的绝缘膜，有晶体管的栅绝缘膜、元件分离膜、电容绝缘膜、层间绝缘膜、钝化膜等，进行了分别对应于所使用位置的绝缘膜材料的研究。
关于绝缘膜，在保持泄漏电流的同时尝试着实现氧化硅膜换算膜厚tox的缩小。氧化硅膜换算膜厚tox相对于介电常数为ε、实际膜厚为t的薄膜而由tox＝εsi0t/ε定义。
例如，栅长为0.05μm等级的半导体晶体管的栅绝缘膜中，所要求的绝缘特性为：在氧化硅膜换算膜厚为1nm以下栅泄漏电流密度在栅压1.0V时为1A/cm2以下。
以往，作为晶体管的栅绝缘膜，是使用氧化硅膜。但是对膜厚为1nm以下的氧化硅膜施加电压1V时，仅直接隧穿电流就超过10A/cm2，所以不能使用。
因此作为上述绝缘膜尝试使用具有高介电常数的金属氧化物。通过对栅绝缘膜的金属氧化物的适用，如果没有沟道中电子的迁移率的劣化，不降低晶体管的速度就能够实现低电压化、省电化。
适用于栅绝缘膜的金属绝缘物，不仅具有上述绝缘特性，还要求具有下面这样的特性。
第一，为了防止晶体管制造工艺中因热处理造成的栅电容的降低，与硅基板(或者被极薄的氧化硅膜、氮化硅膜、硅氮氧化膜中的任意一个所覆盖的硅基板)的界面在热力学方面是稳定的。
第二，为了抑制晶体管的阈值漂移、沟道迁移率低下，膜中不具有固定电荷。
第三，为了抑制晶体管的阈值漂移、偏差，不会引起膜中的杂质扩散。
从绝缘性、与硅基板的界面的稳定性的观点来看，到目前为止，一直在研究ZrO2、HfO2、以及硅酸盐、镧类的氧化物以及硅酸盐的对栅绝缘膜的适用。ZrO2、HfO2、以及镧类的氧化物的介电常数较高，为20以上，绝缘性优良，但是用作栅绝缘膜则具有以下的问题。
首先，因为结晶温度较低，为400～600度，在制作晶体管时，在形成时由于工艺中的热处理导致绝缘膜显著的结晶化。因此，与硅的界面的平坦性低下，沟道中的迁移率低下。而且，绝缘膜中随机形成的晶界有可能成为特性偏差的原因。另外，当通过结晶的晶界而上部电极的物质到达硅基板时，在晶体管制作时造成沟道的迁移率的低下、阈值的移位的偏差，晶体管性能变差的可能性很高。
而且，当在面内随机引起结晶化时，在栅绝缘膜蚀刻时不能均匀地蚀刻，其结果是有可能在源·漏区产生蚀刻残留。而且，在现有的硅半导体器件的工艺中锆、铪、镧类的金属是不存在的物质，为了导入硅半导体制造生产线而需要进行很多的污染调查。因此，将ZrO2、HfO2、以及镧类的氧化物用作硅半导体晶体管的栅绝缘膜就目前来说是困难的。
ZrO2、HfO2、以及镧类的氧化物的硅酸盐的介电常数为10左右，具有很大的带间隙，另外，相分离·结晶温度为800度以上的高温，所以作为栅绝缘膜而被视为有发展前途。但是，从膜厚的均匀性的观点来看，硅酸盐使用作为栅绝缘膜的成膜方法而被视为最有发展前途的气相原子层成长，不能成膜。
另外，因为含有ZrO2、HfO2以及镧类的氧化物，所以为了导入制造生产线仍需进行很多污染调查。因此，将ZrO2、HfO2以及镧类的氧化物的硅酸盐用作硅半导体晶体管的栅绝缘膜就当前而言是困难的。
结晶温度高，而且Al已经存在于硅半导体工艺中，因此也在进行着作为栅绝缘膜而适用氧化铝(Al2O3)的研究。Al2O3具有较高的介电常数(在非晶质中为8～10左右，在单晶中为12左右)和高的绝缘性，而且与硅的界面在热力学方面是稳定的。另外，Al2O3的结晶温度在800度以上。Al是硅半导体工艺中已经常用的元素。另外，Al2O3使用作为栅绝缘膜的成膜方法而被视为最有发展前途的气相成长原子层，可以成膜。因为以上的理由，Al2O3作为上述的栅绝缘膜，在近年来被众多地研究着。
在国际电子器件会议技术纲要2000年度版第223页(InternationalElectron Device Meeting2000P.223)中，有这样的报告，即使用氧化铝膜作为栅绝缘膜，使用多结晶硅作为栅电极，尝试制作栅长为0.08μm的微细晶体管。但是，其中具有以下的问题。
第一，在氧化铝(Al2O3)膜中存在有负的固定电荷。可以认为当在氧化铝中存在Al原子空位或者填隙氧原子时，产生带负电的固定电荷。当前关于该负电荷的起源是什么并不明确，但是因为该负的固定电荷，将氧化铝(Al2O3)膜适用于栅绝缘膜的情况下，沟道中的电子的迁移率变差。另外，晶体管的阈值也移位。实际上在该报告中，因为膜中的负的固定电荷，电子的迁移率只是使用氧化硅膜时的1/3，作为栅绝缘膜，看不到使用氧化铝膜的优点。
第二，氧化铝薄膜中不具有对硼的耐扩散性。因此，和以往一样，作为栅电极使用掺杂了硼的多结晶硅时，晶体管发生阈值漂移。
在应用物理通信77卷2207页(Appl.Phys.Lett.，Vol.77(2000)，P.2207)中，有这样的报告，即掺硼的多结晶硅电极/Al2O3(8nm)/n-Si系中，在退火温度为从800度到850度的情况下，由多结晶硅电极通过Al2O3，有8.8×1012Bions/cm2的硼扩散到硅基板，平(能)带电压为1.54V，而大幅移位。
在形成晶体管时，要进行1000℃左右的热处理，所以由于硼的扩散，造成晶体管的大幅的阈值漂移·偏差。而该报告中也有这样的报告，即在Al2O3膜和Si之间设置0.5nm以下的非常薄的硅氮氧化膜，通过抑制硼的扩散，在800℃～850℃的退火后，能使平带移位电压差为90mV左右。但是如前所述，在将Al2O3适用于栅绝缘膜的情况下，由于负的固定电荷造成沟道电子的迁移率低下。另外在界面使用氮化硅膜时，与硅的界面的氮浓度变大，由于正的固定电荷而使沟道中的电子的迁移率低下。
特开平7-193147号公报中，将Al导入SiO2和SiN4的叠层膜中，将硅铝氧氮耐热陶瓷(Si3N4-AlN-Al2O3系固容体)用作栅绝缘膜，由此实现绝缘性和介电常数的提高。但是因为Si含量大，所以介电常数低下。
如以上所述，为了能够将Al2O3用作栅绝缘膜，在保持绝缘性以及与硅的界面稳定性的同时，需要减少固定电荷并且减少膜中杂质的扩散。但是就目前而言同时将其实现是困难的，特别是用于使Al2O3的固定电荷减少的解决对策并不存在。
本发明是鉴于这些问题点而完成的，特别是解决了作为半导体晶体管的栅绝缘物使用氧化铝时的问题点。本发明的目的是提供一种满足栅长为0.05μm等级的半导体晶体管的栅绝缘膜所要求的特性，特别是将金属绝缘体薄膜使用于栅绝缘膜的装置的结构·制造方法，该金属绝缘体薄膜中不具有固定电荷，另外可以降低膜中杂质的扩散。
发明的公开
本发明的半导体器件，具有MIS(金属-绝缘膜-半导体)结构，其特征是半导体是以硅为主的膜，或者是硅，绝缘膜是以Al、O、N原子为主体的膜。另外，本发明的半导体器件，具有MIS(金属-绝缘膜-半导体)结构，其特征是所述半导体是以硅为主的膜，或者是硅，所述绝缘膜是(1-x)AlO3/2·xAlN(其中0＜x＜1)。
本发明的半导体器件，备有晶体管，所述晶体管具有源区和漏区和沟道区、以及与所述沟道区隔着绝缘膜而形成的栅电极，其特征是沟道区是以硅为主的膜，或者是硅，绝缘膜是以Al、O、N原子为主体的膜。另外，本发明的半导体器件，备有晶体管，所述晶体管具有源区、漏区、沟道区、以及与沟道区隔着绝缘膜而形成的栅电极，其特征是沟道区是以硅为主的膜，或者是硅，绝缘膜是(1-x)AlO3/2·xAlN(其中0＜x＜1)。
进一步，本发明的半导体器件的绝缘膜的特征是，非金属原子中的氮浓度比为0.1％以上10％以下，绝缘膜的膜厚为5nm以下。
本发明的半导体器件，备有晶体管，所述晶体管具有源区、漏区、沟道区、以及与沟道区隔着第1绝缘膜、第2绝缘膜而形成的栅电极，其特征是第1绝缘膜是氧化硅膜或者硅氮氧化膜，第2绝缘膜是以Al、O、N原子为主体的膜。另外，本发明的半导体器件，备有晶体管，所述晶体管具有源区、漏区、沟道区、与沟道区隔着第1绝缘膜、第2绝缘膜而形成的栅电极，其特征是第1绝缘膜是氧化硅膜或者硅氮氧化膜，第2绝缘膜是(1-x)AlO3/2·xAlN(其中0＜x＜1)。进一步，本发明的半导体器件的特征是，相对于第2绝缘膜，第1绝缘膜存在于沟道区侧，栅电极是多晶硅或者硅锗混晶体、金属氮化物。
本发明的绝缘膜的制造方法的特征是，通过淀积铝的工序、同时提供氧化剂和氮化剂而进行氧化和氮化的工序，形成氮氧化铝膜。另外，本发明的绝缘膜的制造方法的特征是，通过淀积铝的工序、交替提供氧化剂和氮化剂而进行氧化和氮化的工序，形成氮氧化铝膜。另外，本发明的绝缘膜的制造方法的特征是，通过淀积氧化铝的工序、将氧化铝氮化的工序，形成氮氧化铝膜。另外，本发明的绝缘膜的制造方法的特征是，非金属原子中的氮浓度比为0.1％以上10％以下。
进一步本发明的半导体器件的制造方法的特征是，包含形成上述记载的绝缘膜的工序。本发明的半导体器件的制造方法的特征是，包含借助于上述的绝缘膜的制造方法形成栅绝缘膜的工序。
本发明人认为，通过在绝缘膜中使用以Al、O、N原子为主体的膜，显示出优良的绝缘特性、与硅的界面稳定性介电常数高，固定电荷(密度)低，可抑制膜中杂质的扩散。在使用以Al、O、N原子为主体的膜、例如在氧化铝中进行了添加氮的氮氧化铝的情况下，膜中的负的固定电荷显著较少。另外，添加了氮的氮氧化铝和硅界面(或者被极薄的氧化硅膜·硅氮氧化膜等中的任意一个所覆盖的硅基板)的界面在热力学方面是稳定的，可以抑制膜中的杂质原子的扩散。
在以Al、O、N原子为主体的膜中，关于膜中的负的固定电荷密度减少的理由，并不确定，但是可以推论是氮将成为固定电荷的起源的缺陷进行了补偿。另外，关于膜中的杂质扩散减少的理由也不确定，但可以推论是通过氮的添加，成为固定电荷的起源的缺陷减少了。
在此所说的以Al、O、N为主体的膜，基本上是氧化铝(Al2O3)和氮化铝(AlN)固溶体的薄膜，其化学成分可以表记为(1-x)AlO3/2·xAlN)。在此，(1-x)、x分别表示固溶体中的Al2O3和AlN的构成比，0＜x＜1。指明这样的绝缘膜，以后称为氮氧化铝膜。
另外，在实施形式中，由于从根据SIMS等的组成分析直接求取，所以根据氮在非金属元素(氧和氮的和)中的原子的比，也能表现氮氧化铝绝缘膜的组成比。该“氮在非金属元素中的浓度比”和上述的固溶体表式中的摩尔组成比之间的换算非常容易，氮在非金属元素中的浓度比可以从2x/(3-x)这样的式中进行换算。
这种氮氧化铝膜，作为其构造可以获得结晶结构、非晶结构中的任意种。但是考虑到作为半导体器件中的绝缘膜的利用，优选结晶晶界不存在，能够将泄漏电流抑制到很低的非晶结构。
另外，上述的固溶体表达式分别示出了将化学量子论组成的氧化铝、氮化铝固溶的理想的情况，实际上特别是在非晶状态的膜中，该元素构成比有可能偏离理想状态。但是，在泄漏电流和固定电荷密度被允许的范围内，允许略微偏移。具体而言，氧和氮相对于Al的量，在化学量子论组成的情况的-10％～+5％的范围内进行变动，对绝缘膜的特性几乎没有影响。本发明的氮氧化铝中，也包含这种若干组成而发生偏移的情况。
进一步，本发明的氮氧化铝膜也可以包含有Al、O、N以外的原子而作为添加物。但是，对膜中的Al、O、N以外的添加，因为会影响到膜的结晶温度、介电常数、绝缘性，所以优选不产生结晶温度的低下、介电常数的低下、绝缘性等的特性恶化。具体而言，在本发明中所使用的氮氧化铝膜中，可以添加Zr、Hf或者镧系的金属。优选这些金属是以ZrO2、HfO2等绝缘性氧化物的形式进行添加的，形成作为母体的氮氧化铝和固溶体。这时，若添加的金属氧化物的量为整体的20％以内、优选为10％以内，则几乎可以忽略特性恶化。
即，设添加的金属氧化物为MO、添加物的摩尔比为y时，优选在
(1-y){(1-x)AlO3/2·xAlN}·yMO
其中，y≤0.2，优选y≤0.1。
另外，除了金属氧化物以外，还可以添加绝缘性金属氮化物等绝缘性物质。
氮氧化铝膜也可以使用可适用于半导体器件的绝缘体膜的任何一种。在此，主要是示出了用作栅绝缘膜的例子，因为具有高介电常数，所以也可以作为例如DRAM的电容绝缘膜而使用。另外，作为MIS结构的半导体，可以使用以硅为主的膜。
作为以硅为主的膜，也可以是硅以外的、添加了例如锗、碳等的膜。但是在添加了例如锗、碳的情况下，优选锗为整体的20％、或者10％以下，碳为整体的1％以下范围。例如当表示为Si(1-x-y)·Gex·Cy时，优选x、y分别为0≤x≤0.2，0≤y≤0.01。这样，作为半导体，不仅可以使用硅单晶，也可以使用锗等IV族半导体，不仅可以使用硅基板，也可以使用SOI。
另外，半导体的膜厚只要是对晶体管的形成有效的膜厚，基板(的厚度)可以是任何厚度。通过使用本发明的绝缘膜，与氧化铝相比，可以减少固定电荷密度。在其用作晶体管的栅绝缘膜的情况下，也不会引起恶化而稳定。
进一步，上述绝缘膜，优选氮的浓度比为0.1％以上10％以下。这里所说的氮的浓度比，表示使氮氧化铝膜中的非金属原子(主要是氮原子和氧原子的总量)为1时的氮原子的比例。氮的浓度比为0.1～10％时，平带移位减少，可以抑制杂质的扩散，并且固定电荷密度被减少。
另外，若氮的浓度比为0.1～10％，则氮化铝的介电常数·带间隙(介电常数：6.2，带间隙：6.2eV)比氧化铝(介电常数(非晶质)：8～10，带间隙：8.3eV)小，基本没有造成绝缘性的恶化，可以得到对杂质扩散的抑制。
在氮的浓度比为0.1％的情况下，与氧化铝相比固定电荷密度急剧减少，而且随着氮的浓度比成为3.5％，减少的倾向饱和而基本上接近固定电荷密度的最小值。所以优选氮的浓度比至少为0.1％以上、更优选为3.5％以上。氮的浓度比从10％开始若再增加，则泄漏电流密度急剧增加，另外介电常数急剧下降，结晶温度急剧下降。因为这样的理由，优选氮的浓度比为10％以下。
进一步，在上部电极为添加杂质的多晶硅的情况下，热处理前后的平带电压的差更加减少，所以更加优选氮的浓度比为5％以下。另外，将其换算为以(1-x)AlO3/2·xAlN中表达的x时，氮的浓度比为0.1～10％时，x约为1.50×10-3～1.43×10-1(0.15％～14.3％)。
结晶温度根据氮浓度的增加而下降，但是氮浓度为5％以下的情况下，结晶温度保持在800度以上，即使在进一步结晶化的情况下，晶界不会充分生长，或者表面平坦性不会降低。
优选绝缘膜的膜厚为5nm以下。这是因为，在使用可有效补偿缺陷的氮等离子的情况下，氮等离子的活性种若比5nm更深，则在附近急剧失去活力，因此氮不要到达比5nm更深的区。
绝缘膜也可以是2种以上的叠层膜，这时只要任意的一层是氮氧化铝膜即可。氮氧化铝膜以外的层可以是氧化硅膜或者硅氮氧化膜。优选绝缘膜是具有第1绝缘膜、第2绝缘膜的2种的叠层膜，作为第2绝缘膜优选为氮氧化铝膜，作为第1绝缘膜优选为氧化硅膜或者硅氮氧化膜。
将绝缘膜用作栅绝缘膜的情况下，优选从沟道区侧按顺序构成第1绝缘膜、第2绝缘膜、栅电极。这时，优选第1绝缘膜的厚度极薄为0.5nm左右。这是因为，通过使其极薄，可以防止氮氧化铝膜的有效介电常数的低下，或者可以抑制因为与硅的界面能级密度也下降造成的沟道中的电子的迁移率的低下，可以进一步实现晶体管的高速化。
在此，也可以通过高温下的热处理，形成在与这些第1绝缘膜、第2绝缘膜的界面上含有Si的新的层。但是Si的含有量仅是可以忽略因其造成的介电常数的低下程度的很少的量，即使形成这样的层，因为在本发明的绝缘膜的至少一部分上存在仅由Al、O、N构成的层，所以可以保持高介电常数。
作为硅半导体晶体管的栅绝缘膜而使用氮氧化铝的情况下，作为栅电极当使用多晶硅或者硅·锗混晶体时，因为氮氧化铝的高的耐杂质扩散性，可以实现这样的硅半导体晶体管，即基本没有因硼等掺杂元素扩散造成的阈值漂移·迁移率的低下。
作为硅半导体晶体管的栅绝缘膜而使用氮氧化铝、作为栅电极而使用金属氮化物时，在形成栅电极以后的晶体管的制造工艺中，金属氮化膜的功函数没有变化。这是因为，在氮氧化铝中，为了补偿缺陷而不存在用于氮从金属氮化物逃逸的路径，金属氮化物的与氮氧化铝接触的部分的氮量保持一定。所以提高了栅电极形成以后的晶体管制造工艺的自由度，提高了生产效率。
另外，将该绝缘膜用作晶体管的栅绝缘膜的情况下，作为用于栅电极的侧壁的侧面，可以使用公知材料的任何物质，可以使用氧化硅膜、硅氮氧化膜等。
通过由反应性溅射形成氮氧化铝，在硅表面可以效率良好的淀积非晶(质的)氮氧化铝。作为反应性溅射法，可以使用以往的任何方法。作为反应性溅射装置，可以使用平行平板型、窄间隙型、磁控管型、三极管型的各种的等离子发生器等任何装置。
作为本发明的绝缘膜形成中的反应性溅射的靶，可以使用铝、氧化铝、氮化铝、氮氧化铝等，而只要是可有效导入Al、氧、氮的靶即可，可以是任意的材料。另外，通过使提供到室内的氧和氮的混合气体的混合比发生变化，可以容易控制氮在氮氧化铝中的浓度比。
在使用铝作为靶的情况下，室内至少导入氮、氧，根据需要，也可以导入其他生成维持等离子或者提高溅射效率用的各种供给气体、例如Ar等的稀有气体。
将氧化铝用于靶的情况下，至少导入氮气体，根据需要可以提供稀有气体、氧。将氮化铝作为靶的情况下，至少将氧作为供给气体而导入，根据需要可以提供稀有气体、氮。使用氮氧化铝作为靶的情况下，至少将稀有气体作为供给气体而导入，根据需要可以提供氮和氧的混合气体。这时，在通常的反应性溅射中使用的基板温度(400℃)下，可以形成非晶质的氮氧化铝膜。
另外，与将氧化铝进行氮化的氮氧化铝的情况相比，在此形成的氮氧化铝，是作为氮氧化铝的构成元素而被添加的，所以不需要形成后的脱离工序。
另外，通过将形成的氮氧化铝膜进行热处理，可有效补偿膜中含有的氧空穴。在此所述的热处理，是指在含有氧的气氛下对在硅表面上形成的氮氧化铝进行退火。
另外，原子层淀积法(ALD法)是同时或者交替反复进行在硅表面上提供铝原料而吸附铝的工序、和在调整氧化剂和氮化剂的混合比的同时进行供给而进行氧化和氮化的工序，通过该原子层淀积法，可以在硅表面上形成氮在非金属原子中的浓度比为0.1％以上10％以下的氮氧化铝膜。
根据该ALD法，通过交替反复进行向原料前体的晶体表面的吸附和氧化反应，可以保持栅绝缘膜所要求的晶体内的优良的均匀性。作为吸附铝时的金属原料，只要能有效地吸附铝，可以是任何的原料，可以是包含三甲基铝等的Al的有机金属。
另外，作为氧化剂、氮化剂只要能够进行充分的氧化和氮化即可，可以是任何的物质。例如，作为氧化剂，可以使用H2O或者氧，作为氮化剂，可以使用氨。在氮氧化反应中，也可以是例如将作为氧化剂的和作为氮化剂的氨混合的物质，也可以是作为氧化剂而使用氧等离子，作为氮化剂而使用肼或者氮等离子。
另外，可以是在用三甲基铝照射后，用水或者氧等离子照射，将氧化铝淀积成一原子层后，用氮等离子照射而使膜中含有氮。和反应性溅射同样，也可以将形成的氮氧化铝加热。
在硅表面上形成氧化铝后，通过将氧化铝氮化的工序，可以形成氮氧化铝膜。氧化铝的形成可以是反应性溅射或者ALD法等、只要能够形成氧化铝即可，可以是任何方法。作为氮化方法，可以使用氮等离子、即氮离子和氮基的混合体，或者氨或者肼等各种的氮化方法。
特别是，作为氮化方法，在使用氮等离子的情况下，由于等离子的高反应性，氮化活性种未到达硅基板。由此，防止了硅基板的氮化引起的固定电荷的形成，可以补偿氧化铝膜中的固定电荷，因此根据该方法可以制作无阈值漂移的低电压、省电的晶体管。
另外，在使用氮等离子进行氮化的情况下，通过使压力变化，可以控制氮在膜中的浓度比。将氮的浓度比增加到使得等离子生成压力低下。这是因为，通过使平均自由程上升或者等离子电子温度上升到使得生成压力低下的程度，使等离子中的氮基等的活性效率上升。利用这一点，使压力从10-1Pa变化为1Pa，可以容易的将氮在氮氧化铝膜中的浓度比控制在1～10％的范围，可以减少固定电荷而有效抑制杂质扩散。
另外可知，通过氮化工序后的热处理，也能够将氮在氮氧化铝膜中的浓度比控制在优选的范围。这是因为，通过热处理，氮氧化铝膜中的氮容易脱离。为了防止Si的氧化，热处理的温度优选为Si的氧化温度600℃以下。通过进行该热处理，可以形成氮在非金属原子中的浓度比为0.1％以上10％以下的氮氧化铝膜。这样，通过热处理将氮除去后，通过栅绝缘膜淀积后的晶体管形成工艺的热处理，在硅和栅绝缘膜的界面不产生氮化硅膜。所以，因为能够防止硅基板氮化引起的固定电荷的形成，所以能够制作没有阈值漂移的高速的晶体管。
在特开昭64-23571号公报中记载了这样的结构，即用氧化层将在III-V族化合物半导体上形成的氮化铝膜的表面或者侧面覆盖。这是因为在III-V族化合物半导体上形成的氮化铝具有吸湿性，所以设置氧化层作为防止水分从栅绝缘膜的上侧或者侧面浸透的保护层。所以，不是实现作为本发明的主要目的而列举出的栅绝缘膜的绝缘特性、固定电荷的减少、与硅的界面稳定性的技术，与在硅上形成绝缘膜的本发明有着本质上的不同。
附图的简单说明
图1是表示在本发明的实施例中使用的、在氧化硅膜上成膜的金属氮氧化物薄膜的介电常数与组成的相关性的曲线图。
图2A和图2B是表示在本发明的实施例中使用的、在氧化硅膜上成膜的金属氮氧化物薄膜中的固定电荷与组成的相关性的曲线图。
图3是表示在本发明的实施例中使用的、在氧化硅膜上成膜的金属氮氧化物薄膜的泄漏电流与组成的相关性的曲线图。
图4是表示在本发明的实施例中使用的、通过热处理而使硼通过金属氮氧化物薄膜、从而产生的平带电压的变化与组成的相关性的曲线图。
图5是表示在本发明的实施例中使用的、在氧化硅膜上成膜的金属氮氧化物薄膜的结晶温度与组成的相关性的曲线图。
图6是在本发明中使用的原子层淀积装置的装置图。
图7A～图7D是示出了在本发明的实施例中使用的半导体器件的结构以及制造过程的截面图。
图8是示出了在本发明的实施例中使用的半导体器件的栅泄漏特性的曲线图。
图9A～图7E是示出了在本发明的实施例中使用的半导体器件的结构以及制造过程的截面图。
具体实施方式
(第1实施形式)
在第1实施形式中，在硅基板上通过反应性溅射而淀积氮氧化铝膜。作为反应性溅射装置，使用了磁控管溅射装置。作为基板，使用了n型硅基板(100)。作为靶而使用了铝，使靶与基板间的距离约为10cm而进行反应性溅射，形成厚度为5nm的氮氧化铝薄膜。未溅射时的室内的压力为5×10-5Pa。
在成膜时提供氧·氮的混合气体。为了抑制溅射粒子注入基板，优选使混合气体的总压力成为这样的压力，即使得气体的平均自由程为靶和晶片的距离的几分之一左右。气体的平均自由程L(cm)在压力为P(Pa)时为L＝1.33/P，所以优选例如靶和晶片间的距离为10cm时使气压为0.5Pa以上。在气压稳定后由RF电源在靶和载有基板的基座(内置有电机)之间施加频率为13.56MHz的高频。在反应性溅射时，不进行基板加热，提供氮、氧混合气体，使室内压力为0.6Pa，RF电源(频率为13.56MHz)的高频的功率为500W。为了补偿氧空穴而在基板温度400℃下的1个大气压、10分钟的氧的气氛中实施退火。退火后在氮氧化铝上形成多晶硅，作为上部电极，将硼注入其中而通过氮中的热处理而激活。
通过反应性溅射而成膜的氮氧化铝薄膜的固定电荷密度是从平带电压移位计算而求出。固定电荷密度为10-8C/cm2以下，与使用铝的情况相比可知固定电荷减少了。另外，当求出该膜的泄漏电流时，成为10-2A/cm2以下。该泄漏电流密度是施加平带电压超过1V的电压时的密度。由此结果可知，通过氮氧化铝膜，抑制了泄漏电流。进一步，当求出该膜的介电常数时为9.5左右的值，与氧化铝相比可知，实现了高介电常数特性。
另外，该膜的结晶温度为800℃以上，达到了在高温下的结晶温度。针对这些氮的浓度比和介电常数、固定电荷密度、泄漏电流密度的关系，在第2实施形式中将详细描述。
以上针对作为靶而使用铝的情况进行了说明，但是将氧化铝或者氮化铝或者氮氧化铝中的任意一个用作靶，都能得到与将铝用作靶的情况相同的结果。
(第2实施形式)
第2实施形式除了在硅基板和氮氧化铝之间设置第1绝缘膜来作为叠层膜之外，与第1实施形式基本相同。在第2实施形式中，作为基板，使用了附有0.5nm的氧化硅膜(第1绝缘膜)的n型硅基板(100)这一点与第1实施形式不同。
将铝用作靶，靶和基板间距离约为10cm而进行反应性溅射，淀积厚度为5nm的氮氧化铝薄膜。未溅射时的室内的压力为5×10-5Pa。在成膜时提供氧·氮的混合气体，使室内压力为0.6Pa，RF电源(频率为13.56MHz)的高频的功率为500W。为了补偿氧空穴而在基板温度400℃下的1个大气压、10分钟的氧的气氛中实施退火。退火后在氮氧化铝上形成多晶硅，作为上部电极，将硼注入其中而通过氮中的热处理(700℃)而激活。
针对由反应性溅射成膜的氮氧化铝薄膜的固定电荷量、杂质扩散、结晶温度、泄漏电流以及介电常数与组成的相关性进行调查。在此的氮氧化铝的厚度基本一定，为5nm，考虑因组成比造成的成膜时间的差异而进行成膜，使得膜厚一定。
图1中示出了激活退火温度为700℃时的介电常数与组成的相关性。介电常数是这样求得的，即测定在硅基板上形成的作为第1绝缘膜的氧化硅膜、作为第2绝缘膜的氮氧化铝膜的叠层膜整体的静电容量，从该值求取氮氧化膜的介电常数。
根据图1可知，膜厚在一定条件下，当氮的浓度比超过10％时介电常数就急剧下降。在图1中，关于氮的浓度比超过75％的区并没有数据，这是因为在该氮浓度区中，绝缘性相对于氧化铝显著变差，而且结晶温度显著下降等，根据这些理由，该区并不是适用于本发明的目的的区。
图2A中示出了根据平带电压移位而计算的氮氧化铝薄膜中的固定电荷密度与组成的相关性。图2B是将图2A的局部放大的视图。根据图2A和图2B可知，将氮添加于氧化铝的结果是，固定电荷密度减少了。另外，根据图2B可知，当氮的浓度比为0.1％时，与氧化铝相比固定电荷急剧减少，而成为1％时，与氧化铝相比，固定电荷密度减少到约为1/10以下。另外，当氮的浓度比成为3.5％时，固定电荷密度接近于最小值，在5％附近成为最小值。之后，即使继续增加氮的浓度比，固定电荷密度也不会减少。当根据图1的介电常数与组成的相关性考虑换算膜厚时，随着氮的浓度比的增加，换算膜厚也增加。因此，可以想象得到，要求使换算膜厚为一定值的原因是实际的膜厚变小，伴随于此固定电荷密度也减少。但是，介电常数与组成的引起的变化量在数量级上要比图2A和图2B的固定电荷密度的变化量小，所以即使使换算膜厚在规定的条件下成为一定，氮的浓度比只要为0.1～10％，就可以充分减少固定电荷。
接着，图3中示出了泄漏电流与组成的相关性。泄漏电流密度是施加平带电压超过1V的电压时的密度。可知当氮的浓度比为10％以上时泄漏电流密度就急剧增加。关于这些同样考虑到，要求使换算膜厚为一定值的原因是伴随着氮的浓度比的增加，实际的膜厚变小，可知泄漏电流密度，实线的倾斜度变得更大而急剧增加。但是，如先前所述的相同，介电常数的变化量在数量级上要比图3的泄漏电流密度的变化量小，所以即使换算膜厚按规定条件成为一定，氮的浓度比为0～10％的情况下，可以使泄漏电流下降。
另外，在图2A、图3中，针对氮浓度超过75％的区并没有数据，这是因为在该氮浓度区中，绝缘性相对于氧化铝显著变差，而且结晶温度显著下降等，根据这些理由，该区并不是适用于本发明的目的的区。
图4中示出了激活退火温度为700℃和800℃时的平带电压差与组成的相关性。根据图4可知，在氧化铝中添加5％以下的氮的结果是，平带的差几乎没有。另外可知，氮的浓度比在0.1～10％的范围内，平带电压的差为0.6V以下，而若氮的浓度比在1～5％的范围内，则平带电压的差为0.3V以下，杂质的扩散被抑制了。另外，当氮的浓度比超过5％时，硼的扩散抑制效果低下。这是因为如后面所述，在该氮浓度区内，由于氮氧化铝薄膜的显著结晶化，形成连接上部电极和硅基板的结晶晶界，硼通过该晶界而向硅基板扩散。另外，关于这些，当使换算膜厚为一定条件时，曲线的形状会有所变化，但是因为介电常数的变化量较小，所以并不受影响。在图4中，针对氮浓度超过75％的区并没有数据，理由同上述相同，这是因为在该氮浓度区中，绝缘性相对于氧化铝显著变差，而且结晶温度显著下降等，根据这些理由，该区并不是适用于本发明的目的的区。
另外，通过使氮氧化铝在氮中迅速加热1分钟并进行X射线衍射测定，从而求取所制作的氮氧化铝的结晶温度与组成的相关性。其结果如图5所示。使用X射线为CuKα(波长：0.15418nm)。测定中使用的氮氧化铝膜的膜厚为25nm。根据图5可知，在非金属原子中的氮浓度超过10％时，结晶温度为800℃以下，由于800℃以上的加热，氮氧化铝引起相分离，并且氮化铝结晶化。由此推论，在非金属原子中的氮浓度超过10％时产生上述这样的杂质扩散。
而且，用TEM观察可以确认，在是具有第1绝缘膜、第2绝缘膜的叠层膜的情况下，作为第1绝缘膜，即使在不是本实施形式这样的氧化硅膜，而是使用硅氮氧化膜等其他绝缘膜的情况下，与硅的界面在热力学方面也是稳定的。由此可知，通过在硅和氮氧化铝的界面设置第1绝缘膜而作为叠层膜，硅界面能级密度降低。
以上是针对将铝用作靶的情况进行了说明，但是即使将氧化铝或者氮化铝或者氮氧化铝中的任意一个用作靶，能得到和将铝用作靶的情况同样的结果。
(第3实施形式)
在第2实施形式中，通过原子层淀积法(ALD法)而形成氮氧化铝。图6中示出了在本实施形式中使用的附有等离子源的原子层淀积装置的示意图。本装置由试样处理室101和交换室102构成，在交换室102内可容纳多枚晶片103。在试样处理室101和交换室102之间设置有闸阀104，各个室内通过由多个泵构成的排气系统105、106而进行排气。
由交换室运送到试样处理室的晶片108的正下方有加热器107，将晶片加热到规定的温度。另外，在晶片108的上方部、在室上部具有ECR等离子源而作为等离子源。
另外，为了在晶片上表面形成金属氮氧化物，通过气体供给系统110～121导入金属材料气体及氧化剂及氮化剂。
气体供给系统110～121由金属材料气体供给系统110～113以及氧化剂供给系统114～117以及氮化剂供给系统118～121构成。各个气体供给系统基本上为相同的结构，由110、114、118的原料筒、111以及113、115以及117、119以及121的停止阀、112、116、120的质量流量控制器构成。在原料筒110中装入有金属材料气体的三甲基铝，在原料筒114中装入有氧化剂的水或者氧，在原料筒118中装入有氮化剂的氨或者肼或者氮。为了质量流量控制器112的正常动作而将三甲基铝的原料筒110加热至45℃。
接着按照成膜顺序进行说明。为了根据ALD法进行氧化铝的淀积，通常用三甲基铝和氧化剂的水进行交替照射。而为了通过ALD法淀积氮氧化铝，在氧化剂的水中加入氨而照射到基板上。
作为基板，使用n型硅基板(100)。淀积装置在10-5Pa以下的减压下进行排气，在基板温度300℃下，首先通过用三甲基铝在分压1P照射10秒钟，接着用H2O和氨的混合气体在1Pa下照射10秒钟。一个周期(循环)的淀积约为0.1nm，反复20次而淀积2nm的氮氧化铝。本方法中，可以确认，通过任意改变H2O和氨的混合比，可以任意改变膜中的氮量。根据上述顺序由原子层淀积法进行成膜时，作为氮氧化铝的构成元素而添加了氮。
接着，在基板温度400℃下，在1个大气压、10分钟的氧气氛中实施退火。退火后在氮氧化铝上形成多晶硅而作为上部电极，其中注入硼，通过氮中的热处理而激活，评价膜特性。可以确认，由本方法淀积的氮氧化铝与由溅射法淀积的所述氮氧化铝膜，在相同的氮含有量的情况下显示出相同的性质。
(第4实施形式)
在第4实施形式中，使用了同第3实施形式相同的ALD法，但是作为氮氧化方法，在第3实施形式中使用了H2O和氨的混合气体，而相对于此，在第4实施形式中进行等离子照射，这一点不同。
在进行等离子照射的情况下，使用和第3实施形式同样的硅基板，使用图6所示的装置。等离子源安装在晶片正上方20cm的位置处。在基板温度300℃下用三甲基铝照射后，以压力10-1Pa导入O2和N2的混合气体，以功率80W照射15秒钟等离子，之后通过交替反复进行各照射而淀积氮氧化铝。一个周期的淀积同样约为0.1nm，反复20次而淀积2nm的氮氧化铝。确认在本方法中，通过任意改变O2和N2的混合比，可以任意改变膜中的氮量。接着，在基板温度400℃下，在1个大气压、10分钟的氧气氛中实施退火。退火后在氮氧化铝上形成多晶硅而作为上部电极，其中注入硼，通过氮中的热处理而激活，评价膜特性。
可以确认根据该方法形成的氮氧化铝与由溅射法淀积的上述氮氧化铝膜，在相同氮含量下显示出相同的性质。另外，在三甲基铝照射后进行水或者氧等离子照射，淀积了通常的氧化铝后，照射氮等离子而使膜中含有氮，以后反复进行各照射而能够淀积相同的膜。
如以上所述，通过ALD法形成的氮氧化铝膜中，固定电荷减少能够抑制杂质扩散，并且可以实现高介电常数。
(第5实施形式)
在第5实施形式中，在硅和氮氧化铝的界面具有氧化硅膜而作为第1绝缘膜，具有层积膜这一点与第3实施形式不同。
根据ALD法而淀积氮氧化铝。作为基板使用附有0.5nm的氧化硅膜(第1绝缘膜)的n型硅基板(100)。以与第3实施形式同样的条件进行三甲基铝照射，接着进行水和氨的混合气体照射。交替反复进行各照射，淀积2nm的氮氧化铝。和第3实施形式同样进行退火以后，形成上部电极而评价膜特性。确认根据本方法淀积的氮氧化铝和由溅射法淀积的所述氮氧化铝膜，在相同的氮含有量下显示出相同的性质。
由第5实施形式形成的氮氧化铝膜，由于作为叠层膜，确认与第3实施形式相比，界面能级密度降低，可以抑制沟道电子的迁移率的低下。作为氮氧化铝膜和硅之间的第1绝缘膜，即使使用氧化硅膜以外的绝缘膜、例如硅氮氧化膜也是相同的。另外，代替使用H2O和氨的混合气体，和第4实施形式同样，使用由O2和N2的混合气体生成的混合等离子，进行等离子照射的情况下，可以得到相同的氮氧化铝膜。
(第6实施形式)
在第6实施形式中，进行这样的方法，即将氧化铝淀积为规定的膜厚，接着从膜表面进行氮化而形成氮氧化铝薄膜。氧化铝用ALD法形成，通过氮等离子(氮离子和氮原子团的混合体)进行氮化反应。
基板使用附有0.5nm的氧化硅膜的n型硅基板(100)，通过ALD法淀积2nm的Al2O3。接着对Al2O3膜表面进行氮等离子照射。在真空反应中将基板导入安装了小型ECR等离子源的所述装置中而进行氮化。可以确认在基板温度300℃、压力10-1Pa、电力80W下进行10分钟的氮化，而在膜中含有氮。
接着，在基板温度400℃下，在1个大气压、10分钟的氧气氛中实施退火。以上的退火的结果是，膜中所含有的大部分的氮脱离，不根据退火前的氮含量，而仅含有约1at％的微量的氮。由于退火造成的氮的脱离，即使在氮化反应中使用氨或肼的情况下也同样发生。由此，通过后氮化，在氧化铝中添加的不易除去的氮的最大量为1at％左右。
接着，在氮氧化铝上形成多晶硅而作为上部电极，其中注入硼，通过氮中的热处理而激活，评价膜特性。进行了以上的氮化处理的膜，与由溅射法淀积的氮量约为1％的氮氧化铝膜显示出同样的性质。
另外，将膜中的固定电荷减少到1/10而连接到硅基板的氮原子的面密度为1×10-10/cm2，可以变小。这是因等离子的高反应性而氮化活性种未到达硅基板的缘故。由此，根据该方法能够制作无阈值漂移、低电压、省电的晶体管。
以上针对使用了氮等离子的例子进行了说明，但是在氮化反应中使用氨或肼进行氮化也能够得到同样的效果。
(第7实施形式)
在第7实施形式中，是在按第6实施形式进行的将氧化铝氮化的方法中，研究由于压力的变化引起的氮的浓度比变化。
在覆盖有氧化硅膜的硅基板上，淀积100nm的氧化铝，使氮压力变化，调查由氮等离子进行氮化时的氮的浓度纵深分布。氮化的条件和第3实施形式相同。当使压力降低时，因为等离子中的粒子的温度上升，氮被添加到更深处，但是在等离子可稳定地生成的最低压力(10-1Pa)时，氮只能加入到5nm左右。因此可知，在对氧化铝进行氮添加时，在使用能够补偿固定电荷的能力高的氮等离子的情况下，氧化铝的膜厚应当为5nm以下。
在以上的实施形式中，作为基板使用了覆盖有氧化硅膜的硅基板，但是它们的结果是，使用硅基板或者覆盖有极薄的硅氮氧化膜中的任意一个的硅基板的情况下都是相同的。
(第8实施形式)
图7D示出了第1实施形式的n型晶体管的截面图。在杂质浓度为5×1015cm-3左右的n型单晶硅基板201上形成STI结构的元件分离区202。另外，在n型晶体管形成区中形成p阱(图中未示)。在由该元件分离区202分离的晶体管区中，形成控制阈值用的杂质浓度为5×1016cm-3左右的p型沟道杂质层(图中未示)，形成由杂质浓度为5×1019cm-3左右的n型扩散层构成的源-漏区203，在沟道区204上，形成硅氮氧化膜205(氧化硅膜的换算膜厚为0.5nm)，进一步在其上形成1.2nm的膜厚的氮氧化铝(N/(O+N)＝5％)206。
在氮氧化铝膜206上相对于源-漏区203自对准地形成由多结晶硅和WSi构成的栅电极207。通过设置在层间绝缘膜208上的接触孔而形成有与源-漏区203电导通的各源-漏电极209。而且由钝化膜210将全体覆盖。
接着，使用图7A～图7D对第1实施形式的n型单体晶体管的制造方法按顺序进行说明。
首先，通过使用过氧化氢、氨、盐酸的混合水溶液的洗净法将n型单晶硅基板201的表面洗净。另外，因为是以洗净单晶硅基板201表面为目的，所以也可以使用上述以外的洗净法。
接着，在硅基板201上形成p阱。接着，使用RIE(Reactive IcnEtch)法在基板201上开槽，在该槽内埋入绝缘膜而形成沟槽型的元件分离区202。
接着，在形成厚度为5nm左右的氧化硅膜211之后，进行沟道离子注入，形成p型沟道杂质层(图中未示)。进一步，通过800℃、10秒钟左右的RTA(Rapid Thermal Anneal)进行p型沟道杂质层的激活(图7A)。
接着，利用氟酸将氧化硅膜剥离，形成硅氮氧化膜205(氧化硅膜换算膜厚为0.5nm)后，通过使用了铝靶的反应性溅射法不进行基板加热而形成氮氧化铝((N/O+N)＝5％)，作为膜厚为1.2nm的金属氮氧化物绝缘膜206。进行反应性溅射时，提供氮·氧混合气体，使室内压力为0.6Pa，RF电源(频率为13.56MHz)的高频的功率为500W。作为靶，不仅可使用铝，也可以使用氧化铝或者氮化铝或者氮氧化铝中的任意一个，不仅可以使用反应性溅射法，也可以使用ALD法或者氧化铝的氮化。
在使用ALD法的情况下，可以与在先前所示的第3、第4、以及第5实施形式中进行的氮氧化铝的形成相同。在使用氧化铝的氮化的情况下，可以与第6实施形式进行的相同。接着，在1个气压的氧气氛下，在400℃下，进行10分钟的退火。
进一步接着，在金属氮氧化物绝缘膜206上通过低压气相成长法(LPCVD)形成多晶硅207。接着，在多晶硅207上形成光致抗蚀剂图形(图中未示)(图7B)。通过将该光致抗蚀剂图形用作蚀刻用掩模的各方异性蚀刻，把多晶硅207和金属氮氧化物绝缘膜206构成图形。
接着，将光致抗蚀剂图形、多晶硅207、金属氧化物绝缘膜206用作离子注入用掩模，通过向基板201注入杂质离子(砷)，相对于多晶硅207、金属氧化物绝缘模206而自对准地形成源-漏区203(图7C)。
接着，除去光致抗蚀剂图形，进行为了激活源-漏以及多晶硅207的热处理(1个气压的氮气氛下，1000℃、1秒钟)。接着形成层间绝缘膜208。接着，形成直到源-漏区203以及多晶硅207为止的接触孔，淀积Co以及TiN(图中未示)，在氮中，在700℃下实施10秒钟的RTA(Rapid Thermal Anneal)处理后，将其进行构图而形成由源电极以及漏电极209以及多晶硅207和WSi构成栅电极(图7D)。
进一步，在氮∶氢比为9∶1的气氛下，在400℃下进行10分钟的退火，最后在全表面上形成钝化膜210，而得到图7D所示的晶体管。
在第8实施形式的晶体管中，因为氮氧化铝不具有固定电荷而且具有高的杂质耐扩散性，所以未发现阈值漂移·沟道中的迁移率的恶化。另外，单位面积的栅电容为3.7(μF/cm2)，超过了在栅绝缘膜的硅换算膜厚为1.0nm时所期待的单位面积的栅电容3.6(μF/cm2)。也就是说，制作的晶体管的栅绝缘膜的硅换算膜厚为1.0nm以下。
另外，图8示出了通过上述工序制作的晶体管的栅泄漏电流密度与栅压的相关性。栅压为1.0V时的栅泄漏电流密度为1A/cm2。另外，通过上述工序制作的晶体管的栅绝缘膜与硅界面的界面能级密度为5×1010/cm2eV。该值和由通常的热氧化形成的氧化硅膜与硅界面的界面能级密度基本是相同的值。确认这样制作的晶体管的动作，显示出正常的动作。
在上述结构中，作为栅电极，在使用硅·锗混晶体的情况下，也能得到与使用多晶硅同样的效果。
(第9实施形式)
图9E示出了第9实施形式的n型单体晶体管的截面图。在杂质浓度为5×1015cm-3左右的n型单晶硅基板301上形成STI结构的元件分离区202。
另外，在n型晶体管形成区中形成p阱(图中未示)。在由该元件分离区302分离的晶体管区中，形成由n型扩散层构成的源-漏区303，该n型扩散层具有杂质浓度为5×1019cm-3左右(303a)和杂质浓度为5×1020cm-3左右(303b)的LDD(Lightly Doped Drain)结构。控制阈值用的杂质浓度为5×1016cm-3左右的p型沟道杂质层选择性地仅形成在沟道区304(图中未示)。
在沟道区304上形成厚度为0.5nm的氧化硅膜305，进一步在其上形成1.2nm膜厚的氮氧化铝(N/(N+O)＝1％)306。另外，在氮氧化铝膜306上相对于源-漏区303b自对准地形成由TiN和W构成的栅电极307。
在金属氮氧化物绝缘膜306和层间绝缘膜308之间有氧化硅膜309。通过设置在层间绝缘膜308和310上的接触孔而形成与各源-漏区303电导通的各源-漏电极311。再由钝化膜312将整体覆盖。
接着，用图9A～图9D顺序说明第9实施形式的单体晶体管的制造方法。
和第1实施形式同样，将n型单晶硅基板301的表面洗净而形成p阱。
接着，利用RIE法在基板301上开槽，在该槽中埋入绝缘膜而形成沟槽型的元件分离区302。接着，形成厚度为5nm左右的氧化硅膜313，在该氧化硅膜上在全表面上淀积膜厚300nm左右的用于形成虚拟栅电极(dummy gate)图案314的多晶硅膜，利用光刻法和RIE法加工成虚拟栅电极图案。在虚拟栅电极图案314上使用了多晶硅是因为，在RIE寸相对于氧化硅膜313容易获得选择比，容易抑制对硅基板301的因RIE的蚀刻损伤。
接着，为了形成LDD结构，将成为虚拟栅电极图案314的多晶硅膜作为掩模，以70KeV、4×1013cm-2左右进行磷的离子注入，形成n-型扩散层303a(图9A)。接着，在全表面上淀积氧化硅膜后，进行全表面的RIE，在虚拟栅电极图案305的侧壁形成厚度为20nm左右的氧化硅膜309。
之后，以30KeV、5×1015cm-2左右进行砷的离子注入，形成n+型扩散层303b，形成LDD结构(图9B)。接着，利用CVD在全表面上淀积300nm左右的氧化硅膜308，在氮的气氛中，在750℃下，进行10分钟的退火。
接着，在氮的气氛中，在950℃下，进行10秒钟的RTA，进行源·漏的离子注入层的激活。
接着借助于CMP(Chemical Mechanical Polishing)对全表面进行平坦化，使成为虚拟栅电极图案314的多晶硅膜的表面露出。
接着，利用RIE选择地除去露出的虚拟栅电极图案314，使氧化硅膜313的表面露出。接着将层间绝缘膜308和侧壁绝缘膜309作为掩模，仅向期望的沟道区304进行离子注入。在n沟道晶体管的情况下，为了设定0.7V程度的阈值，以10KeV、5×1012cm-2左右离子注入硼，仅在沟道区选择性的形成p型沟道区(图9C)。
接着，利用稀释的氟酸除去氧化硅膜313，在露出的硅基板表面上形成膜厚为0.5nm的氧化硅膜305。接着，利用ALD在全表面上淀积膜厚为1.2nm的氧化铝。接着，通过氮等离子将氧化铝进行后氮化，而形成氮氧化铝(N/(O+N)＝1％)，作为金属氮氧化物绝缘膜306。
在淀积氧化铝所使用的ALD法中，作为原料使用三甲基铝，作为氧化剂使用水或者氧等离子。在基板温度300℃下，用1Pa的三甲基铝照射10秒钟，接着进行氧化剂照射，通过交替反复进行上述照射而成膜。另外在使用等离子的情况下，以电力80W照射15秒等离子。
在此，在氧化铝的淀积中使用了ALD法，也可以使用反应性溅射法。在为了将氧化铝氮化而使用氮等离子的情况下，在基板温度300℃、压力10-1Pa、电力800W的条件下进行10分钟的氮化。另外，在氮化中也可以使用氨或者肼而进行。另外，在此，是通过氧化铝的氮化而淀积氮氧化铝，但是也可以直接淀积氮氧化铝。
接着，在氮气氛中，在800℃下，进行10秒钟的RTA，进行沟道区杂质的激活。另外，通过该工序，存在于硅基板301·氧化硅膜305的界面的悬空键的数量减少，可以实现界面能级密度的减少。进一步，在氮气氛中，在400℃下，进行10分钟的热处理，对氮氧化铝(N/(O+N)＝1％)薄膜中的氧空穴进行补偿。
接着，在全表面上形成TiN以及W形成作为栅电极307。接着对全表面进行CMP，从而将栅电极和金属氮氧化物绝缘膜306埋入除去了虚拟栅电极后的槽中，形成栅电极307(图9D)。
接着，在全表面上，淀积200nm的程度的氧化硅膜，作为层间绝缘膜310，形成到达源-漏区303的接触孔。
接着，淀积Co以及TiN(图中未示)以及W，在氮气氛中，在700℃下，进行10秒钟的RTA(Rapid Thermal Anneal)处理后，将其进行构图而形成源电极以及漏电极311。进一步，在氮∶氢比为9∶1的气氛中，在400℃下，进行10分钟的退火，最后在全表面上形成钝化膜312，得到图9E所示的晶体管。
本发明人确认，这样形成的晶体管的性能与第8实施形式的晶体管具有同等的性质，进行正常的工作。
象本实施例这样，将作为金属氮化物的TiN用于栅电极的情况下，因为氮氧化铝具有高的耐杂质扩散性，所以可以抑制氮金属氮化物逃逸。由此可以抑制栅电极形成以后的晶体管制作工艺中的阈值变动。另外可以确定在栅电极是将Ti、Zr、Hf、W、Ta的氮化物及其化合物或者其中的几个叠层后的栅电极的情况下，具有相同的效果。
另外，在氧化铝的氮化后，当除去通过热处理而容易脱离的氮后，在栅绝缘膜淀积以后的工艺中，可以抑制硅基板的氮化。其结果是，确认可以实现具有良好的迁移率的晶体管。
工业上的可利用性
根据本发明的半导体器件及其制造方法，可以满足栅长为0.05μm等级的半导体晶体管的栅绝缘膜所要求的特性。特别是，因为可以减少膜中固定电荷，抑制杂质扩散，所以可以防止阈值漂移·迁移率的恶化。

Claims (90)

1、一种半导体器件，具有MIS(金属-绝缘膜-半导体)结构，其特征在于，所述半导体是以硅为主的膜，所述绝缘膜是以Al、O、N原子为主体的膜。
2、如权利要求1所述的半导体器件，其特征在于，所述半导体为硅。
3、如权利要求1或2所述的半导体器件，其特征在于，所述绝缘膜的非金属原子中的氮浓度比为0.1％以上10％以下。
4、如权利要求1或2所述的半导体器件，其特征在于，所述绝缘膜的膜厚为5nm以下。
5、如权利要求3所述的半导体器件，其特征在于，所述绝缘膜的膜厚为5nm以下。
6、如权利要求1所述的半导体器件，其特征在于，所述半导体是(1-x-y)Si·xGe·yC，其中，0≤x≤0.2，0≤y≤0.01。
7、如权利要求1、2、5中任意一项所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
8、如权利要求3所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
9、如权利要求4所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
10、一种半导体器件，具有MIS(金属-绝缘膜-半导体)结构，其特征在于，所述半导体是以硅为主的膜，所述绝缘膜是(1-x)AlO3/2·xAlN，其中0＜x＜1。
11、如权利要求10所述的半导体器件，其特征在于，所述半导体为硅。
12、如权利要求10或11所述的半导体器件，其特征在于，所述绝缘膜的非金属原子中的氮浓度比为0.1％以上10％以下。
13、如权利要求10或11所述的半导体器件，其特征在于，所述绝缘膜的膜厚为5nm以下。
14、如权利要求12所述的半导体器件，其特征在于，所述绝缘膜的膜厚为5nm以下。
15、如权利要求10所述的半导体器件，其特征在于，所述半导体是(1-x-y)Si·xGe·yC，其中，0≤x≤0.2，0≤y≤0.01。
16、如权利要求10、11、14中任意一项所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
17、如权利要求12所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
18、如权利要求13所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
19、一种半导体器件，备有晶体管，所述晶体管具有源区、漏区、由所述源区和所述漏区所夹着的沟道区、以及与所述沟道区隔着绝缘膜而形成的栅电极，其特征在于，
所述沟道区是以硅为主的膜，所述绝缘膜是以Al、O、N原子为主体的膜。
20、如权利要求19所述的半导体器件，其特征在于，所述沟道区为硅。
21、如权利要求19或20所述的半导体器件，其特征在于，所述绝缘膜的非金属原子中的氮浓度比为0.1％以上10％以下。
22、如权利要求19或20所述的半导体器件，其特征在于，所述绝缘膜的膜厚为5nm以下。
23、如权利要求21所述的半导体器件，其特征在于，所述绝缘膜的膜厚为5nm以下。
24、如权利要求19、20、23中任意一项所述的半导体器件，其特征在于，所述栅电极是多晶硅或者硅锗混晶体。
25、如权利要求21所述的半导体器件，其特征在于，所述栅电极是多晶硅或者硅锗混晶体。
26、如权利要求22所述的半导体器件，其特征在于，所述栅电极是多晶硅或者硅锗混晶体。
27、如权利要求19、20、23中任意一项所述的半导体器件，其特征在于，所述栅电极是金属氮化物。
28、如权利要求21所述的半导体器件，其特征在于，所述栅电极是金属氮化物。
29、如权利要求22所述的半导体器件，其特征在于，所述栅电极是金属氮化物。
30、如权利要求19、20、23、25、26、28、29中任意一项所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
31、如权利要求21所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
32、如权利要求22所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
33、如权利要求24所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
34、如权利要求27所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
35、一种半导体器件，各有晶体管，所述晶体管具有源区、漏区、由所述源区和所述漏区所夹着的沟道区、以及与所述沟道区隔着绝缘膜而形成的栅电极，其特征在于，
所述沟道区是以硅为主的膜，所述绝缘膜是(1-x)AlO3/2·xAlN，其中0＜x＜1。
36、如权利要求35所述的半导体器件，其特征在于，所述沟道区为硅。
37、如权利要求35或36所述的半导体器件，其特征在于，所述绝缘膜的非金属原子中的氮浓度比为0.1％以上10％以下。
38、如权利要求35或36所述的半导体器件，其特征在于，所述绝缘膜的膜厚为5nm以下。
39、如权利要求37所述的半导体器件，其特征在于，所述绝缘膜的膜厚为5nm以下。
40、如权利要求35、36、39中任意一项所述的半导体器件，其特征在于，所述栅电极是多晶硅或者硅锗混晶体。
41、如权利要求37所述的半导体器件，其特征在于，所述栅电极是多晶硅或者硅锗混晶体。
42、如权利要求38所述的半导体器件，其特征在于，所述栅电极是多晶硅或者硅锗混晶体。
43、如权利要求35、36、39中任意一项所述的半导体器件，其特征在于，所述栅电极是金属氮化物。
44、如权利要求37所述的半导体器件，其特征在于，所述栅电极是金属氮化物。
45、如权利要求38所述的半导体器件，其特征在于，所述栅电极是金属氮化物。
46、如权利要求35、36、39、41、42、44、45中任意一项所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
47、如权利要求37所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
48、如权利要求38所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
49、如权利要求40所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
50、如权利要求43所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
51、一种半导体器件，备有晶体管，所述晶体管具有源区、漏区、由所述源区和所述漏区所夹着的沟道区、与所述沟道区隔着第1绝缘膜、第2绝缘膜而形成的栅电极，其特征在于，
第1绝缘膜是氧化硅膜或者硅氮氧化膜，
第2绝缘膜是以Al、O、N原子为主体的膜。
52、如权利要求51所述的半导体器件，其特征在于，所述沟道区是以硅为主的膜。
53、如权利要求51或52所述的半导体器件，其特征在于，所述沟道区为硅。
54、如权利要求51或52所述的半导体器件，其特征在于，相对于第2绝缘膜，第1绝缘膜存在于沟道区侧。
55、如权利要求53所述的半导体器件，其特征在于，相对于第2绝缘膜，第1绝缘膜存在于沟道区侧。
56、如权利要求51、52、55中任意一项所述的半导体器件，其特征在于，所述栅电极是多晶硅或者硅锗混晶体。
57、如权利要求53所述的半导体器件，其特征在于，所述栅电极是多晶硅或者硅锗混晶体。
58、如权利要求54所述的半导体器件，其特征在于，所述栅电极是多晶硅或者硅锗混晶体。
59、如权利要求51、52、55中任意一项所述的半导体器件，其特征在于，所述栅电极是金属氮化物。
60、如权利要求53所述的半导体器件，其特征在于，所述栅电极是金属氮化物。
61、如权利要求54所述的半导体器件，其特征在于，所述栅电极是金属氮化物。
62、如权利要求51、52、55、57、58、60、61中任意一项所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
63、如权利要求53所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
64、如权利要求54所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
65、如权利要求56所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
66、如权利要求59所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
67、一种半导体器件，备有晶体管，所述晶体管具有源区、漏区、由所述源区和所述漏区所夹着的沟道区、与所述沟道区隔着第1绝缘膜、第2绝缘膜而形成的栅电极，其特征在于，
第1绝缘膜是氧化硅膜或者硅氮氧化膜，
第2绝缘膜是(1-x)AlO3/2·xAlN，其中0＜x＜1。
68、如权利要求67所述的半导体器件，其特征在于，所述沟道区是以硅为主的膜。
69、如权利要求67或68所述的半导体器件，其特征在于，所述沟道区为硅。
70、如权利要求67或68所述的半导体器件，其特征在于，相对于第2绝缘膜，第1绝缘膜存在于沟道区侧。
71、如权利要求69所述的半导体器件，其特征在于，相对于第2绝缘膜，第1绝缘膜存在于沟道区侧。
72、如权利要求67、68、71中任意一项所述的半导体器件，其特征在于，所述栅电极是多晶硅或者硅锗混晶体。
73、如权利要求69所述的半导体器件，其特征在于，所述栅电极是多晶硅或者硅锗混晶体。
74、如权利要求70所述的半导体器件，其特征在于，所述栅电极是多晶硅或者硅锗混晶体。
75、如权利要求67、68、71中任意一项所述的半导体器件，其特征在于，所述栅电极是金属氮化物。
76、如权利要求69所述的半导体器件，其特征在于，所述栅电极是金属氮化物。
77、如权利要求70所述的半导体器件，其特征在于，所述栅电极是金属氮化物。
78、如权利要求67、68、71、73、74、76、77中任意一项所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
79、如权利要求69所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
80、如权利要求70所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
81、如权利要求72所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
82、如权利要求75所述的半导体器件，其特征在于，所述绝缘膜为(1-y){(1-x)AlO3/2·xAlN}·yHfO2，其中，0＜x＜1，y为0.2以下。
83、一种绝缘膜的制造方法，其特征在于，
淀积铝，
同时提供氧化剂和氮化剂，进行氧化和氮化，
由此，形成氮氧化铝膜。
84、如权利要求83所述的绝缘膜的制造方法，其特征在于，所述绝缘膜的非金属原子中的氮浓度比为0.1％以上10％以下。
85、一种绝缘膜的制造方法，其特征在于，
淀积铝，
交替提供氧化剂和氮化剂，进行氧化和氮化，
由此，形成氮氧化铝膜。
86、如权利要求85所述的绝缘膜的制造方法，其特征在于，所述绝缘膜的非金属原子中的氮浓度比为0.1％以上10％以下。
87、一种绝缘膜的制造方法，其特征在于，
淀积氧化铝，
将所述氧化铝氮化，
由此，形成氮氧化铝膜。
88、如权利要求87所述的绝缘膜的制造方法，其特征在于，所述绝缘膜的非金属原子中的氮浓度比为0.1％以上10％以下。
89、一种半导体器件的制造方法，其特征在于，包含借助于权利要求83～88中任意一项所述的方法形成绝缘膜的工序。
90、一种半导体器件的制造方法，其特征在于，包含借助于权利要求83～89中任意一项所述的方法形成栅绝缘膜的工序。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6680130B2 (en) * 2002-05-28 2004-01-20 Agere Systems, Inc. High K dielectric material and method of making a high K dielectric material
US6954121B2 (en) * 2003-06-09 2005-10-11 Agilent Technologies, Inc. Method for controlling piezoelectric coupling coefficient in film bulk acoustic resonators and apparatus embodying the method
JP4887604B2 (ja) * 2003-08-29 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4741792B2 (ja) * 2003-12-18 2011-08-10 日本電気株式会社 窒化物半導体ｍｉｓ型電界効果トランジスタの製造方法
KR20050065716A (ko) * 2003-12-23 2005-06-30 삼성전자주식회사 강유전성 액정 소자의 배향 방법 및 배향 장치
JP2005260091A (ja) * 2004-03-12 2005-09-22 Philtech Inc 半導体装置およびその製造方法
KR100609542B1 (ko) * 2004-06-08 2006-08-08 주식회사 하이닉스반도체 알루미늄 질화막을 게이트 절연막으로 하는 반도체 소자의게이트 전극 제조 방법
KR20060072680A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 장치의 커패시터 및 그 제조방법
JP4867225B2 (ja) * 2005-07-27 2012-02-01 セイコーエプソン株式会社 半導体基板の製造方法及び、半導体装置の製造方法
US7436034B2 (en) * 2005-12-19 2008-10-14 International Business Machines Corporation Metal oxynitride as a pFET material
US20070141798A1 (en) * 2005-12-20 2007-06-21 Intel Corporation Silicide layers in contacts for high-k/metal gate transistors
JP4864498B2 (ja) * 2006-03-15 2012-02-01 株式会社東芝 半導体装置およびその製造方法
US7910497B2 (en) * 2007-07-30 2011-03-22 Applied Materials, Inc. Method of forming dielectric layers on a substrate and apparatus therefor
JP4963455B2 (ja) * 2007-09-04 2012-06-27 国立大学法人北海道大学 半導体基板の表面に絶縁膜を形成する方法と装置
JP5663305B2 (ja) * 2007-09-07 2015-02-04 フジフィルム マニュファクチュアリング ヨーロッパ ビー．ヴィ． 大気圧グロー放電プラズマを用いる原子層堆積の方法及び装置
GB0805328D0 (en) * 2008-03-25 2008-04-30 Aviza Technologies Ltd Deposition of an amorphous layer
JP5136986B2 (ja) * 2008-04-30 2013-02-06 独立行政法人産業技術総合研究所 圧電体の製造方法および圧電素子
KR101648927B1 (ko) 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8492756B2 (en) 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101836532B1 (ko) 2009-09-04 2018-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US20110083735A1 (en) * 2009-10-13 2011-04-14 Ips Ltd. Solar cell and method of fabricating the same
KR20110049218A (ko) * 2009-11-04 2011-05-12 삼성전자주식회사 태양 전지 및 그 제조 방법
JP2011151366A (ja) * 2009-12-26 2011-08-04 Canon Anelva Corp 誘電体膜の製造方法
CN102534488A (zh) * 2010-12-30 2012-07-04 鸿富锦精密工业（深圳）有限公司 具有硬质涂层的被覆件及其制备方法
US20190148234A1 (en) * 2011-06-28 2019-05-16 Monolithic 3D Inc. Method for producing a 3d memory device
JP5789149B2 (ja) * 2011-07-21 2015-10-07 Ｊｓｗアフティ株式会社 原子層成長方法及び原子層成長装置
JP6272830B2 (ja) * 2012-04-24 2018-01-31 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 低エッチング速度のハードマスク膜のための酸素ドーピングを伴うｐｖｄａｌｎ膜
JP2014057039A (ja) * 2012-08-10 2014-03-27 Fujifilm Corp 半導体基板製品の製造方法及びエッチング液
JP2014110402A (ja) * 2012-12-04 2014-06-12 Rohm Co Ltd 半導体装置
KR102079715B1 (ko) * 2013-02-13 2020-02-20 삼성전자주식회사 박막 및 그 형성방법과 박막을 포함하는 반도체소자 및 그 제조방법
CN103500763B (zh) * 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
US9379164B2 (en) * 2014-03-06 2016-06-28 Kabushiki Kaisha Toshiba Integrated circuit device
CN103887163B (zh) * 2014-04-03 2016-04-20 中国科学院半导体研究所 用于SiC基MOS器件栅介质薄膜的制备方法
JP6102823B2 (ja) * 2014-05-14 2017-03-29 信越半導体株式会社 Ｓｏｉ基板の評価方法
CN106298780A (zh) * 2016-09-27 2017-01-04 中国科学院微电子研究所 一种InP衬底MOSCAP的结构及其制备方法
US10176984B2 (en) 2017-02-14 2019-01-08 Lam Research Corporation Selective deposition of silicon oxide
US10242866B2 (en) * 2017-03-08 2019-03-26 Lam Research Corporation Selective deposition of silicon nitride on silicon oxide using catalytic control
US10043656B1 (en) 2017-03-10 2018-08-07 Lam Research Corporation Selective growth of silicon oxide or silicon nitride on silicon surfaces in the presence of silicon oxide
US9911595B1 (en) 2017-03-17 2018-03-06 Lam Research Corporation Selective growth of silicon nitride
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
JP6346341B2 (ja) * 2017-05-15 2018-06-20 ローム株式会社 半導体装置
WO2019028120A1 (en) * 2017-08-01 2019-02-07 Applied Materials, Inc. METHODS OF POST-PROCESSING METAL OXIDE
JP2019087698A (ja) * 2017-11-10 2019-06-06 株式会社日立製作所 半導体装置および半導体装置の製造方法
JP6773629B2 (ja) * 2017-11-22 2020-10-21 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、昇降機、電源回路、及び、コンピュータ
US10460930B2 (en) 2017-11-22 2019-10-29 Lam Research Corporation Selective growth of SiO2 on dielectric surfaces in the presence of copper
WO2019169335A1 (en) 2018-03-02 2019-09-06 Lam Research Corporation Selective deposition using hydrolysis
JP2018129558A (ja) * 2018-05-24 2018-08-16 ローム株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246076B1 (en) * 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5833841A (ja) * 1981-08-24 1983-02-28 Hitachi Ltd 半導体装置
JPS6423571A (en) 1987-07-20 1989-01-26 Nec Corp Semiconductor element
JP2518406B2 (ja) * 1989-06-23 1996-07-24 日本電気株式会社 容量絶縁膜の形成方法
JP3388001B2 (ja) 1993-12-27 2003-03-17 三菱電機株式会社 電荷蓄積素子、不揮発性メモリ素子及び絶縁ゲート型トランジスタ
JPH10178170A (ja) * 1996-12-19 1998-06-30 Fujitsu Ltd 半導体装置及びその製造方法
US6020243A (en) * 1997-07-24 2000-02-01 Texas Instruments Incorporated Zirconium and/or hafnium silicon-oxynitride gate dielectric
US6297538B1 (en) * 1998-03-23 2001-10-02 The University Of Delaware Metal-insulator-semiconductor field effect transistor having an oxidized aluminum nitride gate insulator formed on a gallium nitride or silicon substrate
JP2000058832A (ja) * 1998-07-15 2000-02-25 Texas Instr Inc <Ti> オキシ窒化ジルコニウム及び／又はハフニウム・ゲ―ト誘電体
US6060755A (en) * 1999-07-19 2000-05-09 Sharp Laboratories Of America, Inc. Aluminum-doped zirconium dielectric film transistor structure and deposition method for same
KR100343210B1 (ko) * 1999-08-11 2002-07-10 윤종용 단일 전자 충전 ｍｎｏｓ계 메모리 및 그 구동 방법
JP2001077355A (ja) * 1999-08-13 2001-03-23 Texas Instr Inc <Ti> トランジスタを形成する方法
JP3425579B2 (ja) * 1999-12-08 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP4505098B2 (ja) * 2000-03-08 2010-07-14 株式会社アルバック 絶縁膜の成膜方法及びその成膜装置
US6383873B1 (en) * 2000-05-18 2002-05-07 Motorola, Inc. Process for forming a structure
US6664186B1 (en) * 2000-09-29 2003-12-16 International Business Machines Corporation Method of film deposition, and fabrication of structures
JP2002184973A (ja) * 2000-12-11 2002-06-28 Hitachi Ltd 半導体装置及びその製造方法
US7192827B2 (en) * 2001-01-05 2007-03-20 Micron Technology, Inc. Methods of forming capacitor structures
JP2002299607A (ja) * 2001-03-28 2002-10-11 Toshiba Corp Ｍｉｓ型電界効果トランジスタ及びこれの製造方法
US6891231B2 (en) * 2001-06-13 2005-05-10 International Business Machines Corporation Complementary metal oxide semiconductor (CMOS) gate stack with high dielectric constant gate dielectric and integrated diffusion barrier

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246076B1 (en) * 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures

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