CN1336691A - 带无接点位线的闪速存储器单元及其制造方法 - Google Patents

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Abstract

本发明公开了一种存储器单元阵列及其制造方法,其中,在基片上为多个存储器单元中的每一个形成浮动栅,控制栅成型在每一个浮动栅上面并与之垂直对准,源极区成型在两者之间的基片上,并与相邻单元中的浮动栅的第一边缘部分局部重叠,位线形成在相邻单元中浮动栅的第二边缘部分之间的基片中部,跨过控制栅、浮动栅、位线和源极区形成选择栅。

Description

带无接点位线的闪速存储器 单元及其制造方法
本发明总的涉及一种半导体装置，更具体地涉及一种带无接点位线的闪速存储单元。
可电编程的只读存储器(EPROM)广泛用作非易失存储器，即使电源断开它也能保持数据不变。然而，EPROM装置的主要缺点是它必须暴露在紫外光中约20分钟以擦除数据。这是极不方便的，是因为当需要改变数据时，必须把EPROM装置从它的插座中拔出再放到紫外光源下。
可电擦除的可编程只读存储器(EEPROM)克服了该缺点，并允许在一个短得多的时间周期内将数据电擦除，此时间通常少于两秒。但它仍然具有的缺点在于必须基于一个字节一个字节地擦除数据。
闪速EEPROM与EEPROM类似，其数据能较快地电擦除。但是，对闪速EEPROM，数据是按块擦除的，每块的大小范围通常在128个字节至64K字节间，而不是基于一个字节一个字节地擦除。
通常，有两种基本类型的非易失存储器单元结构：叠栅结构和分裂栅结构。叠栅存储器单元通常包括浮动栅和控制栅，控制栅位于浮动栅的正上方。分裂栅存储单元中，控制栅仍然位于浮动栅的上方，但它横向偏离了浮动栅。叠栅单元的制造工艺通常比分裂栅单元的制造工艺简单。但是，叠栅单元有过度擦除的问题，而分裂栅单元没有该问题。该问题一般通过擦除循环后由阈值电压保持在1.0-2.0伏的单元解决，而因此增加了电路设计的复杂程度。
尽管分裂栅存储单元没有过度擦除的问题，但是它通常包括一个被认为是选择栅的附加栅。这些单元通常在包含较复杂工艺步骤的双重或三重工艺中制造。此外，分裂栅单元通常比叠栅单元大。但是，由于在没有过度擦除的问题时分裂栅单元的电路设计比较简单是可能的，所以它得到了广泛使用，特别是在嵌入式非易失存储器应用中。
分裂栅存储单元一般通过以下形成，首先用一个光刻掩模确定浮动栅图形，之后，用另一光刻掩模确定控制栅(或选择栅)的图形。例如，见美国专利4,794,565、5,029,130和5,455,792。但是，该方法有实质上的局限和缺点。在确定浮动栅的光刻步骤中，浮动栅的角趋于变成圆弧状。而且，光刻步骤中会出现图形移位，造成浮动栅、有源区和控制(或选择)栅错对。而且在两个相邻存储器单元共享相同的源极区或漏极区的典型单元阵列布图中，渐增的错对会使一个单元比另一个单元更坏。某些情况下，错对的影响会坏到使阵列中的一些存储单元中的浮动栅或选择栅具有极短的沟道长度和/或可能出现刻穿的程度，其结果是，不能清楚识别存储器单元的逻辑状态。这就造成制造工艺的控制极其困难和/或迫使单元阵列布图做得很大，以给工艺偏差提供更大的公差。例如，在美国专利5,364,806中，存储器单元有两个浮动栅晶体管，它们共享横跨叠置的控制栅与浮动栅、选择栅沟道区和位线扩散区的同一选择栅，并被其分隔开。
存储单元通过迫使电子远离浮动栅迁移而擦除，所以它将荷正离子。这一般通过Fowler-Nordheim隧道效应来完成，其中厚度约为70-120埃的隧道氧化物形成于单晶硅基片与浮动栅之间。之后，隧道氧化物上施加较强的电场(大于10mV/cm)，电子从浮动栅向位于下面的源极、漏极或沟道区穿过隧道。该技术在叠栅单元和分裂栅单元中广泛使用，而且，在美国专利5,402,371、5,284,784、5,455,792和5,364,806中有更详细说明。
形成擦除通道的其它方式是在两层多晶硅(Poly-Si)层之间生长电介质膜作为隧道电介质。美国专利5,029,130公开了在浮动栅上形成锐利边缘以提高围绕其的局部电场，且擦除通道位于锐利边缘和控制栅之间。通过增加作为跨越或覆盖在浮动栅和控制栅上的擦除层的第三多晶硅层，在浮动栅侧壁和擦除层之间可以形成擦除通道。美国专利5,847,996和5,643,812公开了该技术。
通过迫使电子贯穿进浮动栅中，以使它变成荷负电，也可以使Fowler-Nordheim隧道效应用于编程存储单元。例如，美国专利5,402,371中给出了迫使电子从浮动栅之下的沟道区贯穿进入浮动栅的情形。该技术广泛用于叠栅单元以及分裂栅单元。
编程一分裂栅存储单元的另一种方式是用沟道热载流子注入法。在编程操作中，由源极向漏极漂移的电子被贯穿沟道区上的高电场加速，且一些电子在漏结附近被加热。同样，由于由控制栅或与浮动栅局部重叠的源极区或漏极区供给的耦合电压，所以在编程操作中，浮动栅电压通常是高电压。一些热电子可以被所产生的垂直电场加速，因此，它们随后超过栅氧化物的能垒而注入浮动栅中。美国专利4,794,565、5,029,130、5,455,792和5,364,806中能找到该技术的例子。
图1示出分裂栅存储单元，它具有位于浮动栅13和控制栅14一侧的多晶硅选择栅12。在编程模式中，控制栅有高偏置电压(约18V)，而源极16、漏极17和选择栅12的偏置电压为0V。因此，在发生Fowler-Nordheim隧道效应的栅氧化物18上建立了一个强电场，它导致电子从沟道区贯穿入浮动栅中。
在擦除模式中，向P型势阱19施加约9V的正电压，控制栅加约9V的负电压，而源极、漏极和选择栅保持开路。该模式中，贯穿栅氧化物18的强电场将启动Fowler-Nordheim隧道效应，于是电子将从浮动栅贯穿进浮动栅下部的沟道区里。
图2示出分裂栅存储器单元，它具有浮动栅21、控制栅22和选择栅23，且选择栅的一部分跨越控制栅。在编程模式中，控制栅偏置为约12伏的高电压，选择栅和漏结24偏压为约3V，源结26接地。因这些偏置电压，漏极至源极的电压降大部分在中间沟道区27，在此区建立了强电场。耦合到控制栅的浮动栅的电压高于中间沟道区的电压，形成垂直电场。从源极流到漏极的电子被中间沟道区中的高电场加速并加热，其中的一些电子用于被垂直电场加速而注入浮动栅。
在擦除模式中，控制栅偏置约12V的负电压，而漏结偏置为约3V的电压，选择栅和源结接地。现在浮动栅和位于浮动栅之下的漏极区之间的隧道氧化物28建立了高电压。这引起电子从浮动栅贯穿到浮动栅下部的漏极区的部分中去。
本发明的总体目的是提供一种新的改进的存储单元阵列及其制造方法。
本发明的另一目的是提供一种克服现有技术局限和缺点的存储单元阵列以及具有上述特征的方法。
本发明的这些目的和其它目的是通过提供一种存储器单元阵列及其制造工艺来实现的，其中，在基片上对多个存储器单元中的每一个形成浮动栅，控制栅成形在浮动栅上，并与每个浮动栅垂直对齐，源极区形成在两者间的基片上，并被相邻单元中的浮动栅的第一边缘部分局部重叠，位线形成在相邻单元中浮动栅的第二边缘之间的基片中部，而选择栅跨过控制栅、浮动栅、位线和源极区形成。
图1是现有技术的侧壁型EEPROM存储单元的横截面图；
图2是现有技术的闪速EEPROM存储器单元的横截面图，其中，选择栅的一部分跨过控制栅；
图3是根据本发明的闪速存储器阵列的一实施例的俯视图，其中，浮动栅沿有源区边缘自对准；
图4是沿图3中4-4线的放大的简化的横截面图；
图5A-5F是与图4相似的放大的简化的横截面图，示出了用于图3所示存储器单元阵列制造方法的一实施例中的步骤。
图6是沿图3中6-6线取得的放大的横截面图；
图7与图6相似，是根据本发明的闪速存储器阵列的一实施例图，带有浅沟隔离；
图8是根据本发明的闪速存储器单元阵列的一实施例的俯视图，其中，浮动栅没有与有源区边缘自对准；
图9是图3和图8所示存储器单元阵列的电路图；
图3-4所示实施例中，存储器单元31、32形成在其中形成有源极区34和位线36的硅基片33上。存储器单元有浮动栅37，在浮动栅与基片之间有一层薄氧化层38。控制栅39堆叠在浮动栅上，并与浮动栅垂直对准，它们之间有一绝缘膜41。该膜优选地包括一氧化物顶层、一氮化物中间层和一氧化物底层。控制栅比浮动栅窄，且浮动栅的侧边缘延伸出控制栅的侧边缘。
选择栅42跨过控制栅和浮动栅，厚电介质膜43把选择栅与控制栅分开，而薄隧道氧化物44把选择栅与浮动栅分开。厚电介质膜46设在选择栅与基片之间。
浮动栅的侧边缘37A被突出或向外倒圆，而选择栅侧壁上的相对部分凹下或向内倒圆，如42A所示。由于浮动栅较薄，所以弧度较尖锐，通过浮动栅和选择栅的圆弧形边缘37A、42A间的隧道氧化物44形成擦除通道。
存储器单元31、32中，两个选择栅晶体管47共用同一选择栅42和同一位线扩散区36，而源极区34被两个相邻存储器单元的浮动栅部分重叠。
如图3所示，浮动栅的边缘37B与隔离区48的边缘自对准，因而，与有源区边缘自对准。如该图所示，控制栅39在水平方向跨过浮动栅和隔离区，而选择栅42在垂直方向跨过叠置的控制栅和浮动栅、源扩散区34、位线扩散区36及隔离区48的边缘。
图5A至5F示出制备图3至4所示存储器单元阵列的目前优选的方法。
硅基片33可以是P型势阱材料、N型势阱材料或简单的P型材料。在硅基片上热生长厚度约为70-250埃的氧化物层38以构成栅极氧化物，而在氧化物层上淀积多晶硅或非晶硅层37(多晶硅-1层)用于浮动栅。多晶硅-1层具有100-1000埃的厚度，且优选地是掺杂磷、砷或硼至约1017至1020每立方厘米的水平。
然后在多晶硅-1层上形成电介质膜41(硅间介质层(the inter-polydielectric))。该膜可以是纯的氧化物，也可以是氧化物和氮化物的组合。在本优选实施例中，它包括约30-100埃厚的顶部氧化物层41A，约60-300埃厚的中间氮化物层41B和约30-100埃厚的底部氧化物层41C。
第二多晶硅层39(多晶硅-2层)沉积在介质层41上。这一层具有约1500-3500埃的厚度，掺杂有磷、砷或硼至1020/cm3至1021/cm3水平。多晶硅-2层上沉积厚度约为300-1000埃的CVD氧化物层或氮化物层51。
用光刻掩模(未示出)，对氧化物或氮化物层51和多晶硅-2层39进行各向异性刻蚀以形成控制栅，如图5B所示。此后，在晶片上淀积厚度约为1000-3000埃的诸如氧化物或氮化物的介质膜。之后，对介质膜进行各向异性刻蚀，以除去平坦区上的介质材料，留下围绕控制栅边缘的介质隔层52，如图5C所示。
用控制栅和介质隔层52作掩模，进行离子注入，在基片中形成扩散区34、36。这些区域中含有与硅基片类型相反的掺杂物。于是，例如，对P型基片，扩散区掺杂有N型材料如砷或磷。
在刻蚀掉介质隔层后，在控制栅周围形成介质膜43，如图5D所示。该介质膜可以是纯的热氧化物或者是氧化物和氮化物的组合。之后，进行光刻步骤以露出源极区，并再进行离子注入以制成源极区34。这里，掺杂物类型仍与基片类型相反，例如，相对于P型硅基片为砷或磷掺杂物。
利用控制栅39的介质材料43作掩模，各向异性刻蚀掉硅间介质层41和多晶硅-1层37，并然后进行热氧化。如图5E所示，该氧化作用导致用于选择栅的栅氧化层46的形成，以及在浮动栅37边缘的多晶氧化物层44的形成。与此同时，围绕控制栅的氧化物层43的厚度增大。栅氧化物层46的厚度约为100-400埃，而多晶氧化物层44的厚度优选地是100-300埃。如果需要，可在热氧化之后沉积厚度约为50-200埃的薄CVD氧化物层，以提高氧化物膜质量，并降低选择栅与浮动栅之间的干扰。
热氧化步骤中，由于对于多晶硅-1层的氧化速率氧化层38、41界面附近的比多晶硅-1层中心部分的快，因此，浮动栅的侧边缘或侧壁37A变成尖锐的圆弧形。该尖锐圆弧的曲率使电场增强，该电场使电子极容易穿出浮动栅经该区域到达选择栅侧壁的凹弧部分。圆角还能消除局部俘获效应，当存储器单元按擦除模式工作而电子从浮动栅贯穿到选择栅时，在多晶硅-1层的方形角附近的隧道氧化物中会出现此效应。因此，能提高存储器单元的周期(cycle)性能。
这些步骤的结果是，控制栅与浮动栅自对准，且控制栅比浮动栅窄，浮动栅的侧边缘37A延伸出控制栅的侧边缘。
热氧化后，贯穿整个晶片形成第三硅层42(多晶硅-3层)。该层通常由掺杂的多晶硅或多晶材料(polycide)制成，其厚度约为1500-4000埃。之后，在多晶硅-3层上形成光刻掩模，以确定选择栅图形，然后多晶硅3层经掩模刻蚀，形成选择栅42。在选择栅的侧壁42A中反映出浮动栅边缘37A的圆弧曲率，是因为它们形成在与该边缘曲率相同的隧道氧化层44上。
如图6所示，本实施例中采用LOCOS(硅的局部氧化)，浮动栅沿隔离氧化物层48的侧壁延伸，以提供更大的表面积以用于与控制栅耦合。图7所示实施例是相似的，只是它采用了浅沟道隔离而不是LOCOS隔离。
现在以如下表所示施加的偏压说明存储器单元的操作。
表1
  操作模式        控制栅(V)      选择栅(V)      位线(V)         源V)
  选用   不选用   选用  不选用  选用  不选用   选用  不选用
  擦除  -7至-12     0   3至7   3至7  浮动   浮动   浮动   浮动
  编程   7至12   -5至-7  1.5至3  1.5至3    0     0   4至8     0
  读取   1至3   -5至-7   3至5   3至5    0     0  1.5至3     0
擦除操作中，迫使浮动栅内侧的电子穿入选择栅，而正离子在浮动栅内侧占多数。通常，当贯穿隧道氧化物层的电场大于10MV/cm时，Fowler-Nordheim隧道效应变得很显著，且具有足够能量的电子从阴极贯穿到阳极。但是，随阴极曲率的增加，因有效电场增强而Fowler-Nordheim隧道效应所需电压下降。如果需要，这种增强也有可能采用更厚的隧道氧化物层并依然保持足够的电子贯通。在擦除模式中，所选择的存储器单元的控制栅上的偏压约为-7V至-12V，选择栅上的偏压是3至7V，位线和源结保持浮动。这提供了约65％至80％的耦合率，这就是说65％-80％的控制栅电压耦合给浮动栅。结果，选择栅与控制栅之间的电压差的大部分落在围绕浮动栅的圆弧形侧壁的隧道氧化层上，它激发电子从浮动栅到选择栅的Fowler-Nordheim隧道效应。
当浮动栅包含更多正离子时，存储器单元的阈值电压下降到-5至-1伏的范围。这造成在控制栅偏压为1至3V时，浮动栅下面的沟道中形成反转层。因而，擦除操作后存储器单元处于导通或“逻辑1”状态。
在未选用的存储器单元中，控制栅的偏压是0V，选择栅的偏压约是3至7V。在这些电压作用下，加在隧道氧化物层上的电场太小，以至不能产生Fowler-Nordheim隧道效应。
在编程操作中，通过热载流子注入法将电子从中间沟道区注入浮动栅，于是浮动栅荷负电。选用的存储器单元在控制栅上的偏压约为7至12V，在选择栅上的偏压约为1.5至3V，位线上的偏压是0V，而源结上的偏压约是4至8V。这种偏压条件使源极至漏极的电压降的大部分贯穿在选择栅与浮动栅之间的中间沟道区上，在中间沟道区中引起强电场。而且，通过源结和控制栅加载到浮动栅上的电压使浮动栅耦合到高电压。因此，在中间沟道区与浮动栅之间的氧化层上建立起垂直强电场。
当编程操作中电子从位线漂移到源极上时，它们被贯穿中间沟道区的强电场加速，而其中的一些电子被加热。热电子也被垂直电场加速，它们中的一些越过3.1V的氧化层势垒而注入浮动栅。编程操作结束时，浮动栅荷负电，存储器单元的阈值电压增大到约3至6V。因此，当读操作中控制栅的偏压约在1至3V时，存储器单元处于截止或“逻辑0”状态。
未选用的存储器单元的位线和源结的偏压是0V，控制栅的偏压约为-5至-7V，选择栅的偏压约为1.5至3V。这使浮动栅下的沟道截止，消除了未选用单元位线与源极之间的电流流动。
在读出模式中，选用的存储器单元的控制栅上的偏压约为1至3V，源极上的偏压是1.5至3V，位线上的偏压是0V，而选择栅上的偏压是3至5V。当存储器单元处于擦除状态时，由于浮动栅沟道和选择栅沟道均处于导通状态，因此，读出操作显示为导通状态。因此，传感放大器电路检测到“逻辑1”状态。当存储器单元处于编程状态时，因为浮动栅沟道截止，所以读出操作显示为开路状态。因此，传感放大器检测到“逻辑0”状态。
对于未选用的存储器单元的位线和源结的偏置电压是0V，控制栅的偏压是-5至-7V，而选择栅的偏置电压是3至5V。控制栅上的偏压使浮动栅下的沟道截止，它消除这些单元的位线与源极之间的电流流动。
另外，取代浮动栅的圆弧形边缘37A与选择栅侧壁42A之间的擦除通道，用栅氧化层38作隧道氧化层，它具有位于浮动栅边缘与源极区的下面部分34a之间的擦除通道。在该实施例中，介质膜44做得更厚，而栅氧化层做得更薄。此外，浮动栅也优选地做得更厚，以降低圆弧形边缘弧度的尖锐程度，并增大圆弧形边缘的面积。
如下表2中所示将偏压施加给位于浮动栅与源极区之间的擦除通道。
表2
  操作模式        控制栅(V)      选择栅(V)     位线(V)       源极(V)
   选用   未选用   选用  未选用   选用  未选用   选用 未选用
  擦除   -7至-12      0   浮动   浮动   浮动   浮动   3至7     0
  编程    7至12   -5至-7  1.5至3  1.5至3     0     0   4至8     0
  读取    1至3   -5至-7    3至5   3至5     0     0  1.5至3     0
擦除模式中，Fowler-Nordheim隧道效应使电子从浮动栅移动进浮动栅下面的源极区各部分中。在该模式中，控制栅上施加的偏压是-7至-12V，源结上加的正电压是3至7V，而位线和选择栅保持浮动。在这些电压作用下，在隧道氧化层38上建立起强电场(即大于10MV/cv)。如上述实施例一样，擦除模式中控制栅与浮动栅之间的耦合率为65％至85％，因而，控制栅与源结之间施加的电压的大部分出现在隧道氧化层上。这导致Fowler-Nordheim隧道效应，使电子从浮动栅进入源区重叠部分。
擦除操作后，浮动栅荷正电，存储器单元的阈值电压降到约-1至-5V。在读出操作中当控制栅偏压为1至3V时，这在浮动栅下的沟道区中形成反转层。因而，擦除操作后的存储器单元处于导通状态或“逻辑1”状态。
在未选用的存储器单元中，控制栅和源结的偏压均为0V，因此没有从浮动栅到源结的Fowler-Nordheim隧道效应。
编程操作与上述实施例的编程操作相似。编程操作后，浮动栅荷负电，存储器单元的阈值电压上升到3至6V。因此，读出操作中当控制栅的偏压是1至3V时浮动栅下的沟道截止，编程操作后，存储器单元处于开路状态或“逻辑0”状态。
图8所示实施例与图3-4所示实施例类似，除了本实施例中浮动栅37未与有源区的边缘自对准之外。因而，浮动栅的边缘37B跨过隔离区，而不是与隔离区48的边缘对准。
图9是用于图3或图8所示存储器单元阵列的电路图，紧邻阵列的每个引脚标出了用于编程、擦除和读操作的偏压值。在本例中，SGn和CG2n交叉处的存储器单元56被选用，而其它所有单元未选用。编程操作中，未选用单元其控制栅电压是-5V，它使浮动栅晶体管截止并防止源极和位线之间的电流流动。因此，未选用单元不被编程。
擦除操作中，与选用单元共用控制栅的未选用单元在其控制栅上具有-7至-12V的电压，而它们的选择栅接地。因这些电压的作用，在浮动栅与选择栅之间没有隧道效应。
读出操作中，与选用单元共用控制栅的未选用单元在其位线和选择栅上具有0V的电压。这使选择晶体管截止，防止了位线与源极之间的电流流动。其它未选用单元的控制栅的偏压是-5V，它使浮动栅晶体管截止，并防止电流流动。
本发明有许多重要的特征和优点。浮动栅、控制栅、选择栅、源极区和位线全部自对准。由于消除了现有技术的存储器单元中广泛使用的位线接点，因此存储单元的尺寸可以做得更小。由于不同单元是自对准，因此存储单元有更高的一致性。
位于浮动栅上与浮动栅垂直对准的控制栅被用于高压耦合到浮动栅上。浮动栅较薄而且具有延伸出控制栅边缘的边缘，此边缘具有尖锐的圆弧弧度，以加大浮动栅与选择栅之间的擦除通道和浮动栅与其下源极区之间的擦除通道。
位线扩散区直接位于选择栅中心的下方，并与两个相邻浮动栅自对准。选择栅跨越控制栅、浮动栅、位线扩散区和源极区，且两个选择栅晶体管共用同一位线和选择栅。
形成编程通道，以将电子从选择栅与浮动栅之间的中间沟道区通过栅氧化层输送入浮动栅的突出边缘。
由前面所述可清楚看出，一种新的及已改进的存储器单元及其制造方法已被提供。同时，只有某些当前优越实施例予以详细说明，对于本领域技术人员，能够在不脱离下面的权利要求书限定的发明范围的条件下进行某些改变和改进。

Claims (21)

1.一种存储器单元阵列，包括：基片；多个存储单元，其中每个存储单元包括一个浮动栅和一个位于浮动栅之上并与之垂直对准的控制栅；成型在两者之间的基片上并被相邻单元中的浮动栅的第一边缘部分局部重叠的源极区；形成在相邻单元中浮动栅的第二边缘部分之间的基片中部的位线；以及跨越控制栅、浮动栅、位线和源极区的选择栅。
2.如权利要求1所述的存储器单元阵列，其中，浮动栅比控制栅宽，浮动栅的第一和第二边缘部分突出出控制栅边缘。
3.如权利要求2所述的存储器单元阵列，其中，浮动栅的横向突出的边缘部分是尖锐的圆弧形。
4.如权利要求1所述的存储器单元阵列，其中，选择栅有面对浮动栅横向边缘的侧壁，而浮动栅的边缘部分与选择栅侧壁之间形成电子贯穿通道。
5.如权利要求1所述的存储器单元阵列，其中，在浮动栅的第一边缘部分与源极区被第一边缘部分重叠的部分之间形成电子贯穿通道。
6.如权利要求1所述的存储器单元阵列，其中，位线位于浮动栅第二边缘部分之间的中部。
7.如权利要求6所述的存储器单元阵列，其中，位线位于选择栅下面，且用位线中的一根和选择栅形成两个选择栅晶体管。
8.如权利要求1所述的存储器单元阵列，其中，用于编程操作中电子注入的热载流子通道从选择栅与浮动栅之间的基片中的中间沟道区到浮动栅形成，在控制栅和浮动栅之间有高电压耦合。
9.如权利要求1所述的存储器单元阵列，包括，给未选用存储器单元的控制栅施加负电压以用于在编程和读出操作中将这些单元中的浮动栅晶体管截止的装置。
10.一种存储单元，包括：浮动栅、控制栅、选择栅、源极区和位线之一，它们全部自对准。
11.一种存储器单元阵列的制造方法，包括以下步骤：在基片上为多个存储器单元中的每一个形成浮动栅，控制栅形成在每一个浮动栅上面并与之垂直对准，源极区形成在两者之间的基片上，并被相邻单元中的浮动栅的第一边缘部分局部重叠，位线形成在相邻单元中浮动栅的第二边缘部分之间的基片中部，跨过控制栅、浮动栅、位线和源极区形成选择栅。
12.如权利要求11所述的方法，其中，将浮动栅制作得比控制栅宽，浮动栅的第一和第二边缘部分横向突出出控制栅的边缘部分。
13.如权利要求12所述的方法，其中，浮动栅的横向突出的边缘部分被制成尖锐的圆弧形。
14.如权利要求11所述的方法，其中，选择栅形成有面向浮动栅的横向边缘的侧壁，而在浮动栅的边缘部分与选择栅的侧壁之间形成电子贯穿通道。
15.如权利要求11所述的方法，其中，在浮动栅的第一边缘部分与源区的被第一边缘部分重叠的部分之间形成电子贯穿通道。
16.如权利要求11所述的方法，其中，位线位于浮动栅的第二边缘部分之间的中部。
17.如权利要求16所述的方法，其中，位线位于选择栅下面，且用位线之一和选择栅形成两个选择栅晶体管。
18.如权利要求11所述的方法，其中，用于编程操作中电子注入的热载流子通道从选择栅与浮动栅之间的基片中的中间沟道区到浮动栅形成，在控制栅和浮动栅之间有高电压耦合。
19.如权利要求11所述的方法，包括，给未选用的存储器单元的控制栅施加负电压以在编程和读出操作中将这些单元中的浮动栅晶体管截止的步骤。
20.一种存储器单元的制造方法，包括以下步骤：在基片上形成第一层氧化层，在第一层氧化层上形成多晶硅-1层，在多晶硅-1层上形成介质膜，在介质膜上形成多晶硅-2层，多晶硅-2层上形成介质膜，刻蚀掉多晶硅-2层和介质膜上的一部分以形成控制栅，围绕控制栅形成氧化物隔层，将介质隔层用作掩膜在基片中形成源极区和位线扩散区，去掉介质隔层，围绕控制栅形成介质层，用围绕控制栅的介质层作为掩膜来扩大源极扩散区，用围绕控制栅的介质层作为掩模刻蚀多晶硅-1层以形成比控制栅宽的浮动栅，所述浮动栅具有从控制栅横向突出的边缘部分，在浮动栅侧壁上、控制栅周围并在源极和位线扩散区上的基片上形成氧化物层，在该氧化物层上沉积多晶硅-3层，刻蚀掉部分多晶硅-3层以形成跨过浮动栅、控制栅、位线扩散区和源极扩散区的选择栅。
21.如权利要求20所述的方法，其中，用热氧化法形成氧化物层，所述氧化法使浮动栅的横向突出边缘产生尖锐的圆弧形。
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