CN1345067A - 可容忍短路的电阻交叉点阵列 - Google Patents

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Abstract

一种数据存储器件包括存储器单元的电阻单元交叉点阵列。每个存储器单元包括存储器元件和与存储器元件串联连接的电阻元件。电阻元件在读出操作期间大体衰减流经短路的存储器元件的任何潜通路电流。数据存储器件可以是磁随机存取存储器(“MRAM”)器件。

Description

可容忍短路的电阻交叉点阵列
发明领域
本发明涉及数据存储器件。尤其，本发明涉及包括电阻单元交叉点存储器阵列的数据存储器件。
背景技术
磁随机存取存储器(“MRAM”)是被视为数据存储器的非易失性存储器。典型的MRAM器件包括存储器单元阵列。字线沿着存储器单元行延伸，并且位线沿着存储器单元列延伸。把各个存储器单元放置在字线和位线的交叉点。
存储器单元包括自旋相关隧道(“SDT”)结器件。SDT结器件的磁化在任何给定时间都假设两个稳定取向之一。这两个稳定取向，即平行与反平行，代表逻辑值“0”和“1”。接着磁化取向影响SDT结器件的电阻。如果磁化取向为平行，SDT结器件的电阻为第一值R；如果磁化取向为反平行，SDT结器件的电阻为第二值R+ΔR。
SDT结器件的磁化取向以及其逻辑状态可通过检测其电阻状态读出。但是，阵列中的存储器单元通过多个平行路径耦合一起。在一个交叉点看到的电阻等于在那个交叉点的存储器单元的电阻与在其他行和列中的存储器单元的电阻的并联。在这一方面，存储器单元的阵列的特征为交叉点电阻器网络。
SDT结器件具有仅为几个原子厚的隧道阻挡层。控制制造用于整个存储器单元阵列的这种薄阻挡层的制造过程是困难的。可能一些阻挡层比设计的薄或包含结构缺陷。如果某存储器单元具有有缺陷或比设计的薄的隧道阻挡层，这些存储器可能被短路。
如果一个SDT结器件被短路，短路的SDT结器件将不能使用。在不使用开关或二极管来将存储器单元相互隔离的阵列中，还将造成同一列中的其他存储器单元不能使用。这样，一个短路的SDT结存储器单元会引起列宽错误。
可使用纠错码来从整列不可使用的存储器单元恢复数据。但是，从时间观点和计算观点看，在一个列中校正上千或更多的位代价高。而且，典型的存储器件可能1列以上带有短路的SDT结器件。
因此，需要克服与电阻单元交叉点存储器阵列中的短路的SDT结器件相关的问题。
发明内容
根据本发明的一个方面，存储器单元的电阻单元交叉点阵列包括存储器元件和与存储器元件串联连接的线性电阻元件。如果存储器元件短路，短路的存储器元件将引起随机的位出错。但是，短路的存储器元件不会引起列宽错误。
本发明的其他方面和优点从下面参考附图的具体描述中变得更明显，该图以举例方式图示出本发明的原理。
附图说明
图1是根据本发明的存储器单元阵列的MRAM器件的表示；
图2a是MRAM器件的存储器单元的表示；
图2b是图2a所示的存储器单元的电路等效图；
图3a和3b是在对选择的存储器单元进行读出操作期间流过存储器单元阵列的等效电路的电流表示；
图4是读出存储器单元阵列中存储器单元的第一方法的表示；
图5是读出存储器单元阵列中存储器单元的第二方法的表示；
图6是读出存储器单元阵列中存储器单元的第三方法的表示；
图7是用于图1的器件的另一存储器单元的表示；
图8是用于图1的器件的又一存储器单元的表示；
图9是包括多级的MRAM芯片的表示；
图10是包括一个或多个MRAM芯片的机器的表示。
具体实施方式
为说明目的的附图所示，本发明以包括存储器单元的电阻交叉点阵列和用于检测存储器单元的电阻状态的电路的MRAM器件体现。器件不包括在读出操作期间用于将存储器单元相互隔离的开关或二极管。代替的是，电路通过把相等电势施加于选择的和某未选择的字线和位线而隔离选择的存储器单元。施加相等电势可防止寄生电流干扰读出操作。各个存储器单元包括与存储器元件串联连接的线性电阻元件。如果存储器元件被短路，短路的存储器元件将引起随机的位出错。但是，短路的存储器元件不会引起列宽错误。随机的位故障可通过远比列宽故障更快更容易的ECC来校正。
现在参考图1，其表示MRAM器件8，包括存储器单元12的阵列10。存储器单元12成行和列排列，行沿着X方向延伸、列沿着Y方向延伸。仅相对小的数目的存储器12被表示出来，为的是简化本发明的描述。实际上，可使用任何大小的阵列。
用作字线14的迹线沿着存储器单元阵列10的一侧上的平面中的X方向延伸。用作位线16的迹线沿着存储器单元阵列10的相对一侧上的平面中的Y方向延伸。对于阵列10每行可有一个字线14，对于阵列10每列可有一个位线16。每个存储器单元12都被放置在相应字线14和位线16的交叉点处。
MRAM器件8还包括行解码电路18。在读出操作期间，行解码电路18可施加恒定电压(Vs)或地电势到字线14。恒定电压(Vs)可由外部电路提供。
MRAM器件8还包括用于在读出操作期间检测选择的存储器单元12的电阻的读出电路和用于在写入操作期间对选择的存储器单元12的磁化进行取向的写入电路。写入电路未图示，为的是简化对本发明的解释。
读出电路20包括多个导向电路22和检测放大器24。多个位线16连接于每个导向电路22。每个导向电路22包括一组开关，其可将每个位线16连接于操作电位源或检测放大器24。检测放大器24的输出被提供给数据寄存器30，该寄存器30再连接于MRAM器件8的I/O垫32。
图2a表示阵列10的一列的几个存储器单元12。每个存储器单元12包括存储一位信息来作为磁化取向的MRAM元件50。MRAM元件50的磁化可在任何给定时间假设两个稳定取向之一。这两个稳定取向，即平行与反平行，代表逻辑值“0”和“1”。
磁化取向影响电阻。如果磁化取向为平行，存储器单元的电阻为第一值(R)，如果磁化取向从平行改为反平行，存储器单元的电阻增加到第二值(R+ΔR)。
存储器元件50并不限于任何特定类型。例如，存储器元件50可以是SDT结器件。
各个存储器单元12还包括其存储器元件50与字线14之间的第一欧姆触点52和其存储器元件50与位线16之间的第二欧姆触点54。字线14与位线16通常是诸如铝或铜的金属构成的低电阻导体。欧姆触点52和54提供金属线14和16与存储器元件50的磁性层之间的连接。尽管，第一和第二欧姆触点52和54作为独立元件52和54表示，应理解可去掉这些独立的元件52和54并且将金属线14与存储器元件50直接接触。
各个存储器单元12还包括存储器元件50与金属线14或16之一之间的线性电阻元件56。图2a碰巧表示出字线14与存储器元件50之间的线性电阻元件56。但是，替代的是电阻元件56可位于位线16与存储器元件50之间。
电阻元件56并不限定于任何特定种类的材料。电阻元件56可由半导体材料(如，碳、硅、锗、碲化铟、碲化锑)、半导体-金属合金(例如硅-钽)、介电体(例如氧化铝、氧化钽、氧化镁、氧化硅、氮化硅、氮化铝)、介电-金属复合物(例如氧化铝-金)或聚合物构成。电阻材料应与制造过程兼容并满足电阻要求。
对于制造存储器单元所希望的亚微尺寸，串联连接的电阻元件56的电阻率(ρ)通常在0.1到1,000欧姆-厘米的范围内。电阻(R)将根据等式R＝(ρt)/A由电阻元件56的厚度(t)和平面面积(A)确定。电阻率范围数量级大于金属中测量的数量级，但位于半导体、金属与半导体合金、以及复合介电-金属体系提供的电阻率范围中。作为例子，具有A＝0.1μm2的平面面积的由厚度t＝50nm且电阻率ρ＝20欧姆-厘米的薄膜构成的电阻元件56具有100千欧的电阻。
如果电阻元件56是介电(例如绝缘)膜，那么，通过电子隧道而不是等式R＝(ρt)/A来控制电阻。对于介电膜，隧道电阻是膜厚的强函数。厚度范围为0.5到10nm内的介电膜适用于电阻元件。作为电阻元件56的介电膜的一个特定情况是把介电膜放在SDT存储器元件中。这样，电阻元件可从SDT存储器元件形成。
电阻元件56可与存储器元件以若干不同方式集成。第一方法涉及以与存储器元件50相同的平面面积形成电阻元件56。这个方法最简单的实施将使用与用于定义存储器元件50的相同的构图过程定义电阻元件56的平面面积。
这种电阻元件56满足存储器元件50的大小施加的某些几何限制条件。尤其，电阻元件56的有效的平面面积大致等于存储器元件50的面积。电阻元件的厚度通常受到用于构图大高宽比(平面尺寸分割的厚度)特征的处理能力的限制。
另外参考图2b，电阻元件56的电阻(B)可处于存储器元件50的设计(即，预定的)标称电阻(R)的大约0.5％和50％之间(即，0.005R≤B≤0.5R)。更窄的范围是处于存储器元件50的标称电阻(R)的大约10％和50％之间(即，0.1R≤B≤0.5R)。例如，存储器元件50具有1兆欧的设计标称电阻(R)和200,000欧姆的变化电阻(ΔR)。使用更窄的范围，电阻元件56具有100,000欧姆和500,000欧姆之间的电阻(B)。使用更宽的范围，电阻元件56具有5000欧姆和500,000欧姆之间的电阻(B)，欧姆触点52和54各自具有大约10欧姆的电阻(C)。
如果存储器元件50被短路，存储器单元12的电阻将大约等于电阻元件56的电阻(B)。在读出操作期间电阻元件56的优点将联系图3a和3b来表示。
图3a表示在读出操作期间存储器单元阵列10的等效电路。选择的存储器单元以第一电阻器12a表示，未选择的存储器单元以第二、第三和第四电阻器12b，12c和12d表示。第二电阻器12b表示沿着选择的位线的半选择存储器单元，第三电阻器12c表示沿着选择的字线的半选择存储器单元，第四电阻器12d表示剩余的未选择的存储器单元。例如，如果所有存储器单元12具有大约R+B的电阻并且如果阵列10具有n行和m列，则第二电阻器12b将具有大约(R+B)/(n-1)的电阻，第三电阻器12c将具有大约(R+B)/(m-1)的电阻，第四电阻器12d将具有大约(R+B)/[(n-1)(m-1)]的电阻。
第一电阻器12a通过把操作电势(Vs)施加于交叉的位线并把接地电势施加于交叉字线来选择。因此，传感电流(Is)流过第一电阻器12a。
为防止潜通路电流遮挡传感电流(Is)，相等的操作电势(Vb＝Vs)被施加于未选择的位线。将这个相等的电势(Vb)施加到未选择的位线阻挡了潜通路电流流过第二和第四电阻器12b和12d，并且把流过第三电阻器12c的潜通路电流(S2)转向到地。
把相同的操作电势(Vb＝Vs)可被施加于未选择的字线而不是未选择的位线，如图3b所示。将这个相等的电势(Vb)施加到未选择的字线阻挡了潜通路电流流过第二电阻器12b，并且把流过第三和第四电阻器12c和12d的潜通路电流(S2和S3)转向到地。
理想传感放大器24把相等的电势施加于选择的位线和未选择的字线和位线的子集。但是，如果传感放大器24不理想，电势不准确相等，并且潜通路电流在读出操作期间流过阵列10。
考虑对位于作为具有短路的存储器元件50的存储器单元12的相同的列中的选择的存储器单元12的读出操作。半选择存储器单元12仍具有至少等于其电阻元件56的电阻(B)的电阻。即使传感放大器24不理想，带有短路的存储器元件50的半选择存储器单元12不把大量潜通路电流转向通过短路的存储器元件50并且在读出操作期间不明显影响传感电流。结果，半选择存储器单元12不引起列宽故障。导致仅一个随机的位出错。一个随机位出错可通过纠错码快速容易地校正。
现在比较刚描述的读出操作与涉及传统存储器单元和非标准传感放大器的读出操作。具有短路的存储器元件的传统半选择存储器单元引起明显的潜通路电流，其在与传感电阻结合时，将引起传感放大器截止或饱和。结果，位出错将在对选择的存储器单元执行读出操作期间发生。而且，传统半选择存储器单元的短路的存储器元件将在该列的每隔一个存储器单元中在读出操作期间把传感电流转向。将导致整列宽出错。
图4，5和6表示对存储器单元阵列10施加相等电势并检测选择的存储器单元12的电阻状态的3个方法。这些方法和相应的硬件设备在受让人的2000年3月3日申请的美国序列号为No.09/564308的专利中公开。
现在参考图4，其表示使用电流源、电压跟随器和比较器来确定选择的存储器单元的电阻状态的方法。行解码电路通过把选择的字线连接于地电势而选择跨过选择的存储器单元(块102)的字线。电流源把传感电流提供给跨过选择的存储器单元(块104)的位线。电流源与选择的存储器单元之间的连接点处的电势由电压跟随器检测，其将该相同的电势施加于未选择的线，如未选择的位线或未选择的字线的子集上(106)。连接点处的电势还通过比较器与参考电压作比较。比较器的输出提供高或低信号，代表选择的存储器单元的电阻状态(块108)。
现在参考图5，其表示使用电流传感放大器和电压源来检测选择的存储器单元的电阻状态的方法。选择字线(块200)并且行解码电路把传感电压Vs施加于选择的字线(块202)，并且把选择的位线耦合于电流传感放大器的虚拟的地(块204)。传感电压Vs可以是0.1V到0.5V之间的直流电压并且可以由外部源提供。未选择的线的子集(例如所有未选择的位线)也连接于等于虚拟地的电势(块206)。虚拟地可以是0电势或任何其他电势，只要把相等的电势施加于选择的位线和未选择的线的子集。
传感电流从电压源流流经选择的存储器单元和电流传感放大器。由于未选择的线的子集也连接于等于虚拟地的电势，流过未选择的线的任何潜通路电流与传感电流相比都小，并且将不会干扰传感电流。
流过选择的位线的传感电流可被检测来确定电阻状态，从而确定选择的存储器单元的逻辑值(块208)。传感电流等于Vs/R或Vs/(R+□R)，这取决于选择的存储器单元的电阻状态。
现在参考图6，其表示使用直接注入电荷(charge)放大器来在对选择的存储器单元12执行读出操作期间把相等电势施加于阵列10的方法。在读出操作的开始，选择字线(块300)，直接注入电荷放大器被预充电到电压VDD(块302)，并且把选择的位线连接于直接注入电荷放大器，把未选择的线的子集连接于恒定电压源Vs(块304)。从而，传感电流流过选择的存储器单元并且对电容器充电。在传感电流到达稳定状态情况(块306)后，把电容器用于将传感电流提供给选择的位线(块308)。这引起存储在电容器中的电荷损耗并且引起电容器电压降低。由于传感电流被汇集，降低电容器电压。测量用于电容器电压达到参考电压的时间(块310)，并且测量的时间与阀值相比(块312)。比较表明电阻状态，从而表明选择的存储器单元的逻辑值。
现在参考图7，表示用于把存储器元件50与MRAM器件8’的电阻元件70集成的第二和第三(另外的)的方法。替代把多个电阻元件构图，第二方法涉及在一个或两个欧姆触点52和54与存储器元件50之间形成掩蔽电阻器层70。掩蔽层70不被构图；因此它桥接存储器元件50。这种电阻元件70易于制造，因为不涉及构图。尽管第一和第二欧姆触点52和54作为独立的元件52和54表示，但应理解可去掉这些独立的元件52和54，金属线14可与存储器元件50或掩蔽层70直接接触。
各个存储器单元12的附加的电阻通过存储器元件50的平面面积和存储器元件50上的掩蔽层的厚度确定。掩蔽层70的薄层电阻应足够大，以不把相邻的导体短路。掩蔽层70的一个例子是非常薄(例如厚度小于10nm)的绝缘膜。在这种情况下，平面内电阻基本是无限大，而垂直于平面的电导率是有限的并且通过隧道产生。
第三方法涉及仅在两个平面尺寸之一中定义电阻元件56，使得电阻元件56与字线14和位线16具有相同的平面面积。这种方法的最方便实施是在用于定义字线14和位线16的同一过程中对电阻材料构图。
现在参考图8，其表示MRAM器件8的又一存储器单元80。这个存储器单元表示为与SDT结连接。这种存储器单元80包括多层层叠材料。叠层包括第一和第二籽晶层82和84。第一籽晶层82允许第二层84以(111)晶体结构取向生长。第二籽晶层84对于随后的反铁磁(“AF”)钉扎层86建立(111)晶体结构取向。AF钉扎层86提供大的交换场，其把随后的被钉扎(底)铁磁(“FM”)层88的磁化维持在一个方向上。被钉扎FM层88顶上是绝缘隧道阻挡层90。选择的界面层92和94夹住绝缘隧道阻挡层90。绝缘隧道阻挡层90顶上是传感(顶)FM层96，具有在应用磁场存在时可自由旋转的磁化。欧姆触点98是传感FM层96的顶，字线14与欧姆触点98电接触。保护介电体(未示出)覆盖叠层。
被钉扎层88具有平面内取向的磁化，但是固定的，所以在有意义的范围的施加磁场存在时不可旋转。传感层96具有不被钉扎的磁化取向。相反，磁化在沿着平面内的轴(“易”轴)的两个方向之一上被取向。如果被钉扎层88和传感层96的磁化在相同方向上，取向平行。如果被钉扎层88和传感层96的磁化在相反方向上，取向反平行。
绝缘隧道阻挡层90允许在被钉扎层88和传感层96之间产生量子力学隧道。这个隧道现象是电子自旋相关的，使得SDT结的电阻是自由层和被钉扎层的磁化的相对取向的函数。绝缘隧道阻挡层90可以是具有大约15埃的厚度的氧化铝(Al2O3)层。
这个存储器单元80不包括独立层的电阻材料构成的电阻元件。反而，电阻元件和欧姆触点98通过使得欧姆触点98为高电阻率材料而被集成为整体结。这样，欧姆触点98具有在SDT结的设计标称电阻的0.5％到50％之间的电阻(B)。
电阻元件替代地可通过使得高第一或第二籽晶层82或84为高电阻率材料而与第一籽晶层82或第二籽晶层84集成。
从而公开的是不包括在读出操作期间将存储器单元相互隔离的开关或二极管的MRAM器件。反而，器件通过把相等电势施加于选择的和某些未选择的字线和位线而隔离选择的存储器单元。施加相等电势还可防止寄生电流干扰读出操作。而且与存储器单元串联连接的电阻元件避免了短路的存储器单元引起的问题。如果存储器单元短路，短路的存储器单元将引起随机的位出错。但是，短路的存储器元件不会引起列宽故障。随机的位故障可通过远比列宽故障更快更容易的ECC来校正。
电阻元件还有助于隔离列宽故障的原因。如果产生列宽故障，它将归因于除短路的存储器单元之外的一些原因。
电阻元件还提高对选择的存储器单元执行写入操作的可靠性。没有电阻元件，大的写入电流将流过短路的存储器元件。而且，写入电流将从选择的存储器单元被转向短路的存储器元件，从而降低写入电流并引起不正确的数据被写入相同的行或列中的选择的存储器单元。但是，与短路的存储器元件串联连接的电阻元件具有足够高的电阻来防止大写入电流流过短路的存储器元件并允许足够的写入电流流过选择的存储器单元。
MRAM器件8并不限于单层存储器单元。现在参考图9，其表示出多层MRAM芯片400。MRAM芯片400包括Z个存储器层或平面402，其在Z方向上层叠在基板404上。数目Z是正整数，其中Z≥1。存储器单元层402可通过诸如二氧化硅的绝缘材料(未示出)分开。读出和写入电路可在基板404上制造。读出和写入电路可包括附加的多路复用器，用于选择读出和写入的层。
根据本发明的MRAM器件可在各种应用中使用。图10表示一个或多个MRAM芯片400的例示出的一般应用。一般应用通过包括MRAM存储器模块452、接口模块454和处理器456的机器450体现。MRAM存储器模块452包括一个或多个MRAM芯片400用于长期存储。接口模块454提供处理器456与MRAM存储器模块452之间的接口。机器450还包括快速易失性存储器(例如SRAM)，用于短期存储。
对于机器450，诸如是笔记本计算机或个人计算机，MRAM存储器模块452可包括若干MRAM芯片400并且接口模块454可包括EIDE或SCSI接口。对于机器450，诸如是服务器，MRAM存储器模块452可包括大量MRAM芯片400并且接口模块454可包括光线信道或SCSI接口。这种MRAM存储器模块452可替代或补充传统的长期存储器件，如硬盘驱动器。
对于机器450，诸如是数字相机，MRAM存储器模块452可包括少量MRAM芯片400并且接口模块454可包括相机接口。这种MRAM存储器模块452可允许在数字相机上长期存储数字图像。
根据本发明的MRAM器件可提供比硬盘驱动器和其他传统长期数据存储器件更好的优点。从MRAM器件存取数据比从传统长期存储器件，如硬盘驱动器存取数据快几个数量级。另外，MRAM器件比硬盘驱动器更致密。
器件并不特别限定于描述和图示的实施例。例如，MRAM器件已联系沿着易轴取向的行来描述。但是行和列可互换。
电阻交叉点阵列并不限于MRAM单元阵列。存储器单元的存储器元件可以具有相变材料。通过相变材料的相改变(例如从晶态到非晶态)这种元件的电阻可从一个状态改变到另一状态。
反而，存储器单元可包括聚合物存储器元件。聚合物存储器元件由极性导电聚合物分子构成。在聚合物存储器元件中，把数据存储为聚合物分子中的“永久极化”(与MRAM存储器单元相对，在那里数据被存储为“永久磁矩”)。聚合物存储器元件的电阻(R或R+ΔR)取决于聚合物分子的极化取向。聚合物存储器单元元件可通过检测它们的电阻读出。通过施加由施加于选择的字线和位线的电压产生的电场向聚合物存储器单元写入。如果聚合物存储器元件短路，那么串联连接的电阻元件将隔离短路的元件。
阵列甚至不限制于存储器单元。例如，器件可包括诸如应力换能器的元件的阵列。传感元件可从多种材料建成，该材料证明有应力相关的电阻。施加于传感器元件的应力或能量引起通过元件的导电性变化。如果传感元件短路，那么串联连接的电阻元件将隔离短路的传感元件。将等电势传感方法应用到应力换能器的交叉点阵列的优点是非常高的集成密度。
总之，串联连接的电阻元件的电阻应足够低，以对读出操作产生最小影响，并且应足够高以对写入操作产生最小影响。这样，实际电阻在读出操作器件应隔离短路的存储器元件而不恶化选择的存储器单元的检测并且不恶化传感信号以及不恶化向电阻交叉点阵列中的存储器单元中写入的性能。认为设计标称的10％到50％之间的电阻范围是理想的。
电阻元件的最大厚度由耦合到选择的存储器单元的诱导电场和磁场以及串扰对相邻存储器单元的影响而设定。对于电阻交叉点存储器应用，对串联连接的电阻元件有一个限制，使得避免降低在字线或位线中流动的电压或电流产生的写入场。串联连接的电阻元件把存储器元件移离开线的表面的距离(d)等于电阻元件的厚度。在电流模式电阻交叉点存储器元件中，磁场降低为1/d。对于这个电流模式存储器元件，串联连接的电阻元件的厚度应不小于导体厚度的大约一半。
本发明并不限于上面描述和示出的特定实施例。反而，本发明根据后附权利要求来构成。

Claims (10)

1.一种数据存储器件(8)，包括存储器单元(12)的电阻单元交叉点阵列(10)，每个存储器单元(12)包括存储器元件(50)；和与存储器元件(50)串联连接的线性电阻元件(56)。
2.根据权利要求1的器件，其中电阻元件(56)是存储器元件上的电阻膜(56，70)。
3.根据权利要求1的器件，其中电阻元件(56)包括另一存储器元件。
4.根据权利要求1的器件，其中电阻元件(56)由半导体材料构成。
5.根据权利要求1的器件，其中电阻元件(56)至少由氧化物和氮化物之一构成。
6.根据权利要求1的器件，其中电阻元件(56)由金属和半导体的至少之一的合金构成。
7.根据权利要求1的器件，其中电阻元件(56)由导电聚合物构成。
8.根据权利要求1的器件，其中电阻元件(56)还对欧姆触点(98)提供存储器元件。
9.根据权利要求1的器件，其中每个存储器元件(50)包括自旋相关隧道结器件(84-96)。
10.根据权利要求1的器件，其中电阻元件(56)具有处于存储器元件(50)的设计电阻的大约10％到50％之间的电阻。
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