CN1345448A - 带有嵌入的快闪和eeprom存储器的器件 - Google Patents

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Abstract

集成电路晶片(100)包括第一部分,其上包括逻辑电路。晶片的第二部分(104)包括EEPROM存储器,以及第三部分(102)包括FLASH存储器。

Description

带有嵌入的快闪和EEPROM存储器的器件
背景
本发明总的涉及包括嵌入的非易失性存储器的器件。
非易失性存储器单元由于它们即使在存储器的电源关断时仍旧能保持记录的信息因而十分有好处。有几种不同类型的非易失性存储器，包括可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、和快闪(flash)EEPROM存储器。EPROM是可通过曝光而擦除的，但可通过沟道热电子注入到浮栅上而被电编程。传统的EEPROM具有相同的编程功能，但代替光可擦除作用，它们可以通过电子隧道效应被擦除和被编程。因此，信息可被存储在这些存储器中，当电源关断时信息被保持，以及如果必要的话，使用适当的技术时存储器就可被擦除以便重新编程。快闪EEPROM可被成块地被擦除，典型地比常规的EEPROM给出较佳的读存取时间。
当前，快闪存储器的使用很流行。例如，快闪存储器常常被利用于希望在其中存储需要快速更新的代码的微控制器、调制解调器和智能(SMART)卡等之中提供芯片上存储器。
虽然快闪存储器和EEPROM是紧密有关的，在许多场合下，快闪存储器是优选的，因为它们的更小的单元尺寸意味着它们能做得更经济。然而，快闪存储器和EEPROM常常具有非常类似的单元属性。
非易失性存储器单元在某些方面不同于在所谓的逻辑装置的电子部件(诸如连同存储器单元一起工作的微控制器)中所利用的晶体管。逻辑装置由使用单个栅极的晶体管形成。非易失性存储器通常包括两个栅极，被称为控制栅和浮栅，其一个放置在另一个上。因为这种结构上的差别，非易失性存储器和逻辑装置可以通过不同的处理过程制成。这会在处理复杂性和制造成本上造成很大的增加。
特别是对于EEPROM，各个单元进行电编程通常需要向这些单元加上很显著的电位。这些电位包括从N+区域到浮栅的电子隧道效应。比起通常的晶体管运行所需要的电压来说，如果需要提供更高的电压给存储器单元，就会造成附加的复杂性。
虽然在工业上已趋向于对于逻辑电路和非易失性存储器的处理技术要加以区分开，以及虽然在工业上人们已认识到对快闪EEPROM编程需要很大的电流，但对于不需要专门的处理技术或不需要相对较高的编程电压和较高的电流的电可擦和可编程非易失性存储器有重大的要求。
而且，对于传统的FLASH EEPROM，对各个单元进行电编程需要向这些单元施加很高的电流。这样，非常小量的这种电子流就从漏极耗尽区注入浮栅。这意味着，这样的器件的注入效率是低的(例如，1×10-9)。由于运行在低电压下的高的电流泵的设计，高电流的需求增加了附加的复杂性。
传统上，利用三种方法来把FLASH和EEPROM集成在单个集成电路晶片上。一种方法是通过使用适当的处理技术建造EEPROM和FLASH器件，以便把两种不同类型的器件产生在同一个晶片上。然而，这导致所涉及的处理步骤数目的很大的增加，所以大大地增加了所得到的器件的成本。所以，这样的技术在工业界不能得到显著的接受。
替换地，可以产生一种基本的FLASH存储器，以及使一个附加的FLASH部分设计成适合于模仿EEPROM存储器。这通常涉及把软件制做在FLASH存储器中，以使得FLASH能够作为EEPROM存储器运行。该软件被存储在一个也是FLASH存储器的引导块中。因此，该系统需要一个作为FLASH的第一FLASH存储器，一个用于存储对于模仿EEPROM运行所需要的软件的第二FLASH存储器，以及一个能实际实施像FLASH那样的能力的附加FLASH存储器。这导致非常昂贵的结构，它的运行很复杂。因此，这种技术从管理学的角度也不能被接受。
第三种方法是使用EEPROM存储器来模仿FLASH存储器。然而，EEPROM存储器通常很大，所以显得昂贵得多。事实上，EEPROM存储器比FLASH存储器大三到四倍。所以，这种方法通常认为商业上是不可行的，同样得不到市场的接受。
因此，需要继续寻求把EEPROM和FLASH能力建造在单个集成电路晶片上的方法。
发明概要
按照一个实施例，集成电路晶片包括第一部分，其上包括逻辑电路；第二部分，其上包括EEPROM存储器；以及第三部分，其上包括FLASH存储器。
附图简述
图1是用于一个实施例的阵列结构的示意图；
图2是显示图1所示的实施例的一个单元的半导体实施方案的配置的显著地放大的顶视图；
图3是总的沿图2的线3-3截取的截面图；
图4是本发明的一个实施例的放大顶视图；
图5是本发明的一个实施例的方框图；
图6是用于一个实施例的阵列结构的示意图；
图7是总的沿图8的线7-7截取的截面图；
图8是显示图6所示的实施例的一个单元的半导体实施方案的配置的很大地放大的、顶视图；
图9是图8所示的单元的部分三维视图；
图10是另一个实施例的截面图。
优选实施例描述
逻辑器件100可以被制造在一个其中也包括嵌入的FLASH和EEPROM存储器102和104的晶片上。这样，以同一种处理技术制做的逻辑器件和两种存储器器件，可以以紧凑的形式被集成在一起。在某些实施例中，这种形式具有成本和速度上的优点。
例如，EEPROM存储器104在单元尺寸上可能较大，以及可以提供字节擦除。FLASH存储器在单元尺寸上可能较小，以及可以进行块擦除。例如在一个例子中，逻辑电路可以是用于蜂窝电话的逻辑电路，其中包括：处理器106，如图5所示，它使用EEPROM存储器104，用来存储经常改变的电话号码；以及FLASH存储器102，用来存储很少改变的协议。
在一个实施例中，如图5所示，存储器102和104可以通过本地总线112和接口110被耦合到处理器106和系统存储器控制器108。控制器108可以控制芯片以外的随机接入存储器(以虚线表示)。
如图1所示，EEPROM存储器单元10包括传感晶体管12和选择晶体管14.这个结构被有利地实施在半导体层上，在该层上设置有电绝缘的浮栅22。
对于每个单元10a-10d，选择晶体管14的源极13被源极节点56控制。选择晶体管11的栅极被节点51控制。传感晶体管12的控制栅27被控制节点57控制。传感晶体管12的漏极16被连接到漏极节点55。
如图2所示，用于实施单元10的一个配置包括控制栅27。控制栅27延伸跨过有源区18，它以传感晶体管12的漏极16和选择晶体管14的源极13为边界。选择栅11也平行地延伸，以及穿过控制栅27，到达控制栅27的边缘和区域15a。控制栅27可以非自对准选择栅11和传感栅极12。浮栅22也被设置在有源区18之上以及在控制栅27的下面被隔离开。
漏极16可以包括触点55，如图2所示，它被连接到漏极扩散区16。源极节点56也可以由一个触点来实现。
图3上显示了传感晶体管12与选择晶体管14之间的关系。浮栅22形成了晶体管的一些部分，该晶体管具有漏极16和源极13。同样地，选择栅11形成在晶体管的源极13与漏极16之间的其它部分。传感晶体管12包括沟道25a，而选择晶体管14包括沟道24。控制栅形成电容的平板，它的沟道是15a。选择栅14、浮栅22和控制栅27形成带有源极13和漏极16的晶体管的栅极。
在显示的实施例中，沟道25a和24是P型半导体材料，以及是P阱28的一部分。P阱28又被形成在N阱29中。最后，N阱29被形成在P型衬底38中。P阱28可以被加上一个偏压，如在70处所示的，以及N阱29可以被加上偏压，如在72处所示的。
在控制栅27重叠在选择栅11和浮栅22之间的衬底区域15a的地方形成了电容50，它控制区域15a的耗尽/反型区，造成由传感晶体管12形成的耗尽/反型区域25的扩展。这是在编程和读出操作期间运行的。在读操作中，电容50通过形成一个反型区从而桥接传感和选择晶体管沟道。当反型区在区域15a下被形成时，传感和选择晶体管12和14被连接。
浮栅22通过它与沟道25a的交互作用而形成隧道电容33。隧道氧化层30把浮栅22与沟道25a分开。同样地，共聚介质氧化层40(它是耦合电容32的一部分)把浮栅22与控制栅27分开。最后，由氧化层51把控制栅27与区域15a分开。同样地，选择晶体管14包括栅极氧化层52，它可以具有与隧道氧化层30相同的厚度。
控制栅27与选择栅11的重叠是为了处理的便利。同样地，控制栅27被显示为与漏极16重叠，但这也仅仅是为了处理的便利。控制栅27不需要自对准传感或选择晶体管。
单元10可被描述为一个利用用于编程的高效率的衬底热电子注入和用于擦除的Fowler-Nordheim隧道效应的EEPROM。衬底热电子注入的处理过程在以下的论文中有很好的描述：T.H.Ning，C.M，Osburn和J.W.Yu，“Emission Probability of Hot Electrons from Silicon intoSilicon Dioxide(热电子从硅到二氧化硅的发射概率)”，J.Appl.Phus.，vol.48，p.286，(1977)；Boaz Eitan，James L.McCreary，Daniel Amrany，Joseph Shappir，“Substrate Hot-electronInjection EPROM(衬底热电子注入EPROM)”，IEEE Transactions onElectron Devices，Vol.ED-31，No.1，p.934，(July 1984)；I.C.Chen，C.Kaya，and J.Paterson，“Band-to-Band Tunneling InducedSubstrate Hot-electron(BBISHE)Injection：A New ProgrammingMechanism for Nonvolatile Memory Devices(带到带隧道效应感应的衬底热电子注入：用于非易失性存储器器件的新的编程机制)”，IEDM(1989) p.263；和C.Y.Hu，D.L.Kencke，S.K.Benerjee，“Substrate-current-induced Hot-electron(SCIHE)Injection：A New Convergence Scheme for FLASH Memory(衬底电流感应的热电子注入：用于FLASH存储器的新的会聚方案)”，IEDM(1995)p.283。这些论文中的每一篇都直接在此引用，以供参考。
编程是通过高效率的衬底热电子注入而达到的。如图3所示，衬底电子(用在60处的箭头表示)是通过给源极13加正向偏置而产生的，源极13是由选择晶体管沟道24和在电容50下面的区域15a而与传感晶体管12沟道25a分开的。某些衬底电极60扩散通过沟道24下面的区域，到传感晶体管12下面的区域25a。
对于需要被编程的单元，沟道区域25a被加偏置，以使得形成耗尽区25。耗尽区25通过电容50的运行，也在电容50之下被扩展，如在15处表示的。当电子达到耗尽区25时，它被电场Vcs加速。电场Vcs是沟道25a的电位(表面反型区的电位)与P阱28的电位之间的差值。这些电子中某些电子得到了超过有效的氧化层势垒高度电位的足够能量，从而被注入到浮栅22。
对于不要被编程的单元，沟道到P阱的电位小于有效的氧化层势垒高度。在这种情形下，电子没有得到足以克服势垒高度的能量，以及不被注入到浮栅22。
N+掺杂区13、在选择晶体管14与传感晶体管沟道25a之下的P区24、以及在电容50之下的耗尽区15形成了横向双极性晶体管62。双极性晶体管的发射极(源极13)用作为电荷注入器，把衬底电子从源极扩散区注入到处在浮栅22下的偏置耗尽区。通过以扩散区13作为发射极和沟道24作为基极，收集极是偏置耗尽区25(包括区15)。由于沟道区25a在读期间用作为对于传感晶体管的沟道，以及在传感晶体管12之下的偏置耗尽区25在编程期间用作为双极性晶体管62的收集极，所以得到紧凑的单元配置。
衬底热电子注入的效率是多个特性的函数。考虑耗尽区25，电子以晶格声子散射的方式通过具有一定的电子平均自由路径的耗尽区25进行散射。这些电子中的某些电子由于没有被较多地散射，所获得的能量足以克服有效的势垒高度，以及被注入到浮栅22。某些电子得到比有效的势垒高度较少的能量，以及不被注入到浮栅22。注入效率是一个与掺杂特性和沟道到P阱的电位Vcs的相关性很强的函数。
由于单元10位于被嵌入在N阱29中的P阱28中，在编程期间，通过把控制栅27上升到Vpp(它可以是7到14伏)，浮栅22经过耦合电容32被容性耦合到更高的电压。浮栅22达到一个低的漏极偏置情况下的电压近似地为当控制栅27和P阱28与漏极16处在地电位时的浮栅电压加上耦合比乘以控制栅27上的电压的函数。所述耦合比在一阶近似时等于电容32的电容值除以耦合电容32和隧道电容33的电容值的总和。
当选择晶体管14关断时，传感晶体管漏极16的电位可被强制地接近于电源电位Vcc或更高。由于选择晶体管14被关断，节点51的电位跟随沟道25a的电位。沟道25a的电位就是沟道区25a的表面反型区的电位，它被按照如下方式来设置。当浮栅22的电位(Vfg)比漏极16的电位高出一个传感晶体管12的门限电压时，沟道电位与漏极电位相同。另一方面，当浮栅22的电位小于漏极16的电位加上传感晶体管12的门限电压时，沟道电位是浮栅22的电压与传感晶体管12的门限电压之间的差值。
P阱的电位是加到P阱28的电压70。由于P阱28被嵌入在N阱29中，以及N阱被设置为近似于Vss或更高的电压72，P阱的电位Vp可以是负的，典型地是-1到-2伏。而且，它通常小于有效的氧化层势垒高度，以便避免任何电位扰动问题。
在沟道25a区与P阱28的电位(Vp)70之间的电位差是跨在耗尽区25上的电压。对于要被编程的单元，漏极16的电压被升高，典型地接近Vcc或更高。在传感晶体管12和电容50之下的沟道25a和24中的耗尽区25可以用一个等于沟道电位减去P阱的电位70的电压降来形成。
对于不要被编程的单元，漏极16的电压被设置为0伏(Vss)。在耗尽区25的电压降等于Vp的绝对值，它典型地小于有效的氧化层势垒高度。
单元10的擦除是通过电子从浮栅22到沟道区25a和漏极扩散区16的Fowler-Nordheim隧道效应而达到的。在擦除期间，控制栅27被强制为从-7到-14伏的负电压。至于漏极扩散区16、P阱28、和N阱29，它们被加偏压到接近于Vcc或更高的正电位。Vcc是由所利用的特定的技术确定的。例如，利用本技术，它可以是5.0到2.5伏。这减小了在N+扩散区16与P阱28之间结上的电场。减小了的电场阻止在浮栅22下面的栅极氧化层中热空穴的加速俘获。
优选地不把漏极16的偏压加到高于P阱28的电压从而达到这样的程度，以致于使得栅极感应的漏极泄漏(GIDL)成为一个问题。对于当前的技术，这意味着漏极16的偏压不可能比P阱28的偏压高出约1伏。另外，如果漏极16的偏压大大地超过P阱28的偏压，则由于横向结场的加速度，在选择的栅极氧化层52中会发生热空穴俘获。
因为P阱28被嵌入在N阱29中，这使得把正电压加到P阱的能力上升。P阱的电压优选地等于或小于N阱的电位，以避免P阱/N阱正向偏置。因此，把Vcc或更高的正电压加到P阱、N阱和漏极16，可以消除由GIDL引起的热空穴俘获，而同时允许漏极16的电压上升到Vcc或更高。
在电容33上的电压是在一方面的浮栅22的电位与扩散区16和P阱28的电位之间的差值。当电位超过8到10伏时，产生足够的隧道电流，以及根据隧道氧化层30的厚度，浮栅22可以在几毫秒到几秒的时间范围内被擦除到负的电位。
电子从隧道到达漏极区16(漏极擦除)。隧道电流取决于从浮栅22到漏极16的电压。在本发明的一个实施例中，使用字节擦除。
读单元10的编程状态可以如下地完成。通过强制控制栅27成为正的电位(例如2.5到5伏)，浮栅22被容性耦合到更高的电位。浮栅22被耦合到电位Vfg，它可被计算为等于当控制栅27保持为接地时的浮栅电位加上在控制栅27上的电位乘以耦合比之和。
在读操作期间的漏极16的电位被限制为小于2伏的电压。这可避免任何读干扰。
对于要被读出的被选择的单元，选择栅11被强制成为Vcc，以及源极13被强制成为接地。未被选择的选择栅11也被强制成为接地。
当这些电位被加到选择的单元10时，电流流过传感晶体管12。这个电流然后被馈送到一个电流传感放大器(未示出)。如果在浮栅22上的电压大于在传感晶体管12上的门限电压，则一个较高的电流(或许大于20微安)被检测为导通状态。当浮栅的电位小于门限电压时，则将会流过较低的电流(例如小于20微安)，以及检测到非导通状态。
被检测的导通状态可被称为“1”状态。非导通状态可被称为“0”状态。
一个关于在编程、读出和擦除时单元运行的例子可以被概括在以下的图表中：
            单元运行
    擦除选择    未选择     编程选择      未选择     读数选择      未选择
漏极(55)源极(56)选择(51)控制(57)N-阱(29)P-阱(29) ≥Vcc    *0或≥Vcc浮动        浮动Vss         Vss-7到-14V    Vss≥Vcc     ≥Vcc≥Vcc     ≥Vcc ＞Vcc      *0或＞VccVs         浮动Vss到Vs    Vss到VsVpp        VssVcc到Vss   Vcc到VssVbias      Vbias ～1.5V    *0或～1.5VVss      VssVcc      Vss2到5V    VssVcc      VccVss      Vss
*0是对于未选择的列。
Vpp≈7到14伏。
Vs是由注入电流量设置的节点电压，其电流范围从几十纳安到几十微安，这取决于编程速度要求。典型地，它是从几十毫秒到几十微秒。Vbias是P阱28上的偏压，它可以是Vss或它可被强制成为-1到-2伏，以便提高注入效率。
用于产生两个负的偏置电位(一个给控制栅57加偏压，另一个给P阱28加负的偏压)的适当的芯片上电路可在以下的著作中找到：L.A.Glasset和D.W.Dobberpuhl，“The Design and Analysis of VLSICircuits(超大规模集成电路的设计和分析)”，(Dec.1985)，Addison-Wesley出版，pp.301-329，该著作直接在此引用，以供参考。Vss是外部地电位。
虽然单元10可以作为单个元件被利用，但它也可被连接为阵列，如图1所示。在阵列中，显示了多个单元10，10a，10b，10c，10d。源极节点13是通过连接在同一个行中所有的单元的源极节点作为一个单个节点56而被形成的。控制节点17是通过连接在同一个行中各个单元的所有的控制节点在一起作为一个单个节点57而被形成的。选择栅节点11是通过连接在同一个行中所有的单元的选择栅节点在一起作为一个节点51而被形成的。同样地，漏极节点16是通过连接在同一列中所有单元的漏极节点在一起作为一个单个节点55而被形成的。这个节点被引到传感放大器(未示出)。
用于FLASH存储器102的一对FLASH存储器单元210a和210b(如图6所示)位于两个相邻的字线212a和212b中。两个单元210被安排在同一个比特线214上。其它的单元216，218，和220被安排在比特线222，224和226元件字线212上。这种结构在一个其上设置了电绝缘的浮栅228的半导体层上有利地被实施。
每个单元210，216，218和220的源极端子230被源132或234控制。单元210，216，218和220的控制栅236a和236b被字线212控制。单元的漏极238被连接到比特线214，222，224和226。
图7所示的、用于实施一对单元210的一种配置包括一对控制栅236a和236b。同一个配置可被使用于其它的单元对216，218和220。控制栅36扩展到场氧化层隔离区240，后者在一边以漏极238为边界以及在另一边以源极232和234为边界。浮栅228a和228b被设置在氧化层隔离区240上与控制栅236a和238a相隔离，并处在控制栅236a和238a之下。
在显示的实施例中，在比特线下的有源区是P型半导体材料以及是P阱244的一部分。P阱244又被形成在N阱246中。最后，N阱246被形成在P型衬底248上。P阱244可以通过加重掺杂的P型触点252而被加偏压(如在250处所表示的)，以及N阱246可被加偏压(如在254处所表示的)。
每个浮栅228通过它与沟道258交互作用而形成隧道电容257。隧道介质256把浮栅228与沟道258分开。同样地，作为耦合电容261的一部分的共聚介质260把浮栅228与控制栅236分开。最后，由介质262把控制栅236与沟道264分开。
图8上显示单元210，216，218和220的物理关系。浮栅228以虚线显示。同样地，控制栅236跨在漏极238与源极232或234之间。漏极触点242位于控制栅236与比特线214，222和226之间。比特线214，222，224和226横向延伸到控制栅236。
单元210可被描述为一个利用用于擦除的高效率的衬底热电子注入和用于编程的Fowler-Nordheim隧道效应的快闪EEPROM。
各个单元是通过使得电荷积累在浮栅228上而被擦除的，以及可以在电荷从浮栅被去除时达到编程。因此，一开始所有的单元在它们的浮栅上累积了电荷。所有的单元210，216，218和220通过使用块擦除方式从而一起被擦除。
擦除是通过高效率衬底热载流子注入而实现的。如图7所示，衬底载流子(诸如电子，在266处以箭头表示)可以通过给源极232或234加正向偏压而被产生。也就是，一个单元的源极被用作为用于一对单元210，216，218或220中的另一个单元的注入器。因此，源极232用作为图7上被擦除的单元210b的注入器。同样地，当单元210a被擦除时，源极234被用作为用于单元210a的注入器。
由沟道264a和258以及漏极238把源极232与单元210b分开。某些衬底电子266通过这些区扩散到单元210b下面的沟道区256b。漏极238低效率地取得一些电子。
对于需要被擦除的单元，沟道区256可以被加偏压，从而形成耗尽区。当电子达到耗尽区时，它被电场Vcs加速。电场Vcs是沟道电位(表面反型区的电位)与P阱244的电位之间的差值。这些电子中的某些电子得到超过有效的氧化层势垒高度电位的足够能量，从而被注入到浮栅228b。
对于不需要被擦除的单元，沟道到P阱的电位小于有效的氧化层势垒高度。在这种情形下，电子没有得到足以克服势垒高度的能量，以及不被注入到浮栅228。
在希望快闪擦除的情形下，存在这样一种方案，其中在同一个P阱内的所有的单元可以一起被擦除。这是通过给P阱244相对于N阱246加正向偏压而达到。电子从P阱244的底部被注入(如箭头280所表示的)，以及被浮栅或漏极收集(如图10所示)。
加重掺杂的N型源232、在单元210a之下的P型区264a和256a、以及在漏极238与单元210b沟道256a之下的区形成横向双极性晶体管268。双极性晶体管268的发射极(源极232)被用作为一个电荷注入器，把衬底电子从源极注入到在浮栅228a之下的偏置耗尽区。通过将源极232作为发射极和沟道268a，256a，以及将在漏极238下的区作为基极，则收集极是偏置耗尽区256b。
因为分开的选择晶体管是不必要的以及漏极238被用作为用于一对单元的两个相邻的单元的漏极，所以得到紧凑的单元配置。一个单元的源极也被用作为用于一对单元中的另一个单元的有效的注入器。
衬底热电子注入的效率是多个特性的函数。考虑耗尽区256b，电子以晶格声子散射的方式通过具有一定的电子平均自由路径的耗尽区25上散射。这些电子中的某些电子由于没有被较多地散射，所获得的能量足以克服有效的势垒高度，以及被注入到浮栅228。某些电子得到比有效的势垒高度较少的能量，以及不被注入到浮栅228。注入效率是一个与掺杂浓度和沟道到P阱的电位Vcs的相关性很强的函数。
由于单元210位于被嵌入处在N阱246中的P阱244之中，在擦除期间，通过提升比特线上的电位(它可被加偏压到从7到14伏的电位)，浮栅228被容性耦合到高电压。浮栅228达到一个低的漏极偏置情况下的电压近似地为当控制栅236b和P阱244与漏极238处在地电位时的浮栅上的电压加上耦合比乘以控制栅236b上的电压的函数。该耦合比在一阶近似时等于耦合电容261的电容值除以耦合电容261和隧道效应电容257的电容值的总和。
当单元210a关断时，漏极238电位可被强制地接近于电源电位Vcc或更高。沟道256a的电位是沟道区的表面反型区的电位，它被设置为如下所述的那样。当浮栅228的电位(Vfg)比漏极238的电位高出一个单元门限电压时，沟道电位与漏极电位相同。另一方面，当浮栅228的电位小于漏极238的电位加上单元门限电压时，沟道电位是浮栅228的电压与单元门限电压之间的差值。
P阱的电位是加到P阱244的电压250。P阱244被嵌入在N阱246中，以及N阱被设置为近似于Vss或更高的电压254，诸如Vcc。因此，P阱的电位Vp可以是Vss或负的，典型地是-1到-2伏。而且，P阱的电位通常小于有效的氧化层势垒高度，以避免任何电位扰动问题。
在沟道256b区与P阱244的电位250之间的电位差是跨在耗尽区上的电压。对于要被擦除的单元，漏极238的电压被升高，典型地接近Vcc或更高。在要被擦除的单元下面的耗尽区可以用一个等于沟道电位减去P阱的电位250的电压降来形成。
对于不要被擦除的单元，未选择的字线电压可被设置为0伏(Vss)。耗尽区上的电压降小于有效的氧化层势垒高度。
单元210的编程是通过电子从浮栅228到沟道区256b和漏极238的Fowler-Nordheim隧道效应而达到的。在编程期间，选择的比特线236b被强制成为约5伏的高电压“H”(高于Vcc)。未选择的比特线被保持在Vss。如果N阱和P阱分别保持在Vcc和Vss，则漏极238和P阱244之间的结上的电场将被减小。减小的电场阻止在浮栅22下的栅极氧化层中热空穴的加速俘获。
电子从隧道到达漏极区238(漏极编程)。隧道电流取决于从浮栅228到漏极238的电压。读出单元的编程状态可以如下地完成。被选择的比特线被加偏压大约0.7到1伏。其余的比特线被允许浮动。源极232可被加偏压到-Vs，以及源极234可被加偏压到VH。被选择的字线被加偏压到VHH，以及相邻的字线被加偏压到-Vs。P阱被加偏压到Vss，以及N阱被加偏压到Vcc。Vs是由注入电流量来设定的节点电压，电流范围从几十纳安到几十微安，这取决于编程速度要求。典型地，它是从几十毫秒到几十微秒。Vss是外部地电位。
当这些电位被加到选择的单元210时，电流流过该单元。这个电流然后被馈送到电流传感放大器(未示出)。如果在浮栅228上的电压大于在传感晶体管212上的门限电压，则一个较高的电流(或许大于20微安)被检测为导通状态。当浮栅的电位小于门限电压时，则流过一个较低的电流(例如小于20微安)以及检测到非导通状态。
源232被加偏压-Vs(即，二极管电压降，约为0.7伏)，而源234是处在VHH。在一个实施例中，VHH可以约为10到14伏。选择的字线被加偏压到VHH，以及该对的相邻的字线被加偏压到-Vs。P阱的偏压是-Vss，以及N阱的偏压是Vcc。
在电容257上的电压是在一方面浮栅228的电位与漏极238和P阱244的电位之间的差值。当差值超过8到10伏时，产生足够的隧道电流，以及浮栅228可以在几毫秒到几秒的时间范围内被擦除到负的电位，这取决于隧道氧化层56的厚度。
被检测的导通状态可被称为“1”状态。非导通状态可被称为“0”状态。
用于产生两个负的偏置电位(一个给字线236加偏压，另一个给P阱244加负的偏压)的适当的芯片上电路可在以下著作中找到：L.A.Glasser和D.W.Dobberpuhl，“The Design and Analysis of VLSICircuits(超大规模集成电路的设计和分析)”，(Dec.1985)，Addison-Wesley出版，pp.301-329，该著作直接在此引用，以供参考。
在阵列中的单元可以通过使用传统的处理过程技术(诸如双聚合，单金属CMOS处理过程)而被形成。这里阐述的说明性参量规划一个0.25微米或更低的特性尺寸，采用1.8伏的Vcc电位。当技术允许使用降低的电压和较小的特性尺寸时，这里的参量随之加以换算。
再次参照图7，图上显示电子流从注入器(它在说明的实施例中是源极232)到浮栅228b的流动。衬底电子(用箭头表示)可以从源极232沿着在相邻的隔离区240之间的单元的整个宽度“W”流动。另外，电子从扩展到单元宽度以外的部分232a和232b流动。即，在宽度方向扩展到单元的任一边的源极232的部分也贡献出电子，它们可被利用来编程浮栅228。这可大大地增加对于擦除可提供的电子流，因此可以加快擦除。
这个安排是可能的，因为加重掺杂的N型源232和234平行于控制栅236。换句话说，源232和234平行于阵列的字线或行。由于存在这样的几何关系，其长度大于单元的宽度的一部分源极可被利用于擦除的目的。即，附加的电子可以从单元的相邻列之间的扩展部分210a和210b流出。
本发明的一个实施例的运行被显示在以下的模式表中：
选择的B/L   未选择的B/L     源1     源2 仅次于选择的WL 选择的WL
擦除     H     H     -Vs     VH     -Vs     VHH
  编程     H     Vss     浮动     浮动     Vss     -VHH
  读出   0.7-1.0V    浮动     Vss     Vss     Vss     Vcc
  快闪擦除     H     H     -Vs     -Vs     VHH     VHH
阵列中的单元可以通过使用传统的处理过程技术(诸如双聚合，单金属CMOS处理过程)而被形成。这里阐述的说明性参量规划一个.25微米或更低的特性尺寸，它采用1.8伏的Vcc电位。当技术允许采用降低的电压和较小的特性尺寸时，这里的参量随之被加以换算。
在本发明的一个有利的实施例中，FLASH和EEPROM存储器可以用基本上同一个处理步骤被产生。通过减小附加处理步骤的数目，该器件的总体成本可被大大地改变。在某些实施例中，完全相同的处理步骤可被利用于两种存储器，这样，不需要额外的其他步骤和额外的掩膜步骤，在单个晶片上得到两种存储器。
开始时使用的衬底材料典型地是P型(100)硅，例如，具有范围为10-20欧姆-厘米的电阻率。P阱28和244在所谓的三阱处理过程中被嵌入N阱29和246中。P阱28和244具有典型的4-8微米的阱的深度。掺杂浓度可以是从4×1015到1×1016原子/厘米3。三阱由相反掺杂N阱29和246的P阱28和244形成。
三阱中单元的形成为如下。一个N阱植入物通过利用具有1到1.5×1016原子/厘米3的典型的剂量和160到100Kev的能量的磷31来构成。N阱植入物通过使用高温度步骤被激发，它典型地是在1125到1150℃下经历6到12小时。N阱29和246然后利用P阱植入物被反向掺杂。对于P阱植入物的典型的剂量可以是利用诸如硼11的物质的1.5到2.5×1013原子/厘米3和30到180Kev的能量。N阱29和246以及P阱28和244然后被激发，典型地是在1125到1150℃下经历6到12小时。这样可以把阱设置到想要的掺杂浓度和深度。
在阱形成后，应用标准的逻辑场氧化层形成和沟道停止形成步骤。场氧化层厚度和植入物剂量被调节达到7到14伏的场门限值，它是由用于编程和擦除的Vpp电平和由逻辑处理能力所确定的。在这个形成后，可以执行存储器单元植入。例如，具有1.5到3×1013原子/厘米3剂量在30到50Kev的能量下的硼11的植入物可以通过牺牲氧化层来实现。例如，85到100埃(Angstrom)的干氧化层可以在晶片上生长。干氧化层在部分氧中在900℃下生长，随后是975到1050℃退火。
浮栅22和228然后可由多晶硅、硅化物或金属形成。如果使用多晶硅，则它的厚度可以是1600埃，以及在870到1000℃下进行POCL3掺杂。共聚介质由氧化物-氮化物-氧化物夹层(ONO)形成，下部的氧化层是60到80埃，氮化物层具有90到180埃的厚度，以及上部的氧化层是30到40埃。125到200埃的栅氧化层可以被生长以用于电容50之下的氧化层。
在规定浮栅和选择栅后，N+植入物被注入到选择晶体管14和210的源极和传感晶体管12和210的漏极。它被阻塞在两个栅极之间，这样，它并不进入在电容50的极板下面的区域，N+植入物可以是剂量为1到3×1013原子/厘米3及60Kev下的磷，后随的是植入物剂量为2.5到4.5×1015原子/厘米3及60Kev下的砷。也有可能通过使用轻微掺杂漏极(LDD)技术来形成源极和漏极。
如果需要的话，用于控制栅的多晶硅(poly 2)然后可被淀积和硅化。栅极通过使用标准的技术被形成图案和被限定。控制栅没有自对准传感和选择栅。
在完成这些电容和晶体管结构的情况下，用于触点和交互连接层的所有随后的处理遵从标准的逻辑后端处理。
虽然在上述的说明中给出多个参量和量值，本领域技术人员将会看到，这些参量和量值仅仅是用于说明的。例如，通过颠倒掺杂结的导电类型和偏压极性，可以实施使用衬底热空穴注入的单元结构。希望由所附属的权利要求覆盖属于本发明的的精神和范围的所有的修改和变动。

Claims (20)

1.集成电路晶片包括：
在所述晶片上的EEPROM存储器；以及
在所述晶片上用与所述EEPROM存储器基本相同的处理步骤形成的FLASH存储器。
2.权利要求1的晶片，还包括用与所述EEPROM和FLASH存储器基本上相同的处理步骤形成的逻辑电路。
3.权利要求2的晶片，其中所述逻辑电路包括处理器。
4.权利要求3的晶片，其中所述逻辑电路包括总线接口和本地总线，所述存储器被耦合到所述本地总线。
5.权利要求1的晶片，其中至少一个所述存储器包括浮栅，以及通过使用衬底热电子注入，把电荷注入到所述浮栅。
6.权利要求1的晶片，其中两种所述存储器都使用衬底热电子注入。
7.权利要求1的晶片，其中所述EEPROM存储器实行字节擦除。
8.权利要求1的晶片，其中所述FLASH存储器实行块擦除。
9.权利要求1的晶片，其中所述EEPROM和FLASH存储器包括单元，所述FLASH存储器的所述单元小于所述EEPROM存储器的所述单元。
10.权利要求1的晶片，其中所述单元包括双层多晶硅传感晶体管。
11.权利要求1的晶片，其中所述FLASH和EEPROM单元包括选择晶体管。
12.形成集成电路晶片的方法，包括：
在所述晶片上形成EEPROM存储器；
在所述晶片上形成FLASH存储器；以及
使用基本上相同的处理步骤形成所述EEPROM和FLASH存储器。
13.权利要求12的方法，包括使用完全相同的处理步骤形成所述EEPROM和FLASH存储器。
14.权利要求12的方法，包括使用衬底热电子注入以便把电荷注入到所述存储器的浮栅。
15.权利要求12的方法，包括对于所述EEPROM存储器使用字节擦除。
16.权利要求12的方法，包括对于所述FLASH存储器使用块擦除。
17.权利要求12的方法，包括形成所述EEPROM和FLASH存储器，以使得所述FLASH存储器的所述单元小于所述EEPROM存储器的所述单元。
18.权利要求12的方法，还包括通过使用与形成所述EEPROM和FLASH存储器的基本上相同的处理步骤，以便在所述晶片上形成逻辑电路
19.权利要求18的方法，包括使用完全相同的处理步骤来形成所述逻辑电路和所述存储器。
20.权利要求18的方法，其中形成所述逻辑电路包括形成处理器。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100403521C (zh) * 2005-04-26 2008-07-16 美格纳半导体有限会社 用于制造半导体装置的方法
CN102867019A (zh) * 2012-07-30 2013-01-09 利尔达科技有限公司 分离式文件系统及其管理方法
CN106158023A (zh) * 2014-12-17 2016-11-23 慧荣科技股份有限公司 将数据写入一闪存单元的方法以及控制装置
CN106611617A (zh) * 2015-10-22 2017-05-03 美商硅成积体电路股份有限公司 非挥发性闪存的有效编程方法

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
US6627946B2 (en) 2000-09-20 2003-09-30 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gates protruding portions
TW477065B (en) * 2001-01-30 2002-02-21 Ememory Technology Inc Manufacturing method of flash memory cell structure with dynamic-like write-in/erasing through channel and its operating method
US6967372B2 (en) * 2001-04-10 2005-11-22 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with vertical control gate sidewalls and insulation spacers
US7190620B2 (en) * 2002-01-31 2007-03-13 Saifun Semiconductors Ltd. Method for operating a memory device
JP2003282823A (ja) 2002-03-26 2003-10-03 Toshiba Corp 半導体集積回路
US7057938B2 (en) * 2002-03-29 2006-06-06 Macronix International Co., Ltd. Nonvolatile memory cell and operating method
US7031196B2 (en) 2002-03-29 2006-04-18 Macronix International Co., Ltd. Nonvolatile semiconductor memory and operating method of the memory
TW535265B (en) * 2002-04-29 2003-06-01 Powerchip Semiconductor Corp Structure and manufacturing method of CMOS process compatible single poly-silicon erasable and programmable ROM
US6862223B1 (en) * 2002-07-05 2005-03-01 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US6850438B2 (en) * 2002-07-05 2005-02-01 Aplus Flash Technology, Inc. Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6963505B2 (en) * 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US6992932B2 (en) 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7035147B2 (en) 2003-06-17 2006-04-25 Macronix International Co., Ltd. Overerase protection of memory cells for nonvolatile memory
JP5162075B2 (ja) * 2004-01-08 2013-03-13 マクロニックス インターナショナル カンパニー リミテッド 不揮発性半導体メモリ及びその動作方法
EP1553635A1 (en) * 2004-01-08 2005-07-13 Macronix International Co., Ltd. Nonvolatile semiconductor memory and operating method of the memory
US7652930B2 (en) 2004-04-01 2010-01-26 Saifun Semiconductors Ltd. Method, circuit and system for erasing one or more non-volatile memory cells
US7755938B2 (en) * 2004-04-19 2010-07-13 Saifun Semiconductors Ltd. Method for reading a memory array with neighbor effect cancellation
US7144775B2 (en) * 2004-05-18 2006-12-05 Atmel Corporation Low-voltage single-layer polysilicon eeprom memory cell
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US7366025B2 (en) * 2004-06-10 2008-04-29 Saifun Semiconductors Ltd. Reduced power programming of non-volatile cells
US6875648B1 (en) * 2004-07-09 2005-04-05 Atmel Corporation Fabrication of an EEPROM cell with emitter-polysilicon source/drain regions
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US20060036803A1 (en) * 2004-08-16 2006-02-16 Mori Edan Non-volatile memory device controlled by a micro-controller
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7257025B2 (en) * 2004-12-09 2007-08-14 Saifun Semiconductors Ltd Method for reading non-volatile memory cells
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7372098B2 (en) 2005-06-16 2008-05-13 Micron Technology, Inc. Low power flash memory devices
US7786512B2 (en) 2005-07-18 2010-08-31 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US8116142B2 (en) * 2005-09-06 2012-02-14 Infineon Technologies Ag Method and circuit for erasing a non-volatile memory cell
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
KR100757326B1 (ko) * 2006-10-13 2007-09-11 삼성전자주식회사 비휘발성 메모리 장치, 그 제조 방법 및 동작 방법
US8138524B2 (en) 2006-11-01 2012-03-20 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby
US7641226B2 (en) * 2006-11-01 2010-01-05 Autoliv Development Ab Side airbag module with an internal guide fin
US20080306723A1 (en) * 2007-06-08 2008-12-11 Luca De Ambroggi Emulated Combination Memory Device
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
CN102012791B (zh) * 2010-10-15 2013-06-19 中国人民解放军国防科学技术大学 基于Flash的数据存储PCIE板卡
KR101213922B1 (ko) * 2010-12-30 2012-12-18 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 동작 방법
US10332599B2 (en) * 2017-11-14 2019-06-25 Longitude Flash Memory Solutions Ltd. Bias scheme for word programming in non-volatile memory and inhibit disturb reduction

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212406A (en) * 1992-01-06 1993-05-18 Eastman Kodak Company High density packaging of solid state devices
TW231343B (zh) * 1992-03-17 1994-10-01 Hitachi Seisakusyo Kk
US6475846B1 (en) * 1995-05-18 2002-11-05 Texas Instruments Incorporated Method of making floating-gate memory-cell array with digital logic transistors
US5717634A (en) * 1995-07-19 1998-02-10 Texas Instruments Incorporated Programmable and convertible non-volatile memory array
US5781031A (en) * 1995-11-21 1998-07-14 International Business Machines Corporation Programmable logic array
US5949710A (en) * 1996-04-10 1999-09-07 Altera Corporation Programmable interconnect junction
EP0802569B1 (en) 1996-04-15 2003-09-24 STMicroelectronics S.r.l. FLASH-EPROM integrated with EEPROM
US5675537A (en) * 1996-08-22 1997-10-07 Advanced Micro Devices, Inc. Erase method for page mode multiple bits-per-cell flash EEPROM
US5805507A (en) 1996-10-01 1998-09-08 Microchip Technology Incorporated Voltage reference generator for EPROM memory array
FR2779542B1 (fr) * 1998-06-05 2000-08-04 Sgs Thomson Microelectronics Circuit integre comportant au moins deux memoires

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100403521C (zh) * 2005-04-26 2008-07-16 美格纳半导体有限会社 用于制造半导体装置的方法
CN102867019A (zh) * 2012-07-30 2013-01-09 利尔达科技有限公司 分离式文件系统及其管理方法
CN102867019B (zh) * 2012-07-30 2016-01-13 利尔达科技集团股份有限公司 分离式文件系统及其管理方法
CN106158023A (zh) * 2014-12-17 2016-11-23 慧荣科技股份有限公司 将数据写入一闪存单元的方法以及控制装置
CN106611617A (zh) * 2015-10-22 2017-05-03 美商硅成积体电路股份有限公司 非挥发性闪存的有效编程方法
CN106611617B (zh) * 2015-10-22 2020-09-22 美商硅成积体电路股份有限公司 非挥发性闪存的有效编程方法

Also Published As

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