CN1380692A - 具有测试元件组元件的半导体器件 - Google Patents

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Abstract

一种半导体晶片,包括多个半导体芯片和多个用于将所述半导体芯片相互分开的划片道。所述半导体芯片包括键合焊盘和用于监测半导体芯片中的正常晶体管的扩散区域或互连图形的位于下面的TEG元件。

Description

具有测试元件组元件的半导体器件
发明领域
本发明涉及具有一种包括多个测试元件组(TEG)元件的半导体器件，尤其是涉及在半导体晶片上放置TEG元件的技术。
背景技术
当在半导体晶片上制造半导体器件芯片时，一般通过减小半导体芯片的尺寸，来增加晶片上的半导体芯片的数量，以降低半导体器件的成本。
另一方面，通常半导体芯片包括TEG元件，这些TEG元件用于在制造过程之后分析半导体芯片的元件特性或扩散区或互连图形的缺陷。TEG元件的例子包括具有在半导体衬底内的扩散区的晶体管图形和覆盖在半导体衬底上的互连图形，用于监测半导体芯片上的普通元件或普通连线的扩散过程或蚀刻过程。通过使用电连接TEG元件并一般地位于所述TEG元件下的相关TEG键合焊盘可以方便地测量出普通元件和普通连线的电气特性。
重要的是，在半导体芯片中放置所述TEG元件，同时安排普通元件和普通连线，而基本上不增加半导体芯片的尺寸。通常，所述TEG元件被安排在专用区域或芯片上的限定区域。
常规技术中，TEG元件的区域阻碍半导体芯片的尺寸进一步减小，不论所述TEG元件是被放置在专用区域还是芯片的限定区域中。此外，由于测试方面的困难，放置在限定区域中的所述TEG元件不适合在制造过程后对缺陷或电气特征进行有效地分析。
发明内容
因此，本发明的一个目的是提供一种具有TEG元件的半导体器件，所述TEG元件适于有效地分析电气特征或在扩散步骤或刻蚀步骤中导致的缺陷，并且基本上不增加半导体芯片的尺寸。
本发明的另一个目的是提供一种半导体晶片，在制造半导体器件的过程中在其上加工这样的半导体器件。
本发明提供了一种半导体芯片，包括普通元件、与普通元件相连的键合焊盘、和至少一个位于键合焊盘下的TEG元件。
本发明还提供一种半导体晶片，该半导体晶片包括半导体衬底、多个形成在半导体衬底上的半导体芯片、多个将半导体芯片分割开的划片道、至少一个用于监测一个半导体芯片的一部分的TEG元件、和至少一个连接所述TEG元件并且放置在用于划片道的区域中的TEG键合焊盘。
根据本发明的半导体芯片，在键合焊盘下或者具有用于划片道的区域中放置的TEG键合焊盘的所述TEG减小了半导体芯片的尺寸，并且降低了用于半导体芯片的成本。
参见附图，根据下面的介绍，本发明的上述目标、特点和优点将变得更加清楚。
附图简要说明
图1是半导体晶片的局部俯视图，根据本发明的第一实施例在其上制造多个半导体芯片。
图2是半导体晶片的局部俯视图，根据本发明的第二实施例在其上制造多个半导体芯片。
图3是半导体晶片的局部俯视图，根据本发明的第三实施例在其上制造多个半导体芯片。
具体实施方式
现在，通过附图本发明被更为确定地描述出来，其中相同元件用相同的附图标记所表示。
参见图1，根据本发明的第一实施例，一个由数字13一般性地表示的半导体晶片，在该半导体晶片的上面安装有多个在半导体衬底上形成的半导体芯片10。晶片13包括多个在行方向和列方向延伸的划片道14，用于把晶片13分割成多个半导体芯片10。通过在半导体芯片制造和测试后使用一种切割设备，可用划片道14把半导体芯片10相互分割开。
每个半导体芯片10包括沿每个半导体芯片10周边排布的多个键合焊盘11。用于监测普通元件如晶体管元件的多个TEG元件12被置于相应的键合焊盘11下面。3个TEG键合焊盘15相应于每个TEG元件11被放在划片道14上。
形成每个TEG元件12，以用于监测形成于半导体衬底上并且位于相应的键合焊盘11的正下方的晶体管如MOSFET的扩散区。TEG元件12通过通孔和连线连接到相应的TEG压点15，所述连线在用于相应的键合焊盘11的通孔之下。在沿划片道14切割晶片13之前TEG压点15用于测试扩区的电器特性或检测连线图形的缺陷。
在半导体器件中，通过使用键合焊盘11下方的区域，TEG元件12基本上不增加芯片面积，这与传统工艺不同，传统工艺中，TEG元件被放在专门的区域或限定的区域。
此外，通过把TEG压点15放在划片道14上，TEG 15键合焊盘占用的面积也不增加芯片的面积。
在本实施例中，通过半导体芯片10的上述配置，能够把多个TEG元件放置在芯片10上面而不需要提供专门的区域。因此增加了芯片的有效面积，而芯片本身的面积并没有增加。由于有大量的TEG元件12，在扩散过程和蚀刻过程后分析电器特性和缺陷时能够得到大量的信息。
参见图2，根据本发明的第二实施例，在半导体晶片13上半导体芯片20的安装有多个，例如，多个(本例中为2个)TEG元件12被置于压点11下方，用以监测扩区或连线图形。本实施例中晶片上的其他配置与图1中的配置类似。
由于2个放在单个压点11下的TEG元件12没有放在相邻的层上，因此它们互不影响，所述2个TEG元件12可以放在相同的键合焊盘11的下方。这2个TEG元件通过通孔和连线与置于划片道14上的相应的键合焊盘15相连。
通过提供单个键合焊盘11正下方的多个TEG元件12，更多的TEG元件12可以被放在单个芯片20上。2个TEG元件12应被放在不同的层上，不使用公共的通孔，以使其互不影响。
参见图3，根据本发明的第三实施例，一个在其上放置有多个半导体芯片25的晶片13，包括多个TEG压点12和置于所述划片道14下的相应的TEG焊点15。TEG元件12放置在沿半导体芯片10的周边安排的键合焊盘11的邻近区域。所述TEG压点15在相应的TEG元件12之上。
图3中，几个TEG元件12被放在划片道14的区域27内，用于在其内容纳附属图形26，如对齐标志或基准图形。对齐标志用于相对芯片10布置图形，而基准图形用于对准芯片10上的2个或多个图形。TEG元件12可以放在附属图形26的上方或下方。这种配置也减少芯片面积。
以上实施例仅仅是示例性的介绍，本发明不受限于以上实施例，并且，本领域普通技术人员可以容易地从其中得出不同的修改或者替换而不背离本发明的范围。

Claims (9)

1.一种半导体芯片，包括：普通元件，连接到所述普通元件的键合焊盘，和在所述键合焊盘下的至少一个TEG元件。
2.根据权利要求1所述的半导体芯片，其中多个所述的TEG元件位于所述键合焊盘之下。
3.根据权利要求1所述的半导体芯片，其中所述键合焊盘放置在所述半导体芯片的周边附近。
4.根据权利要求1所述的半导体芯片，其中所述TEG元件包括多个扩散区。
5.根据权利要求1所述的半导体芯片，其中所述TEG元件为互连图形。
6.一种半导体晶片，包括：半导体衬底，多个在所述半导体衬底上形成的半导体芯片，将所述半导体芯片相互分开的多个划片道，至少一个用于监测所述半导体芯片的一部分的TEG元件，和至少一个与所述TEG元件连接并设置在用于所述划片道的区域中的TEG元件。
7.根据权利要求6所述的半导体晶片，其中所述TEG元件放置在用于所述划片道的所述区域中。
8.根据权利要求7所述的半导体晶片，其中所述TEG元件在用于所述划片道的所述区域中形成的附属图形之下或之上。
9.根据权利要求6所述的半导体晶片，其中所述TEG元件放置在所述半导体芯片中，并且在键合焊盘之下。
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