CN1389923A - 非易失性半导体存储装置 - Google Patents

Abstract

非易失性半导体存储装置通过将多个包括由1个字栅和2个控制栅控制的2个MONOS存储单元的存储单元分别排列在第1,第2方向上构成。在1条分控制栅线上共同连接的2条控制栅线包括线间距离较宽的线间宽距区、2条线与1条线共同连接的共同连接区、配置在线间宽距区及共同连接区以外区域的线间距离较窄的线间窄距区。在存储单元阵列区域内的第1、第2配线专用区内,在夹持第2方向上的共同连接区的两侧设有线间宽距区。线间宽距区作为位线线幅宽扩大区,设有接触点,共同连接区是位线不连续的区域。

Description

非易失性半导体存储装置

技术领域

本发明涉及由配有通过1个字栅和2个控制栅控制的2个非易失性存储器件的存储单元构成的非易失性半导体存储装置。

现有技术

作为非易失性半导体装置，目前已知的有通道与栅极之间的栅极绝缘层由氧化硅膜、氮化硅膜及氧化硅膜层积体构成的在氮化硅膜上捕集电荷的MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor：金属氧化物氮氧化物半导体或-substrate：金属氧化物氮氧化物基片)类型。

该MONOS型非易失性半导体存储装置在文献(Y.Hayashi，et al，2000 Symposium on VLSI Technology Digest of Technical Papersp.122-p.123)中有介绍。在该文献中，介绍了一种配有由1个字栅和2个控制栅控制的2个非易失性存储器件(MONOS存储单元)的双MONOS闪存存储单元。即1个闪存存储单元包括2个电荷捕集区。

该双MONOS闪存存储单元的驱动需要2条位线、1条字线、2条控制栅线。

在这些配线中，2条位线和2条控制栅线通常沿纵列方向配布。此时，如果要在该1列内的多个存储单元组的范围内，在同一层上配布4条金属配线(2条位线和2条控制栅线)，则即使采用具有最小线与空间幅度的照相平板印刷工艺也是困难的。

作为其结果，只能扩大1列内的存储单元组范围，从而保证配线空间。但是这样一来，存储单元的集成度将下降，不能满足近年来对非易失性半导体存储装置的大容量化要求。

发明内容

本发明的目的是提供1个存储单元有2个捕集区的高集成化非易失性半导体存储装置。

本发明的另一目的是提供缩小控制栅间距及位线间距，高集成化承载存储单元的非易失性半导体存储装置。

本发明的另一目的是提供具有用于向控制栅及位线馈电的配线的配置裕度和自由度的非易失性半导体存储装置。

本发明的一种方式所涉及的非易失性半导体存储装置配有分别在相交叉的第1及第2方向上排列多个具有由1个字栅和2个控制栅控制的2个非易失性存储器件的存储单元的存储单元阵列区。

该存储单元阵列区配有将沿上述第1方向排列的各列上述存储单元的各上述控制栅沿上述第1方向连接形成的多条控制栅线；在上述多条控制栅线上层沿上述第1方向延长的其数量为上述多条控制栅线一半的分控制栅配线。

夹持上述第2方向上的上述多个存储单元之间各界面相邻的各为2条的上述控制栅线分别与各为1条的上述分控制栅线共同连接。这样，分控制栅线的数量可以为控制栅线数量的一半，从而提高分控制栅线的配置裕度和自由度。

上述各2条的控制栅线包括线间宽度较宽的线间宽距区、2条线共同接在1条线上的共同连接区、被配置在上述线间宽距区及上述共同连接区以外的区域的线间宽度较窄的线间窄距区。因此，在上述第2方向上，上述线间宽距区被配置在夹持上述共同连接区的两侧。由于在与2条控制栅线共同连接的共同连接区两侧能确保比较大的空间，因而利用该较大的空间，配置两侧相邻的各为2条的控制栅线的线间宽距区。作为其它配置例，比如可在该线间宽距区作为与位线连接的接触点区。

此外，由于各为2条的线间宽距区两侧是不需要空间的共同连接区，因而不需要扩大用于设置该线间宽距区的空间。这样，即使1个存储单元有2个捕集区，也没有必要为确保控制栅线的配线空间而降低集成度，从而可提供高集成化的非易失性半导体存储装置。

上述共同连接区的线幅宽最好比上述线间宽距区内的上述各为2条的控制栅线的各线幅宽更宽一些。这样，可将上述各为2条的控制栅线通过宽幅的上述共同连接区与上述各为1条的分控制栅线连接。

在上述存储单元阵列区中，在上述第1方向离开的位置上可以设置第1、第2配线专用区。在上述第1配线专用区内设置与偶数的分控制栅线连接的上述各为2条的控制栅线的共同连接区和与奇数的分控制栅线连接的上述各为2条的控制栅线的上述线间宽距区。在上述第2配线专用区内设置与奇数的分控制栅线连接的上述各为2条的控制栅线的共同连接区和与偶数的分控制栅线连接的上述各为2条的控制栅线的上述线间宽距区。

这样，通过使共同连接区及线间宽距区以锯齿状配置，可以使控制栅线的排列间隔达到最小。

还可以进一步设置分别在上述各为2条的控制栅线之间配置的并沿上述第1方向延长的由杂质层形成的多条位线和在上述多条位线上层沿上述第1方向延长并与上述多条位线分别连接的其数量与上述多条位线相同的多条分位线。

在该场合下，上述多条位线中的每一条夹持与上述共同连接区上下相对的不连续区被多条位分割线隔断。上述多条分位线中的各1条与构成各1条的位线的上述多条位分割线分别连接。这样，在第1方向上被隔断的位线可以通过分位线衬起来。

上述多条位线中的每一条可以具有处于与上述各为2条的控制栅线的上述线间宽距区上下相对的区域内的线幅宽扩大的线幅宽扩大区。这样，通过该线幅宽扩大区，多条位线中的每一条可以与多条分位线中的每一条连接。此外，由于位线的线幅宽扩大区的两侧成为位线的不连续区，所以没有必要为设置该线幅宽扩大区而增大位线的间距，从而可实现存储单元的高集成化。

上述多条分位线可排列为第1层金属配线层、上述多条分控制栅线可排列为第2层金属配线层。

在该场合下，上述多条位线中的每一条与上述多条分位线中的每一条通过设在上述线幅宽扩大区内的接触点连接。此外，上述各为2条的控制栅线与上述各为1条的分控制栅线通过设在上述共同连接区内的连接部连接。该连接部由接触点、岛状第1层金属配线层及导通孔组成。

上述接触点与上述连接部可以设置在沿上述第1方向的实质上的同一条线路上。在该场合下，多条分位线中的各条在配线时迂回连接部以避开上述连接部的干扰。

还可以进一步配置在上述第1方向上与上述存储单元阵列区相邻排列的选择区、在上述选择区及上述存储单元阵列区内沿上述第1方向延伸的少于上述多条分控制栅线的多条主控制栅线、在上述选择区及上述存储单元阵列区内沿上述第1方向延伸的少于上述多条分位线的多条主位线。这样，由于主位线及主控制栅线的数量可分别减少，因而即使把主位线及主控制栅线排列到同一层上，也能减少总配线数量，产生充裕的分配线空间。

即可以把上述多条主位线及上述多条主控制栅线共同排列为第3层金属配线层。

在该场合下，上述选择区配有用于选择上述多条分控制栅线并与上述多条主控制栅线连接的分控制栅选择电路和用于选择上述多条分位线并与上述多条主位线连接的分位选择电路。

最好在上述第1方向上夹持上述存储单元阵列区的两侧分别设置第1及第2选择区。通过把多条分位线及多条分控制栅线的延长目的选择区分割成2部分，各配线的自由度将更高。

上述第1选择区配有用于从奇数及偶数分位线中选出一个，与上述多个主位线连接的第1分位选择电路和用于从上述奇数及偶数分控制栅线中选出一个，与上述多个主控制栅线连接的第1分控制栅选择电路。上述第2选择区配有用于选择上述奇数及偶数分位线中的另一个，与上述多个主位线连接的第2分位选择电路和用于选择上述奇数及偶数分控制栅线中的另一个，与上述多个主控制栅线连接的第2分控制栅选择电路。

这样，由于可以把控制栅选择电路分散到第1、第2选择区内，所以容易实施电路的设置。

由上述存储单元阵列区及其两侧的上述第1、第2选择区构成1个单位的存储块，可以将多个存储块沿上述第1方向排列。这样，可以实现非易失性半导体存储装置存储容量的大容量化。而且分控制栅线及分位线的长度可以缩短，可以改善由配线容量所引起的不适合性。此外，可以将各块的数据一并删除，与存储器数据全部删除相比，可以缩小删除单位。

在该场合下，可以在上述多个存储块的上述第1方向的一端设置用于驱动上述多个主位线的主位线驱动器。

这样，多个存储块可以共享多个主位线，多个存储块也可以共享主位线驱动器。

另外，可以在上述多个存储块的上述第1方向的另一端设置用于驱动上述多个主控制栅线的主控制栅线驱动器。

这样，多个存储块可以共享多个主控制栅线，多个存储块也可以共享主控制栅线驱动器。

可以在上述多个存储块的第2方向的一端设置用于驱动上述字线的字线驱动器。如要进一步实现非易失性半导体存储装置存储容量的大容量化，也可以在夹持上述第2方向上的上述字线驱动器的两侧分别排列上述多个存储块。

上述2个非易失性存储器件虽然可以配有作为电荷捕集区的由氧化膜(O)、氮化膜(N)及氧化膜(O)组成的ONO膜，但也可以不受此限，采用其它构造。

附图说明

图1是本发明一实施方式所涉及的非易失性半导体存储装置中所用的存储单元断面图。

图2是图1所示的存储单元的等效电路图。

图3是用于说明图1所示的非易失性半导体存储装置中的数据读出动作的概略说明图。

图4是表示图1所示的存储单元中的控制栅电压VCG与源-漏极电流Ids之间关系的特性图。

图5是用于说明图1所示的非易失性半导体存储装置的数据写入(程序)动作的概略说明图。

图6是用于说明图1所示的非易失性半导体存储装置的数据删除动作的概略说明图。

图7是图1所示的非易失性半导体存储装置的总体平面布局图。

图8是表示图1所示的非易失性半导体存储装置另一示例的总体平面布局图。

图9是表示图7或图8所示的存储块详情的概略说明图。

图10是图9所示存储块内的存储单元阵列区的配线图。

图11是表示图10所示存储单元阵列区的位线与控制栅线的配线布局图一例的配线图。

图12是表示图10所示存储单元阵列内的分位线与主位线之间关系的配线图。

图13是表示图10所示存储单元阵列内的分控制栅线与主控制栅线之间关系的配线图。

实施方式

以下参照图面对本发明的实施方式作以说明。

(存储单元结构)

图1表示非易失性半导体存储装置的一个断面图，图2是它的等效电路图。在图1中，1个存储单元100配有在硅基片上的P型阱区102上通过栅极氧化膜由比如含有多晶硅的材料形成的字栅104和2个控制栅106A、106B及2个存储器件(MONOS存储单元)108A、108B。

2个控制栅106A、106B在字栅104的两侧形成，分别与字栅104电绝缘。

2个存储器件108A、108B分别在相当于MONOS的M(金属)的2个控制栅106A、106B中的一个与相当于MONOS的S(硅)的P型阱区102之间通过层积氧化膜(O)、氮化膜(N)、氧化膜(O)而成。此外，控制栅106A、106B可以由掺杂硅、硅化物等导电型材料构成。

这样，1个存储单元100配有具有2个分裂栅极(控制栅106A、106B)的2个MONOS存储单元108A、108B，2个MONOS存储单元108A、108B共用一个字栅104。

这2个MONOS存储单元108A、108B分别行使电荷捕集区的功能。这2个MONOS存储单元108A、108B可分别通过ONO膜109捕集电荷。

如图1及图2所示，在横行方向上(图1及图2的第2方向B)隔一定间隔排列的多个字栅104与由多晶硅化合物等形成的1条字线WL共同连接。

此外图1所示的控制栅106A、106B由沿纵列方向(图1的与纸面垂直的第1方向A)延伸，在纵列方向上排列的多个存储单元100共用。因此，符号106A、106B也被称为控制栅线。

这里，第〔i〕个存储单元100〔i〕的控制栅线106B与第〔i+1〕个存储单元100〔i+1〕的控制栅线106A与在比如控制栅线的上层形成的第2层金属层中形成的分控制栅线CG〔i+1〕连接。

在P型阱区102中设有由第〔i〕个存储单元100〔i〕的MONOS存储单元108B和第〔i+1〕个存储单元100〔i+1〕的MONOS存储单元108A共用的第〔i+1〕个杂质层110〔i+1〕。

这些杂质层110〔i〕、〔i+1〕、〔i+2〕具有由在比如P型阱区内形成的沿纵列方向(图1的与纸面垂直的第1方向A)延伸，并在纵列方向上排列的多个存储单元100共用的位线功能。因此，符号110〔i〕、〔i+1〕、〔i+2〕等也被称为位线。

这些杂质层(位线)110〔i〕、〔i+1〕、〔i+2〕与在比如第1层金属层中形成的分位线BL〔i〕、〔i+1〕、〔i+2〕连接。

(从存储单元读出数据的动作)

一个存储单元100可以按如图2所示将由字线栅极104驱动的晶体管T2与分别由2个控制栅106A、106B驱动的晶体管T1、T3串联连接的方式模式化。

在说明存储单元100的动作时，首先如图3所示，对相邻的2个存储单元100〔i〕、〔i+1〕的各自的电位设定作以说明。图3是从存储单元100〔i〕的字栅104右侧的MONOS存储单元108B读出数据的说明图。此外，在以下的动作说明中，假定晶体管T1～T3的阈值电压为2.5V以下。

在该场合下，在各字栅104上施加比如2.5V电压，使各晶体管T2通路。此外，在存储单元100〔i〕左侧的控制栅106A上通过分控制栅线CG〔i〕施加过调电压(比如5V)，使相当于MONOS存储单元108A的晶体管T1通路。施加读出电位Vread，作为存储单元100〔i〕右侧的控制栅106B的电位VCG。

此时，根据字栅104右侧的MONOS存储单元108B中是否有电荷蓄存，对相当于MONOS存储单元108B的晶体管T3的动作做如下分类。

图4表示对存储单元100〔i〕右侧的控制栅106B外加的电压与在相当于由此控制的MONOS存储单元108B的晶体管T3的源-漏极之间流动的电流Ids的关系。

如图4所示，在MONOS存储单元108B中没有电荷蓄存的场合下，如果控制栅电位VCG超过低阈值电压Vlow，则电流Ids开始流动。与此相对，在MONOS存储单元108B中有电荷蓄存的场合下，只要控制栅电位VCG不超过高阈值电压Vhigh，则电流Ids便不开始流动。

这里，在数据读出时在控制栅106B上施加的电压Vread被设定在接近于2个阈值电压Vlow，Vhigh的中间电压上(比如2.5V)。

因此，在MONOS存储单元108B中没有电荷蓄存的场合下，电流Ids流动，在MONOS存储单元108B中有电荷蓄存的场合下，电流Ids不流动。

这里，在读出数据时，杂质层110〔i〕(分位线BL〔i〕)与传感放大器连接，杂质层110〔i+1〕(分位线BL〔i+1〕)的电位VD〔i+1〕被设定在1.5V。这样，由于在MONOS存储单元108B中没有电荷蓄存的场合下电流Ids流动，所以通过处于通路状态下的晶体管T1、T2，在分位线BL〔i〕中有比如25微安以上的电流流过。与此对应，由于在MONOS存储单元108B中有电荷蓄存的场合下，电流Ids不流动，所以即使晶体管T1、T2处于通路状态，分位线BL〔i〕中流过的电流也将处于比如10nA以下。因此，通过由传感放大器检测分位线BL〔i〕中流过的电流，可从双存储单元100〔i〕的MONOS存储器件108B(选择单元)中读出数据。

此外，对于存储单元100〔i+1〕，虽然晶体管T1、T2通路，但由于晶体管T3的控制栅电位VCG为0V，而且电位VCG比图3中的2个阈值电压Vlow、Vhigh双方都低，所以存储单元100〔i+1〕中没有源-漏极电流流通。因此，存储单元100〔i+1〕中的数据蓄存状态不会对从存储单元100〔i〕的数据读取产生坏影响。

在从存储单元100〔i〕左侧的MONOS存储单元108A读出数据时，存储单元100〔i-1〕，〔i〕的各自的电位可与上述同样设定。

(存储单元的程序编制)

图5是对存储单元100〔i〕的字栅104右侧的MONOS存储单元108B的数据程序编制的说明图。此外，在该数据编程动作之前，实施后述的数据删除动作。

图5中，与图3相同，分控制栅线CG〔i〕的电位被设定在过调电位(比如5V)上，分控制栅线CG〔i+2〕的电位被设定在0V。但是，各字栅104的电位根据字线WL被设定在比如0.77～1V左右。此外，存储单元100〔i〕右侧的控制栅108B的电位通过分控制栅线CG〔i+1〕被设定在图4所示的写入电位Vwrite(比如5～6V)上，第〔i+1〕个杂质层110〔i+1〕(位线BL〔i+1〕)的电位VD〔i+1〕通过分位线BL〔i+1〕被设定在比如4.5～5V上。

这样，存储单元100〔i〕的晶体管T1、T2分别通路，电流Ids流向杂质层110〔i〕，另一方面，通道热电子(CHE)在MONOS存储单元108B的ONO膜109中被捕集。以此实施MONOS存储单元108B的编程动作，数据“0”或“1”被写入。

(存储单元的数据删除)

图6是对与字线WL连接的2个存储单元100〔i〕，〔i+1〕的数据删除的说明图。

图6中，各字栅104的电位根据字线WL被设定在比如0V上，根据分控制栅线CG〔i〕，〔i+1〕，〔i+2〕，控制栅106A，106B的电位被设定在比如-5～-6V左右。此外，根据分位线BL〔i〕，〔i+1〕，〔i+2〕，杂质层(位线)110〔i〕，〔i+1〕，〔i+2〕的各电位被设定在3～4V上(相等于P型阱区电位)。

这样，在各MONOS存储单元108A，108B的ONO膜109上被捕集的电子通过在金属(M)层上施加的-5～-6V电压及在硅(S)层上施加的3～4V电压所形成的电场在通道效应作用下被消除。以此方式，可同时删除多个存储单元中的数据。此外，作为与上述过程不同的删除动作方式，只要能通过作为位线的杂质层表面的带-带通道作用形成热空穴，消除所蓄存的电子也可。

(非易失性半导体存储装置的总体构成)

参照图7及图8对采用上述存储单元100构成的非易失性半导体存储装置做说明。

图7是非易失性半导体存储装置的平面布局图，存储器区200被分割为比如32个存储块201。分别在该存储器区200的第1方向A的一端上设有主控制栅线驱动器202，在第1方向A的另一端上设有主位线驱动器204及传感放大器206。此外在存储器区200的第2方向B的一端上设有字线驱动器208。

主控制栅线驱动器202用于驱动延长到块N0.0～N0.31的各存储块201上并沿第1方向A延伸的由比如第3层金属配线层构成的主控制栅线MCG0，MCG1，……。

同样，主位线驱动器204用于驱动延长到块N0.0～N0.31的各存储块201上并沿第1方向A延伸的由比如第3层金属配线层构成的主位线MBL0，MBL1，……。

图8表示配有2个存储器区200A，200B的非易失性半导体存储装置。这里，存储器区200A内设有主控制栅线驱动器202A、主位线驱动器204A及传感放大器206A，存储器区200B内设有主控制栅线驱动器202B、主位线驱动器204B及传感放大器206B。字线驱动器208被配置在2个存储器区200A、200B之间，可由两个存储器区200A、200B共享。

并不局限于图7及图8的设置，可以有各种变形实施方式。比如当存储器区200内的存储容量设为16Mbit时，配有4个存储器区200的非易失性半导体存储装置的存储容量为16×4＝64Mbit。

在将具有16Mbit存储容量的存储器区200分割为32份后的每个存储块201中，1个字线WL上接有2k个(4kbit)存储单元100，各存储块中排列128条字线WL。因此，各存储块201具有32千字＝64千字节的存储容量。此外，在图7及图8的各存储器区200(200A、200B)中，通过输出端子D0～D15可同时读出或写入各为1比特总计为16比特的数据。

(存储块的构成)

接下来，参照图9，对将存储器区200分割为比如32份后的1个存储块201的构成作以说明。

图9表示图7及图8所示的1个存储块201内的平面布局图。图9中，存储块201中包括在相交差的第1方向及第2方向A、B上分别排列数个存储单元100的存储单元阵列区210。此外，在夹持存储单元阵列区的两侧的第1方向A的两端设有第1选择区220和第2选择区222。第1选择区220被分为奇数分控制栅选择电路212和偶数分位选择电路216各区。同样，第2选择区222被分为偶数分控制栅选择电路214和奇数分位选择电路218各区。

图10～图13所示为存储块201内的存储单元阵列区210的详情。在图10～图13中的存储单元阵列区210内，设有在第2方向B上延伸的由比如多晶硅化合物形成的比如256条字线WL0～WL255。

如图10所示，在各分位线BL0，BL1，……的两侧设有控制栅线106A，106B。因此，控制栅线106A，106B的总数几乎是分位线BL0，BL1……总数的2倍。

此外在图12中，偶数分位线BL0，BL2，BL4，……延伸到配置在第1方向A的一端侧的第1区域220的偶数分位选择电路216上。奇数分位线BL1，BL3，BL5，……延伸到配置在第1方向A的另一端侧的第2选择区域222的奇数分位选择电路218上。

各偶数分控制栅线CG0，CG2，……如图13所示延伸到第2选择区域222的偶数分控制栅线选择电路214的区域内。各奇数分控制栅线CG1，CG3，……如图13所示延伸到第1选择区220的奇数分控制栅选择电路212的区域内。

设置在第1选择区220内的偶数分位选择电路216如图12所示配有用于基于选择信号线SEL(BL)0，SEL(BL)2的电位使偶数分位线BL0，BL2中的任意一个与作为第3层金属配线层的主位线MBL0交替连接的晶体管230，232。晶体管234，236用于使偶数分位线BL4，BL6中的任意一个与主位线MBL2连接。

此外设置在第2选择区222内的奇数分位选择电路218如图12所示配有用于基于选择信号线SEL(BL)1，SEL(BL)3的电位使奇数分位线BL1，BL3中的任意一个与作为第3层金属配线层的主位线MBL1交替连接的晶体管240，242。晶体管244，246用于使奇数分位线BL5，BL7中的任意一个与主位线MBL3连接。

设置在第1选择区220内的奇数分控制栅选择电路212如图13所示配有用于基于选择信号线SEL(CG)1，SEL(CG)3的电位使奇数分控制栅线CG1，CG3中的任意一个与作为第3层金属配线层的主控制栅线MCG1交替连接的晶体管250，252。晶体管254，256用于使奇数分控制栅线CG5，CG7中的任意一个与主控制栅线MCG3连接。

设置在第2选择区222内的偶数分控制栅选择电路214如图13所示配有用于基于选择信号线SEL(CG)0，SEL(CG)2的电位使偶数分控制栅线CG0，CG2中的任意一个与作为第3层金属配线层的主控制栅线MCG0交替连接的晶体管260，262。晶体管264，266用于使偶数分控制栅线CG4，CG6中的任意一个与主控制栅线MCG2连接。

这样，通过在由主控制线驱动器202及主位线驱动器204对主控制栅线MCG及主位线MBL驱动的同时，由奇数、偶数分控制栅选择电路212、214及奇数、偶数分位选择电路216、218进行主-分连接之间的转换，可以实施相对上述存储单元100的数据读出、数据写入(程序)及数据删除。

此外在图12中，虽然利用比如选择信号线SEL(BL)0与晶体管230、234的栅极共同连接，但也可以采用2条选择信号线SEL(BL)。其它选择信号线SEL(BL)1～线SEL(BL)3及图13所示的选择信号线SEL(CG)0～SEL(CG)3也可以分别分为2条一组的选择信号线。

(配线布局图)

如图11所示，在第2方向B上夹持多个存储单元100之间各界面的各为2条的相邻控制栅线106B、106A包括线间距为W1的线间宽距区107A、2条线与1条线共同连接的共同连接区107B、被配置在线间宽距区107A及共同连接区107B以外的区域内的线间距为W2的线间窄距区107C。

这里，在第2方向B上夹持多个存储单元100之间各界面的各为2条的相邻控制栅线106B、106A通过设在共同连接区107B内的连接部107D与各为1条的分控制栅线CG0、CG1、CG2、CG3，……连接(参照图10及图11)。

这里，与各为2条的控制栅线106B、106A连接的各为1条的分控制栅线CG0、CG1、CG2、CG3，……是第2层金属配线。因此，在连接部107D的位置上设有用于连接共同连接区107B与第1层金属配线的接触点、岛状第1层金属配线、用于连接该第1层金属配线与分控制栅线的导通孔。

位线110(0)按照夹持与共同连接区107B上下相对的不连续区107E的方式被分割成数段，图11所示为2条位分割线110(0)-1、110(0)-2。虽然这2条位分割线110(0)-1、110(0)-2通过杂质层形成，但为达到降低电阻的目的，杂质层表面也可以由硅化物形成。这样，构成1条位线110(0)的比如2条位分割线110(0)-1、110(0)-2可以分别与1条分位线BL0连接。

这里，位分割线110(0)-2上包括一个在与线间宽距区107A上下对应的区域内从线宽W2向线宽W1扩大的线宽扩大区111，通过设在该线宽扩大区111内的接触点107F与分位线BL0连接。虽然图中未示出位分割线110(0)-1与分位线BL的连接情况，但可以通过在配置在存储单元100的形成区以外的线宽扩大区111(图中未示出)内设置的接触点107F(图中未示出)连接。

这样，由于被分割为比如2段的多段位线110(0)-1、110(0)-2通过沿第1方向A延伸的分位线BL0得到连接，所以可共同设定在同一电位上。

有关上述位线110(0)的结构及与分位线BL0的连接对于其它所有位线100(1)、100(2)、100(3)，……也同样适用。

如图11所示，在第2方向B上夹持共同连接区107B的两侧排列线间宽窄距区107A、107A。

因此，在存储单元阵列区210中的偏离第1方向A的位置上设置第1、第2配线专用区211A、211B(参照图10～图13)。这样，如图10所示，在第1配线专用区211A内设有与奇数分控制栅线CG1，CG3，CG5，CG7，……连接的各为2条的控制栅线的线间宽距区107A和与偶数分控制栅线CG0，CG2，CG4，CG6，……连接的各为2条的控制栅线的共同连接区107B。

在第2配线专用区211B内设有与偶数分控制栅线CG0，CG2，CG4，CG6，……连接的各为2条的控制栅线的线间宽距区107A和与奇数分控制栅线CG1，CG3，CG5，CG7，……连接的各为2条的控制栅线的共同连接区107B。

这里，如图10及图11所示，与分控制栅线CG连接的连接部107D和与该分控制栅线CG相邻的分位线BL连接的接触点107F几乎处于沿第1方向A延伸的同一直线上。因此，如图10及图12所示，在第1配线专用区211A或第2配线专用区211B内为避开连接部107D的位置，分位线BL向比如右侧迂回形成。

此外，在分位线BL向右侧迂回形成的位置旁边，为确保与该分位线BL之间的空间，分控制栅线CG也稍微向右侧迂回形成。其理由是因为在图10中，在2条控制栅线106B、106A线间的中心右侧的偏移位置上设有共同连接区107B。如果在2条控制栅线106B、106A的线间中线上设置共同连接区107B，则没有必要迂回分控制栅CG。

这里，如图11所示，在第2方向B上夹持共同连接区107B的两侧排列线间宽窄距区107A、107A的理由如下。

即在偶数位分割线110(0)-2、110(2)-2上设有接触点107F的第2配线专用区211B中，为确保与接触点107F的连接区，有必要使位分割线的线宽从线宽W2向线宽W1扩大。此时，如果在偶数位分割线110(0)-2、110(2)-2的各间距扩大区111、111之间设有奇数位线110(1)，则必须扩大各位线的间距。这样，便不能提高存储单元的集成度。

这里，在偶数位分割线110(0)-2、110(2)-2的各线宽扩大区111、111之间排列位线110(1)的不连续区107E，把各位线的间距设到最小。

此外，在偶数位分割线110(0)-2、110(2)-2的各线宽扩大区111、111中，分别配有控制栅线的线间宽距区107A、107A。由于这2个线间宽距区107A、107A之间较窄，所以在该窄距区排列控制栅线106B、106A的共同连接区107B。这样，可以确保相邻控制栅线间的空间。

同样，即使在第1配线专用区211A中，在奇数位分割线的各间距扩大区107A、107A之间也设有偶数位线的不连续区107E，把该区域作为2条控制栅线106B、106A的共同连接区107B。

此外，本发明并不局限于上述实施方式，在不超出本发明宗旨范围的前提下可有各种改型实施方式。

比如，对于非易失性存储器件108A、108B的构造，并不局限于MONOS结构。在利用1个字线栅极104和2个控制栅106A、106B并采用设在2处单独捕集电荷的其它各种存储单元的非易失性半导体存储装置中也可适用本发明。

此外，虽然在图10中分位线BL的延长方向为偶数、奇数交替反方向方式，但也可以采用偶数与奇数同方向方式。在该场合下，可以在第1、第2选择区220、222的一方内设置分位选择电路216、218，在另一方内设置分控制栅选择电路212、214。

Claims (19)

1.一种非易失性半导体存储装置，其特征在于：

具有分别在相交叉的第1及第2方向上排列多个配有由1个字栅和2个控制栅控制的2个非易失性存储器件的存储单元的存储单元阵列区，

上述存储单元阵列区配有，

将沿上述第1方向排列的各列的上述存储单元的各上述控制栅沿上述第1方向连接形成的多条控制栅线；

在上述多条控制栅线上层沿上述第1方向延长的其数量为上述多条控制栅线的一半的分控制栅配线，

夹持上述第2方向上的上述多个存储单元之间各界面相邻的各为2条的上述控制栅线与各为1条的上述分控制栅线共同连接，

上述各2条的控制栅线包括线间宽度较宽的线间宽距区、2条线共同接在1条线上的共同连接区、被配置在上述线间宽距区及上述共同连接区以外的区域内的线间宽度较窄的线间窄距区，

上述线间宽距区被配置在上述第2方向上的夹持上述共同连接区的两侧。

2.权利要求1记载的非易失性半导体存储装置，其特征在于：

上述共同连接区的线幅宽形成为比上述线间宽距区的上述各为2条的控制栅线的各线幅宽更宽一些。

3.权利要求2记载的非易失性半导体存储装置，其特征在于：

上述各为2条的控制栅线通过宽幅的上述共同连接区与上述各为1条的分控制栅线连接。

4.权利要求1记载的非易失性半导体存储装置，其特征在于：

在上述存储单元阵列区，在上述第1方向离开的位置上设置第1、第2配线专用区，

在上述第1配线专用区设置与偶数的分控制栅线连接的上述各为2条的控制栅线的共同连接区和与奇数的分控制栅线连接的上述各为2条的控制栅线的上述线间宽距区，

在上述第2配线专用区设置与奇数的分控制栅线连接的上述各为2条的控制栅线的共同连接区和与偶数的分控制栅线连接的上述各为2条的控制栅线的上述线间宽距区。

5.权利要求1记载的非易失性半导体存储装置，其特征在于：

还具有分别在上述各为2条的控制栅线之间排列的沿上述第1方向延长的由杂质层组成的多条位线；

在上述多条位线上层沿上述第1方向延长并与上述多条位线分别连接的其数量与上述多条位线相同的多条分位线，

上述多条位线中的每一条夹持与上述共同连接区上下相对的不连续区被多条位分割线隔断，

上述多条分位线中的每1条与构成各为1条的位线的上述多条位分割线分别连接。

6.权利要求5记载的非易失性半导体存储装置，其特征在于：

上述多条位线中的每一条具有在与上述各为2条的控制栅线的上述线间宽距区上下相对的区域内线幅宽扩大的线幅宽扩大区，通过上述线幅宽扩大区，与上述多条分位线中的每一条连接。

7.权利要求6记载的非易失性半导体存储装置，其特征在于：

上述多条分位线是第1层金属配线层。

8.权利要求7记载的非易失性半导体存储装置，其特征在于：

上述多条分控制栅线是第2层金属配线层。

9.权利要求8记载的非易失性半导体存储装置，其特征在于：

上述多条位线中的每一条与上述多条分位线中的每一条通过设在上述线幅宽扩大区内的接触点连接，

上述各为2条的控制栅线与上述各为1条的分控制栅线通过设在上述共同连接区内的连接部连接。

10.权利要求9记载的非易失性半导体存储装置，其特征在于：

上述连接部由接触点、岛状第1层金属配线层及导通孔组成。

11.权利要求9记载的非易失性半导体存储装置，其特征在于：

上述接触点与上述连接部设置在沿上述第1方向的实质上同一条线路上，上述多条分位线中的每一条在配线时迂回上述连接部。

12.权利要求5记载的非易失性半导体存储装置，其特征在于：

还具有在上述第1方向上与上述存储单元阵列区相邻配置的选择区；

在上述选择区及上述存储单元阵列区沿上述第1方向延伸的少于上述多条分控制栅线的多条主控制栅线；

在上述选择区及上述存储单元阵列区沿上述第1方向延伸的少于上述多条分位线的多条主位线，

上述选择区具有选择上述多条分控制栅线与上述多条主控制栅线连接的分控制栅选择电路；

选择上述多条分位线与上述多条主位线连接的分位选择电路。

13.权利要求12记载的非易失性半导体存储装置，其特征在于：

上述多条主位线及上述多条主控制栅线是第3层金属配线层。

14.权利要求12记载的非易失性半导体存储装置，其特征在于：

上述选择区具有在上述第1方向上夹持上述存储单元阵列区的两侧设置的第1及第2选择区，

上述第1选择区，具有

从奇数及偶数分位线中选出一条，与上述多条主位线连接的第1分位选择电路；

从上述奇数及偶数分控制栅线中选出一条，与上述多条主控制栅线连接的第1分控制栅选择电路，

上述第2选择区具有选择上述奇数及偶数分位线中的另一条，与上述多条主位线连接的第2分位选择电路；

选择上述奇数及偶数分控制栅线中的另一条，与上述多条主控制栅线连接的第2分控制栅选择电路。

15.权利要求14记载的非易失性半导体存储装置，其特征在于：

由上述存储单元阵列区及其两侧的上述第1、第2选择区构成1个单位的存储块，多个存储块沿上述第1方向排列。

16.权利要求15记载的非易失性半导体存储装置，其特征在于：

在上述多个存储块的上述第1方向的一端设置用于驱动上述多个主位线的主位线驱动器，

在上述多个存储块的上述第1方向的另一端设置用于驱动上述多个主控制栅线的主控制栅线驱动器。

17.权利要求15记载的非易失性半导体存储装置，其特征在于：

在上述多个存储块的第2方向的一端设置用于驱动上述字线的字线驱动器。

18.权利要求17记载的非易失性半导体存储装置，其特征在于：

在上述第2方向夹持上述字线驱动器的两侧分别配置上述多个存储块。

19.权利要求1至18之一记载的非易失性半导体存储装置，其特征在于：

上述2个非易失性存储器件具有作为电荷捕集区的由氧化膜(O)、氮化膜(N)及氧化膜(O)组成的ONO膜。

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