CN1404065A - 存储电路 - Google Patents

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畠中真
新居浩二
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藤野毅
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Abstract

在存储电路中，即使发生局部地同时发生多个位错误的多位软错误也可以进行错误纠正。在向存储单元阵列21进行给例如4位的数据附加了3位的奇偶位后的7位数据的读出/写入动作时，对各7位数据进行错误纠正。在存储阵列21中，沿字线方向规定了例如分割为各4位的存储单位31～37，将7位数据向存储单元阵列21写入时，在字线方向7位数据中相互不同的1位作为写入位数据写入各个存储单位31～37，在7位数据中，写入位数据具有7位的间隔。错误纠正电路24a～24d分别以7位数据为单位进行7位数据的错误纠正。

Description

存储电路
技术领域
本发明涉及具有纠错功能的存储电路，特别是对局部多位发生错误的多位错误具有很强的纠错功能的存储电路。
背景技术
图7是表示先有的具有纠错功能的存储电路(以下，简单地称为存储电路)的结构图。图中，11是存储单元阵列，12是存储单元，13是读出放大器，14是ECC(Error Check and Correction)电路。在这种存储电路中，对m(m是2以上的整数)位的数据附加n位(n是1以上的整数)位的奇偶位，对存储单元阵列11进行读出/写入动作，在发生1位或1位以上的错误位时，由ECC电路14间错误位的纠正。
下面，说明其动作。
图7所示的存储电路是m＝4、n＝3的例子，作为纠错符号，使用BCH符号，对4位的数据3位的奇偶位，作为共计7位的数据，对存储单元阵列11进行读出/写入。现在，字线之一作为选择字线而进行读出/写入动作时，对7位的数据相邻的7个存储单元12进行读出/写入(以下，在图7中将该相邻的7个存储单元称为存储块)。
以读出动作为例时，分别从与选择字线对应的多个存储块中读出7位的数据，通过读出放大器13供给ECC电路14。即，7位的数据供给各ECC电路14。在各ECC电路14，有错误位时就根据奇偶位进行数据的纠正，并将4位的数据作为读出数据而输出。
另一方面，在进行数据写入时，4位的写入数据供给各ECC电路14，在各ECC电路14中，给写入数据附加上3位的奇偶位，作为7位的写入数据而输出。并且，7位的写入数据分别通过读出放大器13写入与选择字线对应的存储块。
图8是表示SRAM的存储块的图，存储块具有7个存储单元12a～12g，存储单元12a～12g分别用位线与读出放大器13a～13g连接。并且，通过读出放大器13a～13d对存储单元12a～12d分别读出/写入数据位。此外，通过读出放大器13e～13g对存储单元12e～12g分别读出/写入奇偶位。
说明图8所示的SRAM的读出/写入动作时，首先，从SRAM中读出数据。这时，如前所述，7位的数据供给ECC电路，间检测和纠错。在7位数据中，有2位以上的位错误时，在纠正后数据位和纠正后奇偶位中包含错误，由ECC电路输出2位错误检测标志。据此，系统进行复位。
另一方面，在发生1位错误时，就不从ECC电路输出2位错误检测标志，由ECC电路将数据位或奇偶位纠正后作为纠正后数据位或纠正后奇偶位。然后，使用纠正后数据位继续进行处理。并且，纠正后数据位和纠正后奇偶位(即纠正后7位数据)写入SRAM。此外，如果需要从SRAM中读出数据，就再次处数据并进行同样的动作。
图9是表示DRAM的存储块，存储块具有7个存储单元121～127，存储单元121～127分别用位线与读出放大器131～137连接。并且，通过读出放大器131～134对存储单元121～124分别读出/写入数据位。此外，通过读出放大器135～137分别对存储单元125～127读出/写入奇偶位。
在图9所示的DRAM中，和图8所示的SRAM一样，进行检测和纠错。
然而，对于上述那样的数据错误(位错误)，有时是局部发生的，这样的数据错误称为软错误，例如，是由于从半导体材料本身释放的α射线或自然界存在的中子线等突入半导体基板发生电子—空穴对而该电子被存储单元的锁存节点吸收或破坏存储单元的数据而发生的。即，所谓软错误，就是仅在α射线或中子线等突入的部分局部地数据被破坏的错误，根据错误的原因称为α射线软错误或中子线软错误。
在这样的软错误中，有时由于1次α射线或中子线的突入就同时局部地发生多个位错误，这样的错误称为多位软错误。
并且，近年来，与半导体集成电路的微细化相应地在SRAM中存储单元的存储节点的积蓄电荷减少，例如，在0.18μm的集成电路中，减少到5f库仑这样的水平。因此，由于α射线或中子线而在半导体基板内发生的电子，α线和中子线的每1粒子有20f库仑～200f库仑，结果，由于1粒子的突入而相邻的多个存储单元同时发生错误的可能性就越高。
在先有的存储电路中，是从相邻的(m+n)个存储单元中读出(m+n)位的数据，所以，如前所述，在局部地引起多个位错误同时发生的多位软错误时，即由于多位软错误而同时发生可以纠正的位数以上的位错误时，就存在不能纠正错误等问题。
例如，如前所述，在相邻的7位数据中，由于多位软错误而同时2位发生错误时，就不能纠正错误。
发明内容
本发明就是为了解决上述这样的问题而提案的，目的旨在提供即使引起局部地同时发生多个位错误的多位软错误也可以进行错误纠正的存储存储电路。
本发明的存储电路是具有对包括排列了多个存储单元的存储单元阵列并给m(m是2以上的整数)位的数据附加了n位(n是1以上的整数)的奇偶位的(m+n)位数据进行读出/写入动作时对各(m+n)位数据进行错误纠正的错误纠正单元的存储电路，其特征在于：在存储阵列中规定了由沿字线方向预先规定的各位数K(K是2以上的整数)分割的存储单位，将(m+n)位数据写入存储单元阵列时，位数据的各位的值以沿字线方向预先规定的位数K的间隔写入各个存储单位，错误纠正单元进行各位的值已写入各存储单位的(m+n)位数据的错误纠正。
本发明的存储电路的特征在于：在存储单元阵列中，具有在存储单位中发生存储单元不良时转换为发生了该存储单元不良的存储单位的备用存储单位，该备用存储单位是由预先规定的位数K所分割的存储单位。
本发明的存储电路的特征在于：设存储单元的锁存节点的电容为Cs(法拉)、存储单元的工作电压为Vcc(伏特)、由引起局部地同时发生多个位错误的多位软错误的粒子而发生的电子—空穴对的电子的电荷为-Q(库仑)时，预先规定的位数K满足K＞Q/(Cs×Vcc)的关系。
本发明的存储电路的特征在于：存储单元是SRAM单元或DRAM单元。
本发明的存储电路的特征在于：存储单元是DRAM单元，设存储单元的锁存节点的电容为Cs(法拉)、存储单元的工作电压是Vcc(伏特)、DRAM单元极板以1/2×Vcc偏置而由引起局部地同时发生多个位错误的多位软错误的粒子发生的电子—空穴对的电子的电荷为—Q(库仑)时，预先规定的位数K满足K＞Q/(Cs×Vcc/2)的关系。
附图的简单说明
图1是表示本发明实施例1的存储电路的结构图。
图2是表示本发明实施例2的存储电路的结构图。
图3是表示本发明实施例2的存储电路的其他例的结构图。
图4是表示本发明实施例3的存储电路中使用的存储单元(SRAM单元)的一例的图。
图5是表示本发明实施例4的存储电路中使用的存储单元(DRAM单元)的一例的图。
图6是表示本发明实施例5的存储电路中使用的存储单元(DRAM单元)的一例的图。
图7是表示先有的存储电路的结构图。
图8是表示SRAM的一例的图。
图9是表示DRAM的一例的图。
发明的具体实施方式
下面，说明本发明的实施例。
实施例1.
在图1中，21是存储单元阵列，22是存储单元，23是读出放大器，24a～24d是ECC电路(ECC电路24a～24d起错误纠正单元的功能)，对存储单元阵列21进行给m位的数据附加了n位的奇偶位的(m+n)位的数据读出/写入。存储阵列21沿字线各分割为K(K是2以上的整数)位，将沿该字线各分割为K位的1各单位称为存储单位，连续的(m+n)个存储单位形成存储块。图示的例子是K＝4、m＝4、n＝3的例子，1存储单位各分割为4位，连续的7存储单位称为1存储块。
在图1中，从图中左侧开始，给存储单位赋予参照符号31～37，在各存储单位31～37中，对沿该列方向(位线方向)的存储单元群分别从图中左侧开始赋予参照符号22a～22d，分别称为第1列～第2列。在图示的例中，向存储单位31～34写入位数据，向存储单位35～37写入奇偶位。
存储单位31～37的第1列22a通过读出放大器23与ECC电路24a连接。另外，存储单位31～37的第2列22b通过读出放大器23与ECC电路24b连接。同样，各存储单位31～37的第3列22c和第4列22d通过读出放大器23与ECC电路24c和24d连接。
下面，说明其动作。
图中虽然未示出，但是，字线驱动器与字线连接，地址译码器与该字线驱动器连接，地址和时钟输入地址译码器。在进行读出/写入动作时，在例如时钟的前沿取入地址，与地址对应的字线建立为选择字线。并且，与选择字线连接的存储单元22通过位线对读出放大器电路23与数据装置(图中未示出)连接，从ECC电路24a～24d输入输出数据。
现在，将字线中的1个选择为选择字线，将第1～第7的7位数据写入沿该选择字线的存储单元(这些第1～第7的7位数据分别具有4位的数据和3位的奇偶位，第1～第4位是数据位，第5～第7位是奇偶位)。在写入动作中，从ECC电路24a供给第1个7位数据，第1个7位数据的第1～第7位通过读出放大器电路23分别写入位于存储单位31～37的第1列22a的存储单元22(沿选择字线的存储单元22)。
另外，从ECC电路24b供给第2个7位数据，第2个7位数据的第1～第7位通过读出放大器电路23分别写入位于存储单位31～37的第2列22b的存储单元22。
同样，从ECC电路24c供给第3个7位数据，第3个7位数据的第1～第7位通过读出放大器电路23分别写入位于存储单位31～37的第3列22c的存储单元22。此外，从ECC电路24d供给第4个7位数据，第4个7位数据的第1～第7位通过读出放大器电路23分别写入位于存储单位31～37的第4列22d的存储单元22。
如上所述，将第1～第4个7位数据写入存储块时，例如第1个7位数据的第1～第7位分别写入位于存储单位31～37的第1列22a的存储单元22，结果，第1～第7位就各相隔4位而写入。同样，对于第2～第4各7位数据，它们的第1～第7位也分别各相隔4位而写入。
在该状态，有时1粒子的α射线或中子突入存储阵列21而引起局部地同时分多个位错误的多位软错误。即，相邻的多个存储单元同时成为错误的。然而，在图1所示的存储电路中，各7位数据都是各位各相咯4位而写入的，所以，在同一各7位数据中，多个位成为错误的情况是非常少的。即，如果同时成为错误的连续位数不到4位，在同一各7位数据中就不会出现多个位成为错误的。
结果，即使第1～第4各7位数据有位错误，错误位数也几乎是1位，在读出动作中，在ECC电路24a～24d中不会不能进行错误检测纠正。即，几乎不会发生不能进行错误纠正的多位软错误。
实施例2.
在图2中，对于和图1相同的结构要素标以相同的符号。41是备用存储单位(冗长存储单位)，该备用存储单位41的结构与存储单位31～37相同。即，备用存储单位41沿字线具有4位的存储单元22。现在，在存储单位36中发生存储单元不良时(例如，制造引起的缺陷)。该存储单位36由备用存储单位41所置换。这时，备用存储单位41的第1列22a～第4列22d分别供给ECC电路24a～24d。
用备用存储单位41置换存储单位36时，可以使用切换开关。例如，可以使用利用激光切割设定切换开关的激光修正方法，图中虽然未示出，但是，选择器切断激光修正保险丝，选择备用存储单位41。这样，就不使用存储单位36，存储单位36就由备用存储单位41所置换(发生存储单元不良时，用备用存储器置换的方法通常是知道的)。
如图2所示，发生存储单元不良等时，用存储单位进行置换时，在置换之后，各7位数据也都是各位相咯4位而写入的，所以，在同一各7位数据中，多个位成为错误的情况是非常少的。结果，几乎不会发生不能进行错误纠正的多位软错误。
此外，在多个存储单位中发生存储单元不良时，就以存储单位的整数倍进行置换。例如，如图3所示，在存储单位35和36中发生存储单元不良时，存储单位35和36就由备用存储单位41和42所置换。这时，备用存储单位41和42的第1列～第4列22a～22d分别与ECC电路24a～24d连接。
实施例3.
图4是表示SRAM的1存储单元(SRAM单元)的一例的图，T1和T2是晶体管，INT1和INT2是反相器。并且，由2级的反相器INT1和INT2构成锁存器。设锁存节点的电容(包括寄生电容)为Cs、反相器INT1和INT2的电源电压为Vcc时，积蓄电荷则为Cs×Vcc(库仑)。
现在，设α射线或中子线等粒子突入半导体极板时发生的电子电荷为—Q(库仑)时，满足K＞Q/(Cs×Vcc)关系的K作为分割数使用。
上述分割数K表示粒子平行地突入字线时引起数据错误的错误位间距离(最差值)，如果使用如上所述那样计算的分割数K，就局部不会发生多位软错误。
实施例4.
图5是表示DRAM的1存储单元(DRAM单元)的一例的图，T1是晶体管，Cs表示电容器，电容器Cs也包括寄生电容。设与位线连接的读出放大器51的电源电压为Vcc时，积蓄最大电容由Cs×Vcc(库仑)给出。
现在，设α射线或中子线等粒子突入半导体极板时发生的电子的电荷为—Q(库仑)时，就将满足K＞Q/(Cs×Vcc)关系的K作为分割数使用。
图5的分割数K也表示粒子平行地突入字线时引起数据错误的错误位间距离(最差值)，如果使用上述那样计算的分割数K，就几乎不会发生多位软错误。
实施例5.
图6是表示DRAM的1存储单元(DRAM单元)的一例的图，T1表示晶体管，Cs表示电容器，电容器Cs也包括寄生电容。与位线连接的读出放大器(图中未示出)的电源电压是Vcc，DRAM存储单元的单元极板电压是Vcc/2时，积蓄最大电容由Cs×Vcc/2(库仑)给出。
现在，设α射线或中子线等粒子突入半导体极板时发生的电子的电荷为—Q(库仑)时，就将满足K＞Q/(Cs×Vcc/2)关系的K作为分割数使用。
图6的分割数K也表示粒子平行地突入字线时引起数据错误的错误位间距离(最差值)，如果使用上述那样计算的分割数K，就几乎不会发生多位软错误。
如上所述，按照本发明，在存储阵列中，规定了分割为沿字线方向预先规定的位数K(K是2以上的整数)的存储单位，将(m+n)位数据写入存储阵列时，以沿字线方向预先规定的位K的间隔将(m+n)位数据的各位的指写入各个存储单位，错误纠正单元进行向各存储单位写入各位的值的(m+n)位数据的错误纠正，所以，即使发生局部地同时发生多个位错误的多位软错误，在写入(m+n)位数据中发生多个位错误的情况也是非常少的，结果，就不会发生不能进行写入(m+n)位数据的错误纠正的情况。
按照本发明，在存储单元阵列中，具有在存储单位中发生存储单元不良时置换为发生该存储单元不良的存储单位的备用存储单位，该备用存储单位是由预先规定的位数K分割的存储单位，所以，在进行存储单位的置换后，即使发生局部地同时发生多个位错误的多位软错误时，写入(m+n)位数据中发生多个位错误的情况也是非常少的，结果，就不会发生不能进行写入(m+n)位数据的错误纠正的情况。
按照本发明，存储单元为SRAM单元或DRAM单元时，设存储单元的锁存节点的电容为Cs(法拉)、存储单元的工作电压为Vcc(伏特)、由引起局部地同时发生多个位错误的多位软错误的粒子而发生的电子—空穴对的电子的电荷为—Q(库仑)时，将上述位数K规定为满足K＞Q/(Cs×Vcc)的关系，上述位数K表示粒子平行地突入字线时引起数据错误的错误位间距离(最差值)，所以，几乎不会发生局部地同时发生多个位错误的多位软错误。
按照本发明，存储单元是DRAM单元时，设存储单元的锁存节点的电容为Cs(法拉)、存储单元的工作电压为Vcc(伏特)、将DRAM单元极板用1/2×Vcc偏置并由引起局部地同时发生多个位错误的多位软错误的粒子而发生的电子—空穴对的电子的电荷为—Q(库仑)时，将上述位数K规定为满足K＞Q/(Cs×Vcc/2)的关系，上述位数K表示粒子平行地突入字线时引起数据错误的错误位间距离(最差值)，所以，几乎不会发生局部地同时发生多个位错误的多位软错误。

Claims (5)

1.一种具有对包括排列了多个存储单元的存储单元阵列并给m(m是2以上的整数)位的数据附加了n位(n是1以上的整数)的奇偶位的(m+n)位数据进行读出/写入动作时对各(m+n)位数据进行错误纠正的错误纠正单元的存储电路，其特征在于：在存储阵列中规定了由沿字线方向预先规定的各位数K(K是2以上的整数)分割的存储单位，将(m+n)位数据写入存储单元阵列时，位数据的各位的值以沿字线方向预先规定的位数K的间隔写入各个存储单位，错误纠正单元进行各位的值已写入各存储单位的(m+n)位数据的错误纠正。
2.按权利要求1所述的存储电路，其特征在于：在存储单元阵列中，具有在存储单位中发生存储单元不良时转换为发生了该存储单元不良的存储单位的备用存储单位，该备用存储单位是由预先规定的位数K所分割的存储单位。
3.按权利要求1或权利要求2所述的存储电路，其特征在于：设存储单元的锁存节点的电容为Cs(法拉)、存储单元的工作电压为Vcc(伏特)、由引起局部地同时发生多个位错误的多位软错误的粒子而发生的电子—空穴对的电子的电荷为—Q(库仑)时，预先规定的位数K满足K＞Q/(Cs×Vcc)的关系。
4.按权利要求3所述的存储电路，其特征在于：存储单元是SRAM单元或DRAM单元。
5.按权利要求1或权利要求2所述的存储电路，其特征在于：存储单元是DRAM单元，设存储单元的锁存节点的电容为Cs(法拉)、存储单元的工作电压是Vcc(伏特)、DRAM单元极板以1/2×Vcc偏置而由引起局部地同时发生多个位错误的多位软错误的粒子发生的电子—空穴对的电子的电荷为—Q(库仑)时，预先规定的位数K满足K＞Q/(Cs×Vcc/2)的关系。
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