CN1406420A - 发送装置、接收装置以及通信方法 - Google Patents

Abstract

分离电路(250)从接收分组中提取系统比特和奇偶比特，并且对它们进行分离。合并电路(240)对在当前重新发送单元中所分离的系统比特和在过去重新发送单元中获得的系统比特进行符号合并。解码电路(214)对所分离的奇偶比特和在过去重新发送单元中获得的奇偶比特进行似然合并，并且通过使用经过似然合并的奇偶比特作为校验比特，对经过符号合并的系统比特进行纠错解码。因此，可以增强接收电平和纠错能力，并且减少直到检测到没有差错为止的重新发送次数，从而提高吞吐量。

Description

发送装置、接收装置以及通信方法

技术领域

本发明涉及一种通过发出自动重复请求来执行数据传输中的差错控制的通信系统、发送装置和接收装置。

背景技术

差错控制技术广泛地用在无线电通信中，它对均衡和分集等遗留下来没有解决的差错进行纠正，以实现高质量的传输。这些差错控制技术的其中之一为自动重复请求(下面称作“ARQ(Automatic Repeat Request)”)。

该ARQ通过双向传输路径连接发送侧和接收侧，发送侧首先向接收侧发送包含通过对信息比特应用差错检测编码而生成的码字的分组，然后接收侧对差错进行检测。当在接收数据中没有检测到差错时，接收侧向发送侧回送表示数据已经正确接收的接收确认信号(肯定确认，下面也可以称作“ACK”)，而当在接收数据中检测到差错时，接收侧向发送侧回送重新发送请求信号(否定确认，下面也可以称作“NACK”)。一接收到NACK，发送侧重新发送相同的分组(packet)。发送侧继续重新发送相同的分组，直到发送侧接收到ACK为止。

例如，对划分为多个块的信息比特顺序合并到多个分组中并且进行发送的情况进行说明。当发送侧发送第一分组，并且接收侧正确地接收包含在该第一分组中的码字时，接收侧将ACK发送给发送侧。一接收到该ACK，发送侧就发送第二分组。然后，当接收侧没有正确接收第二分组时，接收侧将NACK发送给发送侧。一从接收侧接收到该NACK，发送侧就发送(重新发送)第二分组。也就是，发送侧在从接收侧接收到ACK之前不发送下一新分组，并且继续发送前面已经发送的相同分组。ARQ通过这种方式实现高质量的传输。

虽然上述ARQ可以实现高质量的传输，但是重复重新发送会增大传输延迟。特别在传输环境处于不好的条件下，数据差错率上升，重新发送分组的次数提高，从而大大增加传输延迟。作为一种解决该ARQ传输延迟的技术，混合型ARQ目前正处在积极的研究当中。混合型ARQ结合ARQ和纠错码，用来使用纠错改善接收信号的差错率，减少重新发送次数，从而提高吞吐量。作为该混合型ARQ，目前有两种主要的系统：跟随合并(Chase Combining)类型和增量冗余类型。

上述跟随合并类型的混合型ARQ(下面称作“CC类型ARQ”)的特征在于发送侧重新发送前面发送的相同分组。一接收到重新发送的分组，接收侧对在该分组之前接收的分组中所包含的码字(系统比特和奇偶比特)和在此次重新发送的分组中所包含的码字(系统比特和奇偶比特)进行符号合并，并且对合并信号执行纠错解码。因此，CC类型ARQ通过对包含在前面接收分组中的码字和包含在此次重新发送分组中的码字进行符号合并，改善接收电平，并且通过这种方式，在每次重复重新发送时接收信号的差错率都得以改善。因此通过重复比没有纠错的ARQ更少次数的重新发送，消除接收信号中的差错，从而使得通过这种方式提高吞吐量成为可能。

另一方面，增量冗余类型的混合型ARQ(下面也可以称作“IR类型ARQ”)的特征在于重新发送其奇偶比特不同于包含在前面发送分组中的奇偶比特的分组。接收侧在缓冲区中存储所接收的每个奇偶比特，并且一接收到重新发送分组，接收侧就使用包含在前面接收分组中的奇偶比特和包含在此次重新发送的接收分组中的奇偶比特，执行纠错解码。因此，对于每次重新发送，IR类型增加用于纠错解码的奇偶比特，从而通过这种方式改善接收侧的纠错性能。因此，通过重复比没有纠错的ARQ更少次数的重新发送，消除接收信号中的差错，从而使得提高吞吐量成为可能。

然而，上述传统CC类型ARQ和IR类型ARQ的问题在于获得提高吞吐量的期望效果是不可能的。

发明内容

本发明的目的是提供一种发送装置和接收装置以及通信方法，通过改善接收电平和纠错性能，能够减少重新发送次数，直到消除所有差错为止，并且提高吞吐量。

本发明者等注意到，根据IR类型ARQ，通过前面重新发送单元接收的分组与通过此次重新发送单元接收的分组间的比较结果显示：这两个分组只有奇偶比特不同，同时按原样重新发送相同的信息比特(系统比特)。本发明者等发现在接收侧合并包含在通过前面重新发送单元发送的分组中的系统比特与包含在通过此次重新发送单元发送的分组中的系统比特将改善接收电平并且改善接收数据的差错率，从而提出本发明。

也就是，在IR类型ARQ中，通过发送侧发送由放在不同符号中的系统比特和奇偶比特组成的分组，并且接收侧对包含在通过前面重新发送单元发送的分组中的系统比特与包含在此次重新发送的分组中的系统比特进行符号合并，并且使用直到此次重新发送单元为止接收的奇偶比特对该经过符号合并的系统比特应用纠错解码，实现上述目的。

附图说明

图1示出根据本发明实施例1的数据传输装置的概要结构；

图2是示出根据本发明实施例1的发送装置内部结构的方框图；

图3是示出根据本发明实施例1的接收装置内部结构的方框图；

图4是示出根据本实施例的ARQ处理流程的流程图；

图5是示出根据本发明实施例1的接收装置200处理流程的示意图；

图6是示出根据本发明实施例2的发送装置内部结构的方框图；

图7是示出根据本发明实施例2的接收装置内部结构的方框图；

图8是示出根据本发明实施例2的ARQ处理流程的示意图；

图9是示出根据本发明实施例2的接收装置处理流程的示意图；

图10示出根据本发明实施例3的数据传输装置的概要结构；

图11是示出根据本发明实施例3的发送装置内部结构的方框图；

图12是示出根据本发明实施例3的共享接收装置结构的方框图；

图13是示出根据本发明实施例3的接收装置处理流程的示意图；

图14是示出根据本发明实施例3的CC接收装置内部结构的方框图；

图15是示出根据本发明实施例3的IR接收装置内部结构的方框图；

图16示出根据本发明实施例4的数据传输装置的概要结构；

图17是示出根据本发明实施例4的发送装置内部结构的方框图；以及

图18是示出根据本发明实施例4的接收装置处理流程的示意图。

具体实施方式

本发明使用相互不同的扩频码对经过符号转换的系统比特和奇偶比特应用扩频处理，从而将系统比特和奇偶比特分配给不同的符号。

而且，本发明根据调制系统为分组提供比特段，将系统比特和奇偶比特分配给相互不同的比特段，从而将系统比特和奇偶比特分配给不同的符号。

下面将参照附图对本发明的实施例进行说明。

(实施例1)

图1示出根据本发明实施例1的数据传输装置的概要结构。如该图所示，发送装置100通过双向传输路径与接收装置200相连。发送装置100对划分为第1到第L块的L个块中的信息比特应用检错编码和纠错编码，从而生成系统比特和奇偶比特。由于使用自组织码执行纠错编码，因此与系统比特一样输出信息比特。在本说明书中，编码期间输出的信息比特称作“系统比特”。发送装置100通过将协议首标加到系统比特和奇偶比特，生成一个分组，并且将所生成的分组发送到接收装置200。分组是数据传输单位的一个示例，还存在其它数据传输单位如帧和超帧。

接收装置200接收从发送装置100发送的分组，从该接收分组中分离并提取系统比特和奇偶比特。然后，接收装置200使用奇偶比特作为校验比特对系统比特执行纠错解码，并且对该解码结果应用差错检测处理。当差错检测结果表示在解码结果中没有检测到差错时，接收装置200将接收确认信号(肯定确认：下面称作“ACK”)发送给发送装置100，而当在解码结果中检测到某差错时，接收装置200将重新发送请求信号(否定确认：下面称作“NACK”)发送给发送装置100。

一接收到NACK，发送装置100通过对分配有与前面重新发送单元相同的系统比特的符号、分配有与前面重新发送单元不同的奇偶比特的符号、以及协议首标进行多路复用，生成重新发送分组，并且将所生成的重新发送分组发送到接收装置200。一接收到重新发送分组，接收装置200就从接收分组中分离分配有系统比特的符号和分配有奇偶比特的符号，并且对分配有分离的系统比特的符号和在前面重新发送单元中接收的分配有系统比特的符号进行符号合并(功率合并)。然后，使用在前面重新发送单元中接收的奇偶比特和在此次重新发送单元中接收的奇偶比特，对该经过符号合并的系统比特进行解码。对该解码结果进行差错检测，并且根据差错检测结果将ACK或NACK发送给发送装置100。一接收到NACK，发送装置100就生成并发送新的重新发送分组。发送装置100重复重新发送直到接收到ACK，并且一接收到ACK，发送装置100就开始发送下一块的信息比特。

顺便说一下，在本说明书中，从发送第M块(1≤M≤L)信息比特之后直到正确接收到该第M块信息比特(也就是，发送装置100接收到ACK)为止的一系列处理统称为“ARQ处理”。

在本说明书中，处理单元称作“重新发送单元”，覆盖从发送装置100发送分组开始直到发送装置100从接收装置200接收ACK或NACK这一点。而且，当为预定块的信息比特执行ARQ处理时，从发送侧发送第k分组之后直到发送侧接收ACK或NACK为止的处理单元称作“第k重新发送单元”。

然后，将对上述发送装置100和接收装置200进行详细的说明。

首先，对发送装置100进行说明。图2是示出发送装置100内部结构的方框图。在该图2中，编码器101对划分为第1到第L块的L个块中的信息比特顺序执行检错编码和纠错编码。组织码用于该纠错编码，并且生成作为信息比特本身的系统比特和作为卷积编码信息比特的编码系列(奇偶比特)。例如，当使用码率为1/3的透平(turbo)编码器作为编码器101时，对于一个信息比特的输入，将一个系统比特输出到交织器103，并且将两个奇偶比特输出到删余(puncture)电路102。最好，本实施例的编码器101使用透平码，该码是一种组织码，并且同时擅长于纠错性能。

交织器103根据预定规则对从编码器101输出的系统比特数据序列进行重新排列，并且将其输出到调制电路104。经过交织的系统比特由调制电路104使用QPSK和16QAM等放在正交坐标的符号上，由扩频器105用扩频码A进行倍增，并且写入到缓冲器106。也就是，调制电路104和扩频器105将系统比特分配给扩频码A。在本说明书中，系统比特所在的符号可以称作“经过符号转换的系统比特”。另一方面，奇偶比特所在的符号可以称作“经过符号转换的奇偶比特”。

删余电路102对奇偶比特输入执行删余处理。也就是，删余电路102对奇偶比特输入应用删余处理，生成奇偶比特P1到Pn，并且将所生成的奇偶比特P1到Pn输出到交织器107。交织器107根据预定规则对奇偶比特P1到Pn数据序列进行重新排列。

例如，对使用码率为1/3的透平编码器作为编码器101时的删余处理进行说明。编码器101对信息比特输入进行编码，并且输出2个奇偶比特系列。假定第一系列的奇偶比特以Pa1、Pa2、Pa3...这一次序进行输出，并且第二系列的奇偶比特以Pb1、Pb2、Pb3...这一次序进行输出。也就是，两个系列的奇偶比特以{Pa1、Pb1、Pa2、Pb2、Pa3、Pb3...}的次序输入到删余电路102。删余电路102通过以特定间隔删除采用这种方式输入的奇偶比特串中的某些比特，执行删余操作，以生成奇偶比特串P1到Pn。例如，删除偶数比特生成{Pa1、Pa2、Pa3...}作为奇偶比特串P1，并且删除奇数比特生成{Pb1、Pb2、Pb3...}作为奇偶比特串P2。可以根据码率或系统所需的通信效率对通过删余来删除比特的周期进行适当的修改。

从交织器107输出的奇偶比特P1到Pn由调制电路108使用QPSK或16QAM等放在正交坐标的符号上，由扩频器109用扩频码B进行倍增，并且写入到缓冲器110。也就是，调制电路108和扩频器109将经过符号转换的奇偶比特P1到Pn分配给扩频码B。采用这种方式，将奇偶比特P1到Pn分配给与系统比特不同的扩频码。

选择电路111从存储在缓冲器110中的奇偶比特P1到Pn读取对应于发送计数的奇偶比特，并且将奇偶比特输出到多路复用电路112。也就是，选择电路111根据从控制站(未示出)通知的信息确定此次对预定块的信息比特执行第几次发送(第几重新发送单元)，并且选择对应于发送计数的奇偶比特。例如，在对预定块的信息比特进行第k次发送(第k重新发送单元)的情况下，从缓冲器110读取奇偶比特Pk，并且将其输出到多路复用电路112。该k值对应于图4(后面将要描述)所示的循环计数。

多路复用电路112对从缓冲器106读出信息比特所在的符号，对所读取的符号、从选择电路111输出的经过符号转换的奇偶比特、以及协议首标进行多路复用，以生成发送分组，并且将所生成的发送分组输出到发送RF 113。发送RF 113对从多路复用电路112输出的发送分组应用预定发送处理如频率转换和放大，并且通过天线114将发送分组发送到接收装置200。

一接收到从接收装置200发送的ACK，缓冲器106和缓冲器110就在获得该ACK的时候，丢弃所存储的系统比特和奇偶比特P1到Pn。对于划分为多个块中的信息比特，通过对下一块的信息比特进行编码而获得的系统比特或奇偶比特写入到缓冲器106和缓冲器110。这将开始对应于下一块的信息比特的ARQ处理。

然后，将对接收装置200进行说明。图3是示出接收装置200内部结构的方框图。在该图3中，接收RF 202对从天线201接收的分组应用预定接收处理如频率转换，并且将经过接收处理的分组输出到分离电路250。分离电路250从接收分组中分离出系统比特所在的符号和奇偶比特所在的符号。在分离之后提供有系统比特的符号输出到合并电路204，并且在分离之后提供有奇偶比特的符号输出到解调电路210。

分离电路250提供有解扩器203和解扩器209。该解扩器203使用扩频码A对从接收RF 202输出的接收分组应用解扩处理，并且对解扩信号进行瑞克(RAKE)合并。采用这种方式，作为符号从接收分组中提取分配给扩频码A的系统比特。另一方面，解扩器209使用扩频码B对从接收RF 202输出的接收分组应用解扩处理，并且对解扩信号进行瑞克合并。采用这种方式，作为符号从接收分组中提取分配给扩频码B的奇偶比特。因此，分离电路250通过使用相互不同的扩频码对接收分组应用解扩处理，将提供有系统比特的符号与提供有奇偶比特的符号相分离。

下一步，将说明要对如上所示分离到不同符号中的系统比特和奇偶比特执行的处理。首先说明要对系统比特执行的处理，然后说明要对奇偶比特执行的处理。

从解扩器203输出的系统比特输入到合并电路204。合并电路204提供有加法器205和缓冲器206。每次加法器205接收分组时，加法器205对从缓冲器206读取的符号和在此次重新发送单元中接收的提供有系统比特的符号进行符号合并。加法器205用经过合并的符号覆写缓冲器206，并且还将经过合并的符号输出到解调电路207。每次循环重新发送时，缓冲器206用由加法器205计算出的合并符号进行覆写。因此，缓冲器206存储合并直到此次重新发送单元为止所接收的所有系统比特的符号。一接收到ACK，缓冲器206就丢弃所存储的合并符号。

以在第三次接收(第三重新发送单元)时正确接收预定块的信息比特(假定第M块的信息比特)为例，对上述合并电路204的符号合并处理进行说明。首先，当正确接收到第(M-1)块的信息比特时，发送装置100发送包含由第M块的编码信息比特构成的系统比特和奇偶比特的分组#1。而且，丢弃存储在缓冲器206中的符号。在本说明书中，在第k次发送/接收的分组称作“分组#k”。

接收装置200接收该分组#1，并且从接收分组#1中分离出提供有系统比特的符号，并且输出到加法器205。由于缓冲器206没有存储要读取的符号，因此加法器205将系统比特输出到缓冲器206和解调电路207(后面将要对它们进行描述)。该第一重新发送单元的接收结果包含差错，因此将NACK发送给发送装置100，并且发送装置100发送下一个(第2重新发送单元)分组(分组#2)。

一接收到该分组#2，接收装置200从接收分组#2中分离出提供有系统比特的符号，并且输出到加法器205。加法器205从缓冲器206读取第一重新发送单元中提供有系统比特的符号，对所读取的符号和第二重新发送单元中提供有系统比特的符号进行符号合并，并且用该符号合并结果(合并的符号)覆写缓冲器206。由于第二重新发送单元的接收结果也包含差错，因此将NACK发送给发送装置100，并且发送装置100发送下一个(第3重新发送单元)分组(分组#3)。

一接收到该分组#3，接收装置200从分组#3中分离出提供有系统比特的符号，并且输出到加法器205。加法器205从缓冲器206读取合并在第一重新发送单元中接收的系统比特和在第二重新发送单元中接收的系统比特的符号，并且对所读取的符号和在第三重新发送单元中接收的提供有系统比特的符号进行符号合并。然后加法器205用该符号合并结果(合并符号)覆写缓冲器206。此次获得的合并符号采用通过对在第一重新发送单元到第三重新发送单元中接收的系统比特进行符号合并而获得的值。因此，一接收到第k重新发送单元(在符号合并之前)，缓冲器206就存储合并从第一重新发送单元到第(k-1)重新发送单元中接收的所有系统比特的符号，并且当完成加法器205的符号合并时，覆写符号合并结果(合并在第一重新发送单元到第(k-1)重新发送单元中接收的所有系统比特的符号)。

由于第三重新发送单元的接收结果不包含差错，因此将ACK发送给发送装置100和缓冲器206。一接收到ACK，缓冲器206就丢弃所存储的符号。这将完成对第M块的信息比特的ARQ处理。

下面，本发明书有时将把通过合并在第一重新发送单元到第k重新发送单元中接收的提供有系统比特的符号而获得的合并信号称为“合并符号#k”。如上所述，合并电路204通过对从缓冲器206读取经符号合并的合并符号#(k-1)和在第k重新发送单元中接收的分组(分组#k)所包含的提供有系统比特的符号进行合并，生成合并符号#k。

通过合并电路204的符号合并产生的合并符号被输出到解调电路207。解调电路207对提供有系统比特的符号进行反映射(demap)。解交织器208对在解调电路207进行反映射的系统比特的原始数据序列进行恢复，并且将所恢复的数据输出到软判定值计算器212。

然后，将说明要对奇偶比特执行的处理。在此，在对第M块的信息比特的ARQ处理中，作为示例说明要对在第k重新发送单元中接收的分组(分组#k)所包含的奇偶比特执行的处理。

如上所述，解扩器209使用扩频码B对从接收RF202输出的接收分组应用解扩处理，对解扩信号进行瑞克合并，从而从接收分组中提取包含奇偶比特Pk的符号，并且将其输出到解调电路210。

解调电路210对从解扩器209输出的奇偶比特Pk应用反映射处理。解交织器211恢复从解调电路210输出的奇偶比特Pk的原始数据序列，并且输出到软判定值计算器212。

然后，将对软判定值计算器212之后的块进行说明。随后作为示例说明对第M块的信息比特的ARQ处理中的对在第k重新发送单元中接收的分组(分组#k)执行的处理。

软判定值计算器212计算从解交织器208输出的合并符号#k的软判定值(Sk软判定值)，并且将计算出的Sk软判定值输出到解码器214。而且，软判定值计算器212计算从解交织器211输出的奇偶比特Pk的软判定值(Pk软判定值)，并且将计算出的Pk软判定值输出到软判定值缓冲器213。本说明书将合并符号#k的软判定值称为“Sk软判定值”，并且将奇偶比特Pk的软判定值称为“Pk软判定值”。软判定值缓冲器213存储从软判定值计算器212输出的软判定值，并且一接收到ACK，就丢弃所存储的软判定值。在第k重新发送单元中，软判定值缓冲器213存储P1软判定值到Pk软判定值。

解码器214从软判定值缓冲器213读取P1软判定值到Pk软判定值，并且使用所读取的P1软判定值、P2软判定值...Pk软判定值作为校验比特对Sk软判定值执行纠错解码。也就是，解码器214通过对P1软判定值、P2软判定值...Pk软判定值应用似然(likelihood)合并，对Sk软判定值执行纠错解码。在编码器101使用透平码的情况下，透平解码用于该纠错解码。解码结果输出到差错检测器215。

因此，解码器214使用从软判定值缓冲器213读取的P1软判定值、P2软判定值...Pk软判定值作为校验比特，对Sk软判定值执行纠错解码。因此，随着接收分组次数(也就是，发送装置100的分组发送计数)的增加，在解码处理中用作校验比特的奇偶比特冗余度增加，并且解码处理中的纠错性能提高。而且，随着分组接收计数增加，合并符号#k的电平提高，因此信号间的距离加大，并且因此提高接收质量。

差错检测器215检测从解码器214输出的解码结果的差错，并且如果存在任何差错，则生成NACK，否则生成ACK。

然后，使用图4对由上述结构中的发送装置100和接收装置200执行的ARQ处理进行说明。图4是示出根据本实施例的ARQ处理流程的流程图。在此，将对直到接收装置200正确接收划分为第1到第L块的L个块中的信息比特中第M块(1≤M≤L)的信息比特为止的ARQ处理进行说明。

首先，在步骤(下面简称为“ST”)400，将该流程图中的循环计数k设为k＝1。然后，在ST401，编码器101对第M块的信息比特执行检错编码和纠错编码，并且生成系统比特和奇偶比特。奇偶比特经过删余电路102的删余处理，并且生成奇偶比特P1到Pn。循环计数为k的处理对应于第k重新发送单元中的处理。

然后，在ST402，调制电路104和调制电路108将系统比特和奇偶比特放在正交坐标的符号上。然后，在ST403，扩频器105使用扩频码A对系统比特进行扩频。另一方面，扩频器109使用不同于扩频码A的扩频码B对奇偶比特P1到Pn进行扩频。经过扩频的系统比特存储在缓冲器106中，并且经过扩频的奇偶比特P1到Pn存储在缓冲器110中。因此，在ST402和ST403，提供有系统比特的符号分配有不同于扩频码B的扩频码A，而提供有奇偶比特的符号分配有扩频码B。

然后，在ST404，多路复用电路112对从缓冲器106输出的提供有系统比特的符号、由选择电路111从缓冲器110读取的提供有奇偶比特P1的符号、以及协议首标进行码多路复用，以生成分组#1，并且将所生成的分组#1发送到接收装置200。

该分组#1由接收装置200进行接收，并且所接收的分组#1经过预定接收处理等，并且输入到分离电路250(解扩器203和解扩器209)(ST405)。然后，在ST406，分离电路250对所接收的分组#1应用解扩处理，并且从经过码多路复用的信号中分离出提供有系统比特的符号和提供有奇偶比特P1的符号。也就是，解扩器203以扩频码A对接收分组进行倍增，并且提取提供有系统比特的符号，而解扩器209以不同于扩频码A的扩频码B对接收分组进行倍增，并且提取提供有奇偶比特P1的符号。

在ST407，从接收分组中分离出的提供有系统比特的符号写入到缓冲器206。而且，提供有系统比特的符号输出到解调电路207。然后，在ST408，解调电路207对该系统比特应用预定的解调处理，而解调电路210对奇偶比特P1应用预定的解调处理。

然后，在ST409，软判定计算器212分别计算系统比特的软判定值(S1软判定值)和奇偶比特P1的软判定值(P1软判定值)。该P1软判定值存储在缓冲器213中，直到完成对第M块的信息比特的ARQ处理为止。然后，在ST410，解码器214使用P1软判定值作为校验比特，对S1软判定值执行纠错解码。

然后，在ST411，差错检测器215检测ST407解码结果中的差错，并且当不存在差错时，过程移到ST412，生成ACK。当存在某差错时，过程移到ST413，生成NACK。在ST412，所生成的ACK发送到发送装置100。当发送装置100接收ACK时，完成对第M块的信息比特的ARQ处理，并且开始对下一块(第(M+1)块)信息比特的ARQ处理。

另一方面，在ST413，所生成的NACK发送到发送装置100，并且过程移到ST414。在ST414，循环计数加1，设置k＝2，并且过程移到ST404，开始第二重新发送单元的处理。

在ST404，多路复用电路112通过对提供有系统比特的符号、由选择电路111从缓冲器110读取的提供有奇偶比特P2的符号、以及协议首标进行多路复用，生成分组#2，并且将所生成的分组#2发送到接收装置200。

该分组#2由接收装置200进行接收，并且所接收的分组#2经过预定接收处理等，并且输入到分离电路250(解扩器203和解扩器209)(ST405)。然后，在ST406，分离电路250对所接收的分组#2应用解扩处理，并且将经过码多路复用的信号分离为提供有系统比特的符号和提供有奇偶比特P2的符号。

在ST407，提供有分离的系统比特的符号与从缓冲器206读取的在前面重新发送单元(第1重新发送单元)中接收的提供有系统比特的符号进行符号合并。经过合并的符号覆写缓冲器206，并且还输出到解调电路207。然后，在ST408，解调电路207对提供有系统比特的符号执行反映射处理，并且解调电路210对奇偶比特P2执行反映射处理。

然后，在ST409，软判定计算器212计算合并系统比特的软判定值(S2软判定值)和奇偶比特P2的软判定值(P2软判定值)。该P2软判定值存储在缓冲器213中，直到完成对第M块的信息比特的ARQ处理为止。

然后，在ST410，解码器214使用P1软判定值和P2软判定值作为校验比特，对S2软判定值执行纠错解码。在第二重新发送单元中，使用比第一重新发送单元具有更高冗余度的奇偶比特作为校验比特，执行纠错解码。更具体地说，校验比特冗余度高于与P2软判定值对应的数量。已知，随着校验比特冗余度的提高，纠错解码期间的纠错性能得以改善。当使用透平解码作为本实施例的解码系统时，校验比特的冗余度提高，从而改善纠错性能，这使得以更少的发送次数消除包含在解码数据中的差错并且因此提高吞吐量成为可能。

而且，在第二重新发送单元中，在符号合并之后对系统比特执行纠错解码。经过符号合并的系统比特比没有经过符号合并的系统比特具有更高的信号电平，这将增大信号间的距离，从而提高接收质量。这将以更少的发送次数消除包含在解码数据中的差错。

然后，在ST411，对ST407的解码结果执行差错检测，并且如果不存在差错，过程移到ST412，生成ACK。并且如果存在某差错，过程移到ST413，生成NACK。在ST414，循环计数k设为k＝3，并且过程移到ST404。在k≥3的情况下，重复与k＝2情况相同的处理，因此假定k＝j(j≥3)，对从ST404到ST414的第j重新发送单元中执行的处理进行说明。

在k＝j的情况下，在ST404，多路复用电路112通过对提供有系统比特的符号、由选择电路111从缓冲器110读取的提供有奇偶比特Pj的符号、以及协议首标进行多路复用，生成分组#j，并且将所生成的分组#j发送到接收装置200。

该分组#j由接收装置200进行接收，并且所接收的分组#j经过预定接收处理等，并且输入到分离电路250(解扩器203和解扩器209)(ST405)。然后，在ST406，分离电路250对所接收的分组#j应用解扩处理，并且将经过码多路复用的信号分离为提供有系统比特的符号和提供有奇偶比特Pj的符号。

对于第j重新发送单元，缓冲器206存储通过合并在第一重新发送单元到第(j-1)重新发送单元中接收的提供有系统比特的符号而产生的符号(合并符号#(j-1))。在ST407，在第j重新发送单元中接收的提供有系统比特的符号与从上述缓冲器206读取的合并符号#(j-1)进行符号合并。通过这种方式，生成通过合并在第一重新发送单元到第j重新发送单元中接收的系统比特而产生的符号(合并符号#j)。合并的符号(合并符号#j)覆写缓冲器206，并且还输出到解调电路207。然后，在ST408，解调电路207对提供有系统比特的符号执行反映射处理，并且解调电路210对提供有奇偶比特Pj的符号执行反映射处理。

然后，在ST409，软判定值计算器212计算经过符号合并的系统比特的软判定值(Sj软判定值)和奇偶比特Pj的软判定值(Pj软判定值)。该Pj软判定值存储在缓冲器213中，直到完成对第M块的信息比特的ARQ处理为止。

然后，在ST410，解码器214使用P1软判定值、P2软判定值...Pj软判定值作为校验比特，对Sj软判定值执行纠错解码。在第j重新发送单元中，使用比第(j-1)重新发送单元具有更高冗余度的奇偶比特作为校验比特，执行纠错解码。具体地说，校验比特冗余度提高了与Pj软判定值对应的量。因此，当在第j重新发送单元中接收数据时，纠错性能与第(j-1)重新发送单元中的接收相比得以改善，这使得以更少的发送次数消除包含在解码数据中的差错并且因此提高吞吐量成为可能。

而且，在第j重新发送单元中，对经过符号合并的系统比特执行纠错解码。在第j重新发送单元接收期间，输入到解码器214的合并符号(合并符号#j)比在第(j-1)重新发送单元接收期间输入到解码器214的合并符号(合并符号#(j-1))具有更高的信号电平，这将增大信号间的距离，从而改善差错率。这使得以更少的发送次数消除包含在解码数据中的差错并且因此提高吞吐量成为可能。

因此，根据本实施例的ARQ处理对分组应用解扩处理，其中对分配给相互不同扩频码的系统比特和奇偶比特进行码多路复用，从而从经过码多路复用的分组中分别提取提供有系统比特的符号和提供有奇偶比特的符号。因此，将提供有系统比特的符号与提供有奇偶比特的符号相分离，这不仅使得对提供有分离的系统比特和直到前面重新发送单元为止接收的系统比特的符号进行符号合并成为可能，而且使得每次重复重新发送时提高校验比特冗余电平成为可能。这将减少执行的重新发送次数，直到消除所有差错为止，并且可以因此提高吞吐量。

在此，将对接收装置200的信号流程进行说明。图5是示出根据本发明实施例1的接收装置200处理流程的流程图。在此，为简化说明起见，图5示出直到第3重新发送单元的流程。

如该图所示，在第1重新发送单元中接收的分组#1由系统比特S和奇偶比特P1组成，在第2重新发送单元中接收的分组#2由系统比特S和奇偶比特P2组成，并且在第3重新发送单元中接收的分组#3由系统比特S和奇偶比特P3组成。由于将相互不同的扩频码分配给系统比特S和奇偶比特P1到P3，因此接收装置200可以分别提取提供有系统比特S的符号和提供有各个奇偶比特的符号。

在第1重新发送单元中，解码器214使用奇偶比特P1作为校验比特对从分组#1提取的系统比特S执行纠错解码。在这种情况下，解码器214通过在经过删余并且在发送装置100被删除的比特位置插入哑元(dummy)比特，执行纠错解码。

在第2重新发送单元中，从分组#2中提取系统比特S，并且将其与从分组#1中提取的系统比特进行符号合并，以生成合并符号#2。解码器214使用从分组#2中提取的奇偶比特P2和从第1重新发送单元的分组#1中提取的奇偶比特P1作为校验比特，对经过符号合并的系统比特(合并符号#2)执行纠错解码。也就是，解码器214对在第1重新发送单元中提取的奇偶比特P1和在第2重新发送单元中提取的奇偶比特P2应用似然合并，并且使用经过似然合并的奇偶比特对合并符号#2执行纠错解码。因此，执行符号合并可以使得信号电平比没有经过符号合并的系统比特更高，从而与第1重新发送单元的接收质量相比，可以提高第2重新发送单元的接收质量。

类似地在第3重新发送单元中，除使用已经接收到的奇偶比特P1和奇偶比特P2之外，还使用包含在分组#3中的奇偶比特P3，执行纠错解码，这将改善解码器214的纠错性能。而且，从第3重新发送单元中提取的提供有系统比特的符号与合并符号#2进行符号合并，以生成合并符号#3。合并符号#3具有比合并符号#2更高的信号电平，并且因此与第2重新发送单元的接收质量相比，提高第3重新发送单元的接收质量是可能的。

根据到此为止所述的本实施例，发送装置100将系统比特和奇偶比特分配给不同的扩频码，从而构造在相互不同符号中提供有系统比特和奇偶比特的分组。接收到该分组的接收装置200可以将提供有系统比特的符号与提供有奇偶比特的符号相分离。因此，每次重复重新发送时，加大奇偶比特与用于纠错解码的校验比特的比率并且通过对系统比特进行符号合并来提高接收质量是可能的。这使得减少执行重新发送的次数，直到消除所有差错为止，并且因此提高吞吐量成为可能。

而且，根据本实施例，在将位于符号中的系统比特转换为比特信息之前，从缓冲器206读取在前面重新发送单元中获得的符号(在转换到比特信息之前)中的系统比特，并且对这些系统比特进行符号合并。由于一个符号可以携带多个(N个)比特的信息，因此在将它们转换为比特信息之前将系统比特作为符号信息存储在缓冲器206中，将使得缓冲器大小缩小为存储转换为比特信息的系统比特时缓冲器大小的1/N倍。也就是，根据本实施例，通过将系统比特作为符号存储在缓冲器206中，与将系统比特转换为比特信息然后存储在缓冲器中的情况相比，可以减小缓冲器大小。

而且，根据本实施例，在计算系统比特的软判定值之前对系统比特进行符号合并，从而可以抑制基于在软判定值计算器212的软判定处理期间发生的计算差错而产生的接收性能恶化。也就是，当软判定值计算器212使用简化最大处理等执行软判定值计算处理以减小计算量并且发生更多差错时，分别为各个重新发送单元计算系统比特的软判定值然后对这些系统比特进行合并将导致每个系统比特软判定处理中的计算差错。然后，合并包含差错的系统比特将增大差错，并且恶化接收性能。根据本实施例，符号合并之后的软判定值计算将计算差错的出现限制为仅仅一次，从而可以改善接收性能。

(实施例2)

根据本实施例的数据传输装置由发送装置600(代替图1所示的发送装置100)和接收装置700(代替接收装置200)构成。图6是示出根据本发明实施例2的发送装置600内部结构的方框图，并且图7是示出根据本发明实施例2的接收装置700内部结构的方框图。图6所示的发送装置600与图2的发送装置100相同的组件用与图2相同的标号表示，并且对其将不作详细说明。而且，图7所示的接收装置700与图3的发送装置100相同的组件用与图3相同的标号表示，并且对其将不作详细说明。本实施例不同于实施例1之处在于以分时方式将系统比特和奇偶比特分配给不同的符号。

在图6中，多路复用电路601为分组提供比特段，并且将系统比特和奇偶比特分配给不同的比特段，对经过分配的比特串进行符号转换，从而将系统比特和奇偶比特放在不同的符号中。分配给每个比特段的比特数根据调制电路602的调制系统进行确定。调制电路602使用预定调制系统如QPSK和16QAM对由多路复用电路601分配的包含系统比特和奇偶比特的比特串进行调制。

上述发送装置600分别提供用于对系统比特进行交织的交织器103和用于对奇偶比特进行交织的交织器107，并且通过这种方式，避免系统比特和奇偶比特经过重新排列而被分配到相同的比特段。因此，在多路复用电路601之前执行根据本实施例的交织(在编码器101的附近)，并且最好在对系统比特和奇偶比特进行多路复用之前对数据进行重新排列。

在图7中，分离电路701根据比特段将接收分组分离为提供有系统比特的符号和提供有奇偶比特的符号。分离电路701将提供有系统比特的符号输出到合并电路204，并且将提供有奇偶比特的符号输出到解调电路210。

将参照图8对上述结构的数据发送装置的操作进行说明。图8是示出根据本发明实施例2的ARQ处理流程的示意图。首先，发送装置600的编码器101对信息比特进行编码，以生成系统比特和奇偶比特。在此，对在编码器101的码率为1/3，并且信息比特以10比特为单位进行发送的情况进行说明。该10个信息比特由编码器101进行编码，并且作为结果生成10个系统比特、10个奇偶比特Pa和10个奇偶比特Pb。奇偶比特Pa和奇偶比特Pb由删余电路102进行删余，并且生成每个包含10个比特的奇偶比特P1到Pn。这些奇偶比特P1到Pn存储在缓冲器110中，并且选择电路111从存储在缓冲器110中的奇偶比特P1到Pn中读取对应于发送计数的奇偶比特，并且将其输出到多路复用电路601。在此，将对第k次发送(第k重新发送单元)的情况进行说明。因此，奇偶比特Pk输入到多路复用电路601。

当组成一个分组时，多路复用电路601为分组每隔几个比特提供一个比特段。这些比特段根据下一阶段调制电路602的调制系统进行设置。也就是，多路复用电路601根据调制电路602在一个符号(单位符号)中放置的比特数提供每个比特段，并且在这个比特段中放置系统比特和奇偶比特。具体地说，在调制电路602所使用的调制系统为16PSK或16QAM的情况下，在一个符号中放置4个比特，并且因此以4比特为单位提供比特段(4比特段)。同样地，在调制电路602所使用的调制系统为BPSK情况下，以1比特为单位提供比特段，在QPSK的情况下，以2比特为单位提供比特段，并且在64QAM的情况下，以8比特为单位提供比特段。

现在，将对调制电路602使用16QAM并且多路复用电路601以4比特为单位提供比特段的情况进行说明。首先，多路复用电路601从缓冲器106读取10个系统比特。这10个系统比特的前8个比特分配给第一比特段和第二比特段，每个比特段分配4个比特，并且剩余2个比特分配给第三比特段。哑元比特插在包括第三比特段的剩余2个比特的空闲区域中。

然后，10个奇偶比特Pk输入到多路复用电路601。这10个奇偶比特Pk的前8个比特分配给第四比特段和第五比特段，每个比特段分配4个比特，并且剩余2个比特分配给第六比特段。哑元比特插在包括第六比特段的剩余2个比特的空闲区域中。采用这种方式，为分组提供比特段并且将系统比特和奇偶比特分配给不同的比特段是可能的。

然后，如上所示构造的分组使用16QAM在调制电路602进行符号转换。也就是，分配给第一比特段的4个系统比特放在第一符号中，分配给第二比特段的4个系统比特放在第二符号中，分配给第三比特段的2个系统比特和2个哑元比特放在第三符号中。而且，分配给第四比特段的4个奇偶比特放在第四符号中，分配给第五比特段的4个奇偶比特放在第五符号中，分配给第六比特段的2个奇偶比特和2个哑元比特放在第六符号中。

因此，为分组提供比特段，将系统比特和奇偶比特分配给不同的比特段，并且对它们进行调制，这允许系统比特和奇偶比特放在不同的符号中。也就是，所有符号只由系统比特或由系统比特和哑元比特的组合构成，或者只由奇偶比特或由奇偶比特和哑元比特的组合构成。

经过调制的分组发送到接收装置700。由接收装置700接收的分组输入到分离电路701。分离电路701将接收的分组分离为提供有系统比特的符号和提供有奇偶比特的符号。也就是，分离电路701根据预先从发送装置600发送的系统比特和奇偶比特放置信息，区分提供有系统比特的符号和提供有奇偶比特的符号，并且根据该区分结果对符号进行分离。

提供有系统比特的符号根据调制电路602的调制系统在解调电路207进行解调处理。另一方面，提供有奇偶比特的符号根据调制电路602的调制系统在解调电路210进行解调处理。通过这种方式，对系统比特和奇偶比特进行分离。

在此，将说明在本发明接收装置700对接收的分组的处理流程。图9是示出根据本发明实施例2的接收装置处理流程的示意图。在此，为简化说明起见，只示出直到第三重新发送单元的流程。在图9中，每个重新发送单元中的符号合并和似然合并与图5所示实施例1的相同，因此不作详细说明。图9所示的处理不同于图5所示的处理之处在于以分时(time-dividing)方式将系统比特和奇偶比特放在不同的符号中。

如该图所示，在第1重新发送单元中接收的分组#1由提供有系统比特S的符号和提供有奇偶比特P1的另一符号组成。在第2重新发送单元中接收的分组#2由提供有系统比特S的符号和提供有奇偶比特P2的另一符号组成，并且在第3重新发送单元中接收的分组#3由提供有系统比特S的符号和提供有奇偶比特P3的另一符号组成。由于系统比特S和奇偶比特P1到P3被分配到相互不同的比特段，并且进行符号转换，因此接收装置700可以分别提取提供有系统比特S的符号和提供有奇偶比特的符号。

如该图所示，在每个重新发送单元中，除使用已经在前面重新发送单元中接收到的奇偶比特之外，还使用包含在此次接收分组中的奇偶比特，执行纠错解码，并且通过这种方式改善解码器214的纠错性能。而且，对此次重新发送单元中提供有系统比特的符号和已经在前面重新发送单元中接收到的提供有系统比特的符号合并结果进行合并，与前面重新发送单元的接收质量相比，将提高接收质量。

如上所述，根据本实施例，发送装置600在分组中提供比特段，将系统比特和奇偶比特分配给不同的比特段，并且对它们进行解调，这将导致系统比特和奇偶比特放在相互不同的符号中。接收到该分组的接收装置700可以将提供有系统比特的符号与提供有奇偶比特的符号相分离。因此，每次重复重新发送时，加大奇偶比特与用于纠错解码的校验比特的比率并且同时通过对系统比特进行符号合并来提高接收质量是可能的。这使得减少执行重新发送次数，直到消除所有差错为止，并且因此提高吞吐量成为可能。

(实施例3)

将参照图10到13对本发明的实施例3进行说明。该实施例不同于实施例1之处在于发送装置还与CC类型ARQ接收装置和IR类型ARQ接收装置进行通信。而且，本实施例不同于实施例1之处还在于发送装置在不同的重新发送单元中发送一些相同的奇偶比特。

图10示出根据本发明实施例3的数据传输装置的概要结构。如图10所示，发送装置1000通过双向传输路径与共享接收装置1200、CC接收装置1300和IR接收装置1400相连。发送装置1000将数据发送到共享接收装置1200、CC接收装置1300和IR接收装置1400，并且根据ACK/NACK发送预定数据。CC接收装置1300是对经过符号合并的接收分组执行CC类型ARQ的接收装置，IR接收装置1400是在每次重新发送时接收不同奇偶比特，并且使用这些奇偶比特作为校验比特执行纠错解码的接收装置，并且共享接收装置1200是执行CC类型ARQ和IR类型ARQ的接收装置。

下面将对上述发送装置1000、共享接收装置1200、CC接收装置1300以及IR接收装置1400的结构进行详细的说明。

首先，将对发送装置1000进行说明。图11是示出根据本发明实施例3的发送装置1000内部结构的方框图。图11所示的发送装置1000与图2的发送装置100相同的组件用与图2相同的标号表示，并且对其将不作详细说明。在图11中，分配电路101将从调制电路108输出的奇偶比特P1到Pn中的一些作为重新发送奇偶比特(第1奇偶比特)输出到扩频器105，并且将剩余比特输出到扩频器109。例如，分配电路1101将P1到Pn中的P1作为重新发送奇偶比特输出到扩频器105，并且将剩余P2到Pn(第2奇偶比特)输出到扩频器109。通过这种方式，在不同的重新发送单元中发送相同的重新发送奇偶比特P1。另一方面，在不同的重新发送单元中发送不同的奇偶比特P2到Pn(第2奇偶比特)。为简化说明起见，本实施例将描述分配电路1101将奇偶比特P1输出到扩频器105，并且将奇偶比特P2到Pn输出到扩频器109的情况进行描述。

扩频器105使用扩频码A对从调制电路104输出的系统比特和从分配电路1101输出的奇偶比特P1应用扩频处理。扩频器109使用不同于扩频码A的扩频码B对从分配电路1101输出的奇偶比特P2到Pn应用扩频处理。在本说明书中，由系统比特和重新发送奇偶比特(在此为奇偶比特P1)组成的比特串称作“第一比特串”，并且只在预定重新发送单元中发送的奇偶比特(在此为奇偶比特P2到Pn中的任意一个)统称作“第二比特串”。扩频器105使用扩频码A对第一比特串应用扩频处理，并且扩频器109使用扩频码B对包括在第二比特串中的各个奇偶比特应用扩频处理，并且通过这种方式，将第一比特串和第二比特串分配给不同的扩频码。

选择电路1102从存储在缓冲器110中的奇偶比特P2到Pn读取对应于发送计数的奇偶比特，并且将该奇偶比特输出到多路复用电路112。也就是，选择电路1102根据从控制站(未示出)通知的信息，确定对要进行发送的预定块的信息比特的发送计数(多个重新发送单元)，并且选择对应于该发送计数的奇偶比特。例如，在对预定块的信息比特进行第k次发送(第k重新发送单元)的情况下，选择电路1102从缓冲器110读取奇偶比特Pk+1，并且将其输出到多路复用电路112。

多路复用电路112从缓冲器106读出提供有系统比特和奇偶比特P1(第1比特串)的符号，对所读取的符号、从选择电路1102输出的提供有奇偶比特Pk+1(第2比特串)的符号、以及协议首标进行多路复用以生成发送分组，并且将所生成的发送分组输出到发送RF113。发送RF113对从多路复用电路112输出的发送分组应用预定发送处理如频率转换和放大等，并且通过天线114发送分组。

下面将对发送装置1000与共享接收装置1200、CC接收装置1300和IR接收装置1400使用ARQ的通信进行说明。首先，将对与共享接收装置1200的通信进行说明。

图12是示出根据本发明实施例3的共享接收装置1200结构的方框图。共享接收装置1200对包含在不同重新发送单元的接收分组中的系统比特进行符号合并，并且对奇偶比特应用似然合并，以执行解码处理。也就是，共享接收装置1200可应用于CC类型ARQ和IR类型ARQ系统。图12与图3相同的组件用与图3相同的标号表示，并且对其将不作详细说明。

在图12中，接收RF202对从天线201接收的分组应用预定接收处理如频率转换，并且将经过接收处理的分组输出到分离电路1201。分离电路1201从接收分组中分离出提供有系统比特和奇偶比特P1(第1比特串)的符号和提供有奇偶比特Pk+1(第2比特串)的符号。在分离之后提供有第1比特串的符号输出到合并电路204，并且在分离之后提供有第2比特串的符号输出到解调电路210。

具体地说，分离电路1201使用扩频码A对从接收RF202输出的接收分组应用解扩处理，并且对解扩信号进行瑞克合并。采用这种方式，作为符号从接收分组中提取分配给扩频码A的系统比特和奇偶比特P1(第1比特串)。而且，分离电路1201使用扩频码B对从接收RF202输出的接收分组应用解扩处理，并且对解扩信号进行瑞克合并。采用这种方式，作为符号从接收分组中提取分配给扩频码B的奇偶比特Pk+1(第2比特串)。因此，分离电路1201通过使用相互不同的扩频码对接收分组应用扩频处理，将提供有第1比特串的符号与提供有第2比特串的符号相分离。

在此，将对根据本实施例的共享接收装置1200的处理进行详细的说明。图13是示出根据本发明实施例3的接收装置(共享接收装置1200、CC接收装置1300和IR接收装置1400)的处理流程的示意图。为简化说明起见，在此将示出直到第三重新发送单元的流程。

如该图所示，在第1重新发送单元中接收的分组#1由系统比特和奇偶比特P1(第1比特串)以及奇偶比特2(第2比特串)组成，在第2重新发送单元中接收的分组#2由系统比特和奇偶比特P1(第1比特串、。)以及奇偶比特3(第2比特串)组成，并且在第3重新发送单元中接收的分组#3由系统比特和奇偶比特P1(第1比特串)以及奇偶比特4(第2比特串)组成。由于将相互不同的扩频码分配给第1比特串和第2比特串，因此共享接收装置1200可以从接收分组中分别提取提供有第1比特串的符号和提供有第2比特串的符号。

在第1重新发送单元中，解码器214使用奇偶比特P1和奇偶比特P2作为校验比特，对系统比特S执行纠错解码。

在第2重新发送单元中，从分组#2中提取第1比特串(系统比特S和奇偶比特P1)，并且将其与从前面重新发送单元的分组#1中提取的第1比特串进行符号合并，以生成合并符号#2。解码器214使用经过符号合并的奇偶比特P1、从分组#2中提取的奇偶比特P3以及从第1重新发送单元的分组#1中提取的奇偶比特P2作为校验比特，对经过符号合并的系统比特执行纠错解码。也就是，解码器214对奇偶比特P1和在第1重新发送单元中提取的奇偶比特P2以及在第2重新发送单元中提取的奇偶比特P3应用似然合并，并且使用经过似然合并的奇偶比特对合并符号#2执行纠错解码。

因此，除使用已经接收到的奇偶比特P1和奇偶比特P2之外，还使用包含在分组#2中的奇偶比特P3，执行纠错解码，并且通过这种方式改善解码器214的纠错性能。而且，符号合并使得信号电平比没有经过符号合并的系统比特的更高，并且因此与第1重新发送单元的接收质量相比，提高第2重新发送单元的接收质量是可能的。

在第3重新发送单元中，除使用已经接收到的奇偶比特P1、奇偶比特P2和奇偶比特P3之外，还使用包含在分组#3中的奇偶比特P4，执行纠错解码，并且通过这种方式改善解码器214的纠错性能。而且，从重新发送分组#3中提取的提供有第1比特串的符号与合并符号#2进行符号合并，以生成合并符号#3。由于合并符号#3的信号电平比合并符号#2的高，因此与第2重新发送单元的接收质量相比，提高第3重新发送单元的接收质量是可能的。

然后，将对与CC接收装置1300的通信进行说明。图14是示出根据本发明实施例3的CC接收装置1300内部结构的方框图。图14与根据实施例1的图3相同的组件用与图3相同的标号表示，并且对其将不作详细说明。

在该图14中，接收RF202对从天线201接收的分组应用预定接收处理如频率转换，并且将经过接收处理的分组输出到分离电路1301。分离电路1301从接收分组中分离出提供有系统比特和奇偶比特P1(第1比特串)的符号和提供有奇偶比特Pk+1(第2比特串)的符号。也就是，分离电路1301使用扩频码A对从接收RF 202输出的接收分组应用解扩处理，并且对解扩信号进行瑞克合并。采用这种方式，作为符号从接收分组中提取分配给扩频码A的系统比特和奇偶比特P1(第1比特串)。在分离之后提供有第1比特串的符号输出到合并电路204。

在此，将再次使用图13对根据本实施例的CC接收装置的处理进行说明。在第1重新发送单元中，解码器214使用奇偶比特P1和奇偶比特P2作为校验比特，对从分组#1中提取的系统比特S执行纠错解码。

在第2重新发送单元中，从分组#2中提取第1比特串(系统比特S和奇偶比特P1)，然后将其与从前面重新发送单元的分组#1中提取的第1比特串进行符号合并，以生成合并符号#2。解码器214使用经过符号合并的奇偶比特P1作为校验比特，对经过符号合并的系统比特执行纠错解码。

同样在第3重新发送单元中，从重新发送分组#3中提取的提供有第1比特串的符号与合并符号#2进行符号合并，以生成合并符号#3。由于合并符号#3的信号电平比合并符号#2的高，因此与第2重新发送单元的接收质量相比，提高第3重新发送单元的接收质量是可能的。

因此，每次接收到分组时，CC接收装置将包含在接收分组中的提供有第1比特串的符号与提供有已经接收到的第1比特串的符号进行符号合并，这使得实现高接收质量成为可能。另一方面，本实施例没有每次执行重新发送时提取和合并不同奇偶比特(第2比特串)的结构，并且因此该CC接收装置具有消除提供用于对奇偶比特进行似然合并的缓冲器这一需要的有益效果，使得减小装置尺寸并且降低功率消耗成为可能。

然后，将对与IR接收装置1400的通信进行说明。图15是示出根据本发明实施例3的IR接收装置1400内部结构的方框图。如图15所示，IR接收装置1400不同于图12所示的共享接收装置1200之处在于IR接收装置1400不对提供有第一比特串的符号执行重新发送单元间的符号合并。图15与图12相同的组件用同一标号表示，并且对其将不作详细说明。

在图15中，接收RF202对从天线201接收的分组应用预定接收处理如频率转换，并且将经过接收处理的分组输出到分离电路1201。分离电路1201从接收分组中分离出提供有系统比特和奇偶比特P1(第1比特串)的符号和提供有奇偶比特Pk+1(第2比特串)的符号。也就是，分离电路1201中的解扩器(未示出)使用扩频码A和扩频码B对从接收RF202输出的接收分组应用解扩处理，并且对解扩信号进行瑞克合并。采用这种方式，作为符号从接收分组中提取分配给扩频码A的系统比特和奇偶比特P1(第1比特串)以及分配给扩频码B的奇偶比特Pk+1(第2比特串)。在分离之后提供有第1比特串的符号输出到解调电路207。

在此，将使用图13对根据本实施例的IR接收装置1400的处理进行进一步的说明。在第1重新发送单元中，解码器214使用奇偶比特P1和奇偶比特P2作为校验比特，对从分组#1中提取的系统比特S执行纠错解码。

在第2重新发送单元中，解码器214使用从第1重新发送单元的分组#1中提取的奇偶比特P1和奇偶比特P2以及从分组#2中提取的奇偶比特P3作为校验比特，对系统比特S执行纠错解码。也就是，解码器214对在第1重新发送单元中提取的奇偶比特P1和奇偶比特P2以及在第2重新发送单元中提取的奇偶比特P3应用似然合并，并且使用经过似然合并的奇偶比特对系统比特S执行执行纠错解码。

同样在第3重新发送单元中，除使用已经接收到的奇偶比特P1、奇偶比特P2和奇偶比特P3之外，还使用包含在分组#3中的奇偶比特P4执行纠错解码，这将改善解码器214的纠错性能。

因此，IR接收装置对每次重新发送最新接收的奇偶比特和前面接收的奇偶比特应用似然合并，然后执行纠错编码，这将改善每次重新发送的纠错性能。另一方面，由于没有对提供有系统比特的符号执行符号合并，因此与共享接收装置1200相比，IR接收装置可以减小装置尺寸并且降低功率消耗。

如上所述，根据本实施例，以一些奇偶比特在不同重新发送单元间进行共享的方式构造分组，并且因此CC接收装置1300可以使用接收分组的不同重新发送单元间的系统比特和共同奇偶比特(本实施例中为奇偶比特P1)执行ARQ处理。

而且，如在实施例1所示的接收装置200的情况下，共享接收装置1200可以使用经过似然合并的奇偶比特作为校验比特，对经过符号合并的系统比特执行纠错解码。而且，IR接收装置1400可以通过对不同重新发送单元间的不同奇偶比特进行似然合并，执行纠错解码。

根据本实施例的发送装置1000以如图13所示的一些奇偶比特在重新发送单元间相同的方式构造分组，并且因此可以与上述共享接收装置1200、CC接收装置1300和IR接收装置1400中的任何一个进行通信。

也就是，与发送装置1000进行通信的接收装置(共享接收装置1200、CC接收装置1300或IR接收装置1400)具有如上所述它们各自的特定特性。因此，用户可以根据他们各自的目的使用接收装置。在这种情况下，根据本实施例的发送装置1000可以与共享接收装置1200、CC接收装置1300和IR接收装置1400中的任何一个进行通信，从而可以消除为不同接收装置安装不同发送装置的需要，并且实现大幅度的成本缩减。

(实施例4)

如图16所示，根据本实施例的数据传输装置采用包括发送装置1700(代替图10所示的发送装置1000)的结构。图17示出该发送装置1700的内部结构。发送装置1700不同于实施例3之处在于第1比特串和第2比特串分配给不同的比特段。图16与图10相同的组件用同一标号表示，并且对其将不作详细说明。图17中与图6所示的发送装置100相同的组件用同一标号表示，并且对其将不作详细说明。

如图17所示，删余电路1701将删余处理所生成的奇偶比特P1到Pn中的奇偶比特P1输出到交织器103作为重新发送奇偶比特，并且将剩余奇偶比特P2到Pn输出到交织器107。多路复用电路1702为分组提供比特段，并且将由系统比特和重新发送奇偶比特P1组成的第一比特串和由从选择电路111输出的奇偶比特组成的第二比特串分配给相互不同的比特段，对经过分配的比特串进行符号转换，从而将第一比特串和第二比特串放在不同的符号中。发送装置1700将采用这种方式构造的分组发送给共享接收装置1200、CC接收装置1300和IR接收装置1400。

共享接收装置1200的分离电路1201从接收分组中分离出提供有系统比特和奇偶比特P1(第1比特串)的符号和提供有奇偶比特Pk+1(第2比特串)的符号。经过分离提供有第1比特串的符号输出到合并电路204，并且经过分离提供有第2比特串的符号输出到符号解调电路210。

在此，将对根据本实施例的共享接收装置1200的处理进行详细的说明。图18是示出对接收分组的处理流程的示意图。为简化说明起见，在此将示出直到第三重新发送单元的流程。

首先，在第1重新发送单元中，解码器214使用奇偶比特P1和奇偶比特P2作为校验比特，对系统比特S执行纠错解码。在第2重新发送单元中，解码器214使用从分组#1中提取的奇偶比特P1和奇偶比特P2以及从第2重新发送单元的分组#2中提取的奇偶比特P3作为校验比特，对符号合并后的系统比特执行纠错解码。在第3重新发送单元中，同样地除使用已经接收到的奇偶比特P1、奇偶比特P2和奇偶比特P3之外，还使用包含在分组#3中的奇偶比特P4，执行纠错解码，这将改善解码器214的纠错性能。

然后，将参照图14对与CC接收装置1300的通信进行说明。在该图14中，分离电路1301从接收分组中分离出提供有系统比特和奇偶比特P1(第1比特串)的符号和提供有奇偶比特Pk+1(第2比特串)的符号。

根据本实施例的CC接收装置1300分离出第1比特串和第2比特串，并且因此每次接收到分组时，CC接收装置1300对包含在接收分组中的提供有第1比特串的符号与提供有已经接收的第1比特串的符号进行符号合并。

然后，将对与IR接收装置1400的通信进行说明。在图15中，接收RF 202对从天线201接收的分组应用预定接收处理如频率转换，并且将经过接收处理的分组输出到分离电路1201。分离电路1201从接收分组中分离出提供有系统比特和奇偶比特P1(第1比特串)的符号和提供有奇偶比特Pk+1(第2比特串)的符号。

根据本实施例的IR接收装置1400分离出第1比特串和第2比特串，并且因此每次执行重新发送时，IR接收装置1400对最新接收的奇偶比特和前面接收的奇偶比特应用似然合并，以执行纠错解码。

如上所述，本实施例以在不同重新发送单元间使用一些共同奇偶比特的方式构造分组，并且因此CC接收装置1300可以使用接收分组的不同重新发送单元间的系统比特和共同奇偶比特(本实施例中为奇偶比特P1)执行ARQ处理。

根据本实施例的发送装置1700可以与共享接收装置1200、CC接收装置1300和IR接收装置1400中的任何一个进行通信，并且可以因此不需要安装特定于它们各自接收装置的不同发送装置，这将导致大幅度的成本缩减。

前述各个实施例的数据传输装置应用于数字无线电蜂窝系统。在蜂窝区内自由移动的移动站提供有接收装置200、共享接收装置1200、CC接收装置1300或IR接收装置1400。而且，基站提供有发送装置100、发送装置1000或发送装置1700。本发明通过执行该发送装置100(发送装置1000或发送装置1700)与相应接收装置200(共享接收装置1200、CC接收装置1300或IR接收装置1400)间的ARQ处理，寻求提高无线电通信的传输质量并且提高吞吐量。

如上所述，根据本发明，发送装置将系统比特和奇偶比特放在不同的符号中，同时接收装置分离出系统比特和奇偶比特。这使得对不同重新发送单元间的系统比特应用符号合并，并且对不同重新发送单元间的奇偶比特应用似然合并成为可能。因此，本发明可以改善接收质量和纠错性能，从而减少直到正确接收信号为止所执行的重新发送次数，并且减小传输延迟。

而且，通过将由重新发送的系统比特和奇偶比特组成的第一比特串和由奇偶比特组成的第二比特串分配给不同的符号，发送装置可以与执行CC类型ARQ的接收装置、执行IR类型ARQ的接收装置或者执行CC类型ARQ和IR类型ARQ两者的接收装置进行通信。这将不需要安装特定于它们各自接收装置的不同发送装置，并且允许大幅度的成本缩减。

而且，本发明将系统比特作为符号保存在缓冲器中，这允许接收装置减小系统比特所需的缓冲器尺寸。

而且，在符号合并之后计算系统比特的软判定值使得实现比在计算系统比特的软判定值之后再对它们进行合并时更高的接收性能成为可能。

工业应用性

本发明可以理想地应用于通过发出自动重复请求来执行数据传输中的差错控制的通信系统、发送装置和接收装置。

本发明基于提交日期为2000年12月27日的日本专利申请号2000-398398，其全部内容特此加入以作参考。

Claims (13)

1.一种发送装置，包括：

编码部分，使用组织码对信息比特进行编码，以生成系统比特和奇偶比特；

生成部分，将与前面重新发送单元的系统比特相同的系统比特和与前面重新发送单元的奇偶比特不同的奇偶比特放在相互不同的符号中，以生成分组(packet)；以及

发送部分，对所述分组进行发送。

2.如权利要求1所述的发送装置，其中，生成部分将系统比特和奇偶比特分配给相互不同的扩频码。

3.如权利要求1所述的发送装置，其中，生成部分在分组中提供具有预定比特数目的比特段，并且将系统比特和奇偶比特分配给相互不同的比特段。

4.如权利要求3所述的发送装置，其中，生成部分使包含在比特段中的比特数和放在单位符号中的比特数相同。

5.一种发送装置，包括：

编码部分，使用组织码对信息比特进行编码，以生成系统比特和奇偶比特；

生成部分，将第1比特串和第2比特串放在相互不同的符号中，以生成分组，第1比特串由与前面重新发送单元的系统比特相同的系统比特和与前面重新发送单元的第1奇偶比特相同的第1奇偶比特组成，并且第2比特串由与前面重新发送单元的第2奇偶比特不同的第2奇偶比特组成；以及

发送部分，对所述分组进行发送。

6.一种接收装置，包括：

接收部分，从通信的另一端接收分组，在该分组中，不同重新发送单元间的共同系统比特和不同重新发送单元间的不同奇偶比特放在相互不同的符号中；

分离部分，从由所述接收部分接收的分组中分离提供有系统比特的符号和提供有奇偶比特的符号；

合并部分，对由所述分离部分分离的此次重新发送单元中的系统比特和在前面重新发送单元中获得的系统比特进行符号合并；以及

纠错解码部分，对由所述分离部分分离的奇偶比特和在前面重新发送单元中获得的奇偶比特进行似然合并，并且使用经过似然合并的奇偶比特作为校验比特，对经过符号合并的系统比特执行纠错解码。

7.如权利要求6所述的接收装置，其中，接收部分从通信另一端接收系统比特和奇偶比特分配给相互不同扩频码的分组，并且分离部分通过对接收分组应用解扩处理，分离出提供有系统比特的符号和提供有奇偶比特的符号。

8.如权利要求6所述的接收装置，其中，接收部分从通信另一端接收系统比特和奇偶比特分配给相互不同比特段的分组，并且分离部分将接收分组分离为所述比特段。

9.一种接收装置，包括：

接收部分，从通信的另一端接收第1比特串和第2比特串放在相互不同符号中的分组，第1比特串由不同重新发送单元间的共同系统比特和第1奇偶比特组成，并且第2比特串由不同重新发送单元间的不同第2奇偶比特组成；

分离部分，从由所述接收部分接收的分组中分离提供有所述第1比特串的符号和提供有所述第2比特串的符号；

合并部分，对由所述分离部分分离的提供有此次重新发送单元中的第1比特串的符号和在前面重新发送单元中获得的提供有第1比特串的符号进行符号合并；以及

纠错解码部分，对由所述分离部分分离的第2奇偶比特和在前面重新发送单元中获得的第2奇偶比特进行似然合并，并且使用经过似然合并的第2奇偶比特和包含在经过符号合并的第1比特串中的第1奇偶比特作为校验比特，对包含在经过符号合并的第1比特串中的系统比特执行纠错解码。

10.一种通信系统，包括：

发送装置，发送第1比特串和第2比特串放在相互不同符号中的分组，第1比特串由不同重新发送单元间的共同系统比特和第1奇偶比特组成，并且第2比特串由不同重新发送单元间的不同第2奇偶比特组成；

共享接收装置，接收所述分组，并且使用经过不同重新发送单元间似然合并的所述第2奇偶比特和所述第1奇偶比特作为校验比特，对经过不同重新发送单元间符号合并的所述系统比特执行纠错解码；以及

CC接收装置，接收所述分组，并且使用所述第1奇偶比特作为校验比特，对经过不同重新发送单元间符号合并的所述系统比特执行纠错解码。

11.一种发送方法，包括：

编码步骤，使用组织码对信息比特进行编码，以生成系统比特和奇偶比特；

生成步骤，将与前面重新发送单元的系统比特相同的系统比特和与前面重新发送单元的奇偶比特不同的奇偶比特放在相互不同的符号中，以生成分组；以及

发送步骤，对所述分组进行发送。

12.一种接收方法，包括：

接收步骤，从通信的另一端接收分组，在该分组中，不同重新发送单元间的共同系统比特和不同重新发送单元间的不同奇偶比特放在相互不同符号中；

分离步骤，从在所述接收步骤接收的分组中分离提供有系统比特的符号和提供有奇偶比特的符号；

合并步骤，对在所述分离步骤分离的此次重新发送单元中的系统比特和在前面重新发送单元中获得的系统比特进行符号合并；以及

纠错解码步骤，对在所述分离步骤分离的奇偶比特和在前面重新发送单元中获得的奇偶比特进行似然合并，并且使用经过似然合并的奇偶比特作为校验比特，对经过符号合并的系统比特执行纠错解码。

13.一种通信方法，包括：

发送步骤，发送第1比特串和第2比特串放在相互不同符号中的分组，第1比特串由不同重新发送单元间的共同系统比特和第1奇偶比特组成，并且第2比特串由不同重新发送单元间的不同第2奇偶比特组成；

纠错解码步骤，接收所述分组，并且使用通过不同重新发送单元间的似然合并而产生的所述第2奇偶比特和所述第1奇偶比特作为校验比特，对经过不同重新发送单元间的符号合并而产生的所述系统比特执行纠错解码；以及

纠错解码步骤，接收所述分组，并且使用所述第1奇偶比特作为校验比特对通过在不同重新发送单元间执行符号合并而产生的所述系统比特执行纠错解码。

Images