CN1420548A - 半导体集成电路器件的制造方法 - Google Patents

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Abstract

在同一衬底上形成具有相互不同厚度栅绝缘膜的MISFETS的过程中，在半导体衬底和栅绝缘层之间界面上有害的自然氧化膜的形成被抑制。组成内部电路的MISFET(Qn1和QP1)的栅绝缘层包含一氮氧化硅膜。组成I/O电路的MISFET(Qn2和QP2)的另一种栅绝缘层包含由一层氮氧化硅和一高介电性膜组成的叠层膜。在衬底上形成这样二类栅绝缘层的过程是在一多腔室系统的处理装置中连续进行的。相应地，该衬底将不暴露在空气之中。因而有可能抑制在衬底和栅绝缘层之间界面上有害外来物质的进入和自然氧化膜的形成。

Description

半导体集成电路器件的制造方法
技术领域
本发明涉及制造半导体集成电路器件的一种方法。更具体地讲，涉及可有效地应用于这样一种半导体集成电路器件的工艺，这种器件中有两种或更多种MISFETS(金属绝缘体半导体场效应晶体管)，它们在同一半导体衬底上形成具有不同厚度的栅绝缘膜。
背景技术
为了得到半导体集成电路器件更高的集成度和更低的功率消耗，半导体器件的操作电压已一代又一代地降低。在此情况下，MISFET的尺寸也要根据比例定律(Scaling law)减小以保持和改进器件的性能，因而栅绝缘膜的厚度也正在被减小。然而，例如，对CMOS逻辑LSI等，在内部电路和输入/输出电路之间操作电压是不同的。由于该原因，要求MISFET具有相对较厚的栅绝缘膜。
对于这样的原因，对于一种近期的半导体器件，已经力图引入在同一衬底上形成具有不同厚度栅绝缘层多种类型MISFETS的方法。例如在日本未经审查申请公开No.2000-188338公布了在半导体衬底上分别在第一个区域形成用二氧化硅构成的栅绝缘层和在第二个区域形成用氮化硅或氧化钽构成的另一个栅绝缘层。
例如，栅长度不大于0.2μm的MISFET，如果用二氧化硅膜做栅绝缘层，那么要求有约3nm的小的厚度。然而，如果用二氧化硅膜做成栅绝缘层的厚度减小到约3nm时，流过栅绝缘层的直流隧道电流增加，以致从减小功率消耗的观点来看，产生了其电平不能忽略的栅漏电流。因而，用二氧化硅组成栅绝缘层的MISFET，在提高栅绝缘层电容以改进电流驱动能力方面就有了限制。
作为其对策可以想到的选择是通过用二氧化钽，二氧化铪等高介电性膜的方法来增加栅绝缘层的物理膜厚度，这些材料比氮化硅有更大的相对介电常数。
因而，对于在同一衬底上形成具有不同厚度栅绝缘膜MISFETS的半导体器件，要求引入一种能以高介电性膜形成一部分栅绝缘膜而以二氧化硅膜形成另一部分栅绝缘膜的方法。
然而，用以前的半导体器件制造方法，在半导体衬底已经暴露和形成用氮化硅或氧化钽制造的栅绝缘层之间的那段时间内，半导体衬底表面是暴露在空气中的。相应地，像包含在空气中的碳(C)这样的杂质(外来物质)被沉积在半导体衬底表面，这造成淀积在衬底表面上栅绝缘层承受电压下降的不良结果。
另外，由于半导体衬底表面暴露在空气中，在半导体衬底表面上会形成一层自然氧化层。即使在其上淀积一层高介电性膜以形成栅绝缘层，栅绝缘层电容也减小了。因而去实现具有高电流驱动能力的高性能MISFET就变得困难。
发明内容
本发明的一个目的是，在制造其栅绝缘层包含半导体衬底上一高介电性膜的MISFET的过程中，提供一种工艺以抑制在半导体衬底和栅绝缘层之间界面上有害自然氧化层的形成。
本发明的另一个目的是，在制造其栅绝缘层包含半导体衬底上一高介电性膜的MISFET的过程中，提供一种工艺以改进该栅绝缘层的承受电压。
本发明的上述和其他目的及其新颖的特点从本说明书以下的叙述以及附图将是显而易见的。
在本应用公布的发明的各个方面中典型方面的一般轮廓将在下面简要叙述。
本发明把一种高介电性膜用在栅绝缘层来制造半导体集成电路器件的一种方法，包括：除去在半导体衬底表面上二氧化硅膜的步骤；清洁半导体衬底表面的步骤；在半导体衬底表面淀积一高介电性膜的步骤。在这方法中，在半导体衬底表面已经被清洁和淀积高介电性膜之间这段时间内，半导体衬底保持在一种惰性气氛之中。因而就可能防止栅绝缘层承受电压的下降，并可能通过防止栅绝缘层电容的下降来改进电流驱动能力。
本发明半导体集成电路器件一种制造方法，包括这些步骤：(a)准备一片硅衬底，它在主表面上有一个第一区域和一个第二区域；(b)除去硅衬底上一膜，包括在主表面上形成的自然氧化层，从而在硅衬底主表面上暴露出一层硅；(c)在步骤(b)以后，在硅层上形成第一层绝缘膜，它比氮化硅膜有较小的相对介电常数；(d)选择性地把第二区域中的第一绝缘膜除去，留下在第一区中的第一绝缘膜，从而把在第二区中的硅层暴露出来；(e)在步骤(d)以后，在第一区的第一绝缘层上和在第二区的硅层上形成一第二绝缘层，它比氮化硅膜有较大的相对介电常数；(f)在第二绝缘层上形成第一层导电层；以及(g)在第一导电层上形成图形，从而形成第一类MISFET的栅电极，该MISFET包含在第一区域中第二绝缘层上的第一导电层和形成第二类MISFET的栅电极，该MISFET包含第二区域中第二绝缘层上的第一导电层，其中至少(b)到(e)的各个步骤是连续进行而没有把硅衬底暴露在空气中。
附图说明
图1是一半导体衬底主要部分的一张截面图，以显示制造作为本发明一个实施方案的一种MISFET的方法；
图2是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图3是用来制造作为本发明一个实施方案的一种MISFET的处理装置示意图；
图4是给出在图3中处理装置的腐蚀腔室的示意图；
图5是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图6是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图7是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图8是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图9是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图10是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图11是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图12是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图13是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图14是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图15是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图16是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图17是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图18是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图19是该半导体衬底主要部分的一张截面图，以显示制造作为本发明该个实施方案的该种MISFET的方法；
图20是一半导体衬底主要部分的一张截面图，以显示制造作为本发明另一个实施方案的一种MISFET的方法；
图21是该半导体衬底主要部分的一张截面图，以显示制造作为本发明另一个实施方案的该种MISFET的方法；
图22是该半导体衬底主要部分的一张截面图，以显示制造作为本发明另一个实施方案的该种MISFET的方法；
图23是该半导体衬底主要部分的一张截面图，以显示制造作为本发明另一个实施方案的该种MISFET的方法；
图24是该半导体衬底主要部分的一张截面图，以显示制造作为本发明另一个实施方案的该种MISFET的方法；
图25是该半导体衬底主要部分的一张截面图，以显示制造作为本发明另一个实施方案的该种MISFET的方法；
图26是该半导体衬底主要部分的一张截面图，以显示制造作为本发明另一个实施方案的该种MISFET的方法；
图27是该半导体衬底主要部分的一张截面图，以显示制造作为本发明另一个实施方案的该种MISFET的方法；
图28是该半导体衬底主要部分的一张截面图，以显示制造作为本发明另一个实施方案的该种MISFET的方法；
图29是该半导体衬底主要部分的一张截面图，以显示制造作为本发明另一个实施方案的该种MISFET的方法；
具体实施方式
下面，将用实施方案，参考附图对本发明作具体的描述。顺便指出，在描述这些实施方案的图中，在相同功能的元素是用相同的参考数字和符号来表示，对它不作重复的描述。另外，在下面的两个实施方案中，除非必要，对相同或相似部分的解释，原则上将不再重复。
(实施方案1)
对于本实施方案的CMOS-LSI，从减小电路功率消耗的观点，组成内部电路的MISFET被使用在低电压。为此目的，组成内部电路的MISFET的栅绝缘层含有一层薄的绝缘层。另一方面，对于输入/输出(I/O)电路的另一种MISFET，要加上高的外部电压，栅承受电压要求确保，因而栅绝缘层要用厚绝缘层来形成。
下面将参考图1到19，一步一步地叙述本实施方案的CMOS＝LSI的制造方法。顺便指出，显示制造该CMOS-LSI方法的每一张半导体衬底的截面图(图1、2及5-19)中，左侧区域和右侧区域分别表示内部电路区域和I/O区域。
首先，如图1所示，在由例如电阻率约为1到10Ωcm P型单晶硅组成的半导体衬底(下面称为衬底)1上形成一单元隔离槽2。单元隔离槽2用下面方法形成。在单元隔离区内的衬底1被腐蚀以形成一条槽。接着用CVD方法在包括槽内部的衬1上淀积一层二氧化硅膜3，之后用化学机械抛光方法除去在槽以外的二氧化硅膜3。
接着，如图2所示，衬底1被热氧化以在衬底表面上形成一层薄的二氧化硅层7，其厚度不超过10nm。之后，通过二氧化硅膜7硼被离子注入到衬底1的一部分区域，而磷被离子注入到其另一部区域。接着，衬底1被热处理以使杂质(硼和磷)扩散到衬底1的内部。这样在n-沟道型MISFET的形成区域内形成P-型井4，而在P-沟道型MISFET的形成区域内形成n-型井5。另外，在这一步骤中，硼被离子注入到P-型井4(沟道形成区域)的表面，而磷被离子注入到n-型井5(沟道形成区域)的表面，以控制MISFET的阈值电压。
随后，把衬底1送进如图3所示的处理装置100。处理装置100是由一多腔室系统构成，包括由一个腐蚀腔室101，一个氧化处理腔室102，一个氮化处理腔室103，一个曝光处理腔室104，和一个膜-形成处理腔室105和一个上载器106和一个下载器107组成的多个处理腔室。在处理装置100的中央部分，装置了一个包括一个机械手108的传送系统以把晶片形式的衬底1送进(送出)前面所述相应的处理腔室。在传送系统内充以像氮或稀有气体这样的惰性气体。这就使要被传送进(或传送出)每一个腔室的衬底1不会和空气接触。
首先把送进处理装置100的晶片衬底1放进上载器106。之后在上载器106中进行气体更换，接着把衬底1通过传送系统送进腐蚀腔室101。
如图4所示，腐蚀腔室101由腔室202，它包含一个平台201以在其上放置衬底1，一个装在腔室202外面的等离子体产生单元203。这样，在衬底1安置进腔室202以后，含氟气体或含氟气体和氢的混合气体被送入等离子体产生单元203。该气体设由微波等形成的等离子体分解，从而形成氟基，或氟基和氢基。这样，如图5所示，在衬底1表面上表成的氧化硅膜7就被分解并除去。
在有独立于腔室202的等离子体形成单元203这样的腐蚀腔室101中，以这种方式分解和除去二氧化硅膜，衬底1的表面变得比较不容易形成等离子体损伤。因而，就可能去抑制由于晶体温表缺陷或其他等引起的单元特性的起伏。顺便指出，也可以用氟化氢或其他等对二氧化硅膜7进行湿性腐蚀以除去该层。然而，当采用湿性过程时，在除去二氧化硅膜7以后，必须进行对衬底1的纯水清洗和干燥的步骤。因而，与前面所采用的干性过程相比较，在从除去二氧化硅膜7到以后步骤的过渡时，更难实施多腔室配置。
接着把已经除去二氧化硅膜7的衬底1从腐蚀腔室101取出并送进氧化处理腔室102。之后，在氧化腔室102中对衬底1的表面进行湿性氧化以在衬底1(P型井4，n型井5)表面上形成一层厚度约1到4nm的二氧化硅膜6，如图6所示。所得到的二氧化硅膜6用来作为组成I/O电路MISFET栅绝缘层的一部分。
以这种方式，完成了从衬底1表面的清洁到二氧化硅膜(栅绝缘膜)6的形成的过程而没有把衬底1暴露在空气中，这样就可能减小在除去二氧化硅膜7以后在衬底1的表面上形成有害自然氧化层的厚度。其结果是有可能得到薄的并具有高质量的二氧化硅膜(栅绝缘膜)。
接着，在其上形成二氧化硅膜6的衬底1从氧化处理腔室102取出并送至氮化处理腔室103。衬底1的表面接着在其中氮化。其结果是，如图7所示，二氧化硅膜6被氮化以形成氮氧化硅膜8。二氧化硅膜的氮化处理是用，例如，把氨(NH3)气通入氮化处理腔室，再用灯退火把衬底快速加热到约900℃，来完成的。也可以用氮作为源气体以等离子体处理来进行氮化处理。在此情况下，由于用腐蚀腔室101，其中安置衬底1的腔室202与产生等离子体的等离子体产生单元203是分开的，就可能减小由于等离子体产生的对衬底1的损伤。
前面所述的氮化处理不是一个必要的步骤。然而，通过把二氧化硅膜6转变为氮氧化硅膜8，在后继步骤中将以高介电性膜淀积在氮氧化硅膜8的顶部的那个界面，有益地变得更不容易氧化。
接着，把在其上已形成氮氧化硅膜的衬底1从氮化处理腔室103取出，并送进曝光处理腔室104。接着，如图8所示，衬底1的一部分表面(I/O电路区域)被覆盖以光致抗蚀剂膜40。虽然在图中没有画出，在曝光处理腔室104中，安置了抗蚀剂涂敷装置，以把光致抗蚀剂膜40自旋-涂敷在衬底1的表面，一个曝光装置，以把指定的图形转移到涂在衬底1表面光致抗蚀剂膜上，一个后继处理装置以在曝光处理完成以后对光致抗蚀剂膜40进行后继处理，一个灰化装置，以除去在衬底1表面上的光致抗蚀剂膜40。
接着，把其上已经形成光致抗蚀剂膜40的衬底1从曝光处理腔室104取出，并送进腐蚀腔室101。如图9所示，在没有覆盖光致抗蚀剂膜40的区域(内部电路区域)中的氮氧化硅膜就被除去。
之后，把衬底1从腐蚀腔室101送到曝光处理腔室104，并用灰化处理来除去光致抗蚀剂膜40。接着，把该衬底1送进膜-形成处理腔室105。之后，如图10所示，相当于约2nm到5nm二氧化硅厚度的高介电性膜9被淀积在衬底1上。所得到的高介电性膜9作为组成内部电路MISFET的栅绝缘膜，同时作为组成I/O电路MISFET的另一种栅绝缘膜的一部分。
这里，高介电性膜9是由比氮化硅有更大相对介电常数的材料形成的膜。更具体地讲，它是由相对介电常数不小于8.0的材料形成的膜。有这样高相对介电常数材料的例子可以包括二氧化钛(TiO2)、二氧化铪(HfO2)、氧化铝(Al2O3)、二氧化锆(ZrO2)、二氧化钌(RuO2)。另外，也可以用具有钙钛矿型或复合钙钛矿型晶体结构的高介电材料或铁电材料。如PZT，PLT，PLZT，PbTiO3，SrTiO3，BaTiO3，BST，SBT或Ta2O5。对于高介电性膜9的形成，可以用CVD方法，溅射方法，或者ALD(原子层淀积)方法。然而，当高介电性层是二氧化钛膜时，淀积是用CVD方法来完成(淀积温度约400℃)，以4-异丙氧基钛(Ti(iso-OC3H7)4)和氧作为源气体。
一般讲来，用前面所述的氧化金属组成的高(铁)介电性膜，在才淀积之后的膜中有象氧空位这样的晶体缺陷。由于这个原因，如果就把它用作栅绝缘膜，栅承受电压可能减小，或者漏电流可能增加。因而当有这种可能性，要进行热处理以改性电介质膜9并使它晶化。该热处理如下方式进行。首先，把衬底1送入氧化处理腔室102，使衬底1在含有氧的高温气氛下进行热处理。接着，把衬底1送进氮化处理腔室103，使衬底1在含氮的高温气氛下进行热处理。在这一步骤，为了减小在高介电性层9和下面的衬底1(或氮氧化硅膜8)之间界面上有害氧化物形成的可能性，在氧化处理腔室102中降至尽可能低的温度下进行热处理是可取的。
经过到此为止的各个步骤，包含高介电性膜9的薄栅绝缘层已在内部电路区域内的衬底1表面上形成。而包含由氮氧化硅膜8和高介电性膜组成的层叠膜的厚栅绝缘膜9b已在I/O区域内的衬底1表面上形成。
因而，在这个实施方案中，当在衬底1上面形成厚度不同的两种类型的栅绝缘膜9a和9b时，用了上述的处理装置100，进行了连续处理而没有把衬底暴露于空气。因而就可能去形成高质量的栅绝缘层9a和9b，其中自然氧化膜分量的比例和淀积的外来物质的量是非常小的。
接着，如图11所示，在P-型井4的顶部形成一层n-型多晶硅膜10n，而在n-型井5的顶部形成一层P-型多晶硅膜10p。这些多晶硅膜(10n和10p)是用作MISFET的栅电极材料的。
多晶硅膜(10n和10p)是以如下方式形成。在衬底1上，用CVD方法淀积一层非-掺杂多晶硅膜。之后，采用离子注入的方法，以光致抗蚀剂作为掩膜。把磷掺杂进在P-型井4顶部的多晶硅膜，并把硼掺杂进在n-型井顶部的多晶硅膜。
对于前面所述的非-掺杂多晶硅膜的淀积，可以用处理装置100的膜-形成处理腔室105。也可以用单独的CVD装置。当淀积是在膜-形成处理腔室105中进行时，衬底1在形成栅绝缘层9a和9b和淀积非-掺杂多晶硅这两个步骤之间不会暴露在空气之中。因而就可能抑制在栅绝缘层9a和9b表面形成不希望有的自然氧化层和外来物质在其上淀积这两个缺陷。
顺便指出，当然，栅电极材料也可以不用前面所述的多晶硅膜(10n和10p)而用其他导电膜构成，例如含有百分之几到百分之几十Ge(锗)的硅膜，多晶硅膜和难熔金属硅化物膜构成的叠层膜(polycide膜)，或多晶硅膜和难熔金属膜构成的叠层膜(polymetal膜)。
下面将简要叙述在多晶硅膜(10n和10p)淀积以后的各个步骤。
首先，如图12所示，对n-型多晶硅膜10n和P-型多晶硅膜进行干性腐蚀，以光致抗蚀剂膜41作为掩膜。其结果是，在P-型井4顶部形成由n-型多晶膜10n组成的栅电极11n，而在n-型井5顶部形成由P-型多晶膜10p组成的栅电极11p。
接着，把光致抗蚀剂膜41除去。之后，如图13所示，把磷或砷离子注入到P-型井4在栅电极11n两侧的区域以形成n--型半导体区域12，每一区域都具有低的杂质浓度。另外把硼离子注入到n-型井5在栅电极11p两侧的区域以形成P--型半导体区域13，每一区域都具有低的杂质浓度。形成n--型半导体区域12以使n-沟道型MISFET成为-LDD(轻掺杂漏)结构。同样，形成P--型半导体区域13以使P-沟道型MISFET成为这种LDD结构。
接着，如图14所示，在栅电极11n和11p侧壁上形成侧壁衬套14。侧壁衬套14以如下方式形成的。用CVD方法在衬底1上淀积一层氮化硅膜。之后，得到的氮化硅膜被各向异性地腐蚀以使在栅电极11n和11p的侧壁上部分地被保留下来。
接着，把磷或砷离子注入到P-型井4在栅电极11n两侧的区域，而把硼离子注入到n-型井5在栅电极11p两侧的区域。接着对衬底1进行热处理以扩散其中杂质。其结果是在P型井4中形成了具有高杂质浓度的两个n+-型半导体区域(源与漏)16。而在n-型井5中形成了具有高杂质浓度的两个P+-型半导体区域(源和漏)17。
接着，如图15所示，分别在n+-型半导体区域(源和漏)16和在P+-型半导体区域(源和漏)17顶部形成的栅绝缘膜9a和9b用腐蚀除去。之后，用溅射方法在衬底1上淀积一层钴(Co)膜18a。也可以用一层Ti(钛)膜淀积在衬底1上以代替钴膜18a。
之后，通过对衬底1进行热处理，该钴膜18a就可以和硅衬底1，和栅电极11n和11p反应。接着，没有反应的钴膜18a用湿性腐蚀除去，其结果是，如图16所示，在n+型半导体区域(源和漏)16，P+型半导体区域(源和漏)17，和栅电极11n和11p的相应表面上形成硅化钴膜18。通过在栅电极11n和11p的表面上形成硅化钴层18，栅电极11n和11p变成由多晶硅膜(10n或10p)和硅化钴膜18组成的叠层膜(polycide膜)。
通过到此为止的各个步骤，组成内部电路的n-沟道型MISFET(Qn1)和P-沟道型MISFET(Qp1)，和组成I/O电路的n-沟道型MISFET(Qn2)和P-沟道型MISFET(Qp2)已分别完成。
接着，如图17所示，如CVD方法在衬底1上面淀积一层氮化硅膜19。之后，用CVD方法在氮化硅膜19的顶部淀积一层二氧化硅膜20。接着，如图18所示，把在二氧化硅膜20顶部形成的一层光致抗蚀剂42作为掩膜，对二氧化硅膜20和其下的氮化硅膜19进行干性腐蚀。其结果是，在n+-型半导体区域(源和漏)16的顶部和在P+-型半导体区域(源和漏)17的顶部分别形成接触孔21。
之后，把光致抗蚀剂膜42除去。接着，如图19所示，用CVD方法或溅射方法在二氧化硅膜20上，包括接触孔21的内部，淀积一层钨(W)膜。之后，用光致抗蚀膜作为掩膜对钨膜进行干性腐蚀，从而在二氧化硅膜20上形成钨丝22到28。
之后，在钨引线22到28顶部，通过层间绝缘膜形成多层引线，但图中没有画出。
这样，按照本实施方案，就可能去防止像在空气中的碳(C)这样的杂质(外来物质)混入在衬底1和栅绝缘层9a和9b之间的界面。另外，也可能去抑制有害的自然氧化层在其上形成。其结果是可能在抑制组成内部电路MISFETS(Qn1和Qp1)的隧道漏电流和得到其高的驱动能力之间确保兼容。另外，通过用氮氧化硅膜8和高介电性膜9组成的叠层来形成组成I/O电路MISFETS(Qn2和Qp2)的栅绝缘层9b，就有可能保证在高电压操作下的可靠性。
(实施方案2)
本实施方案表示把本发明应用到替代栅型MISFET(replacementgate type MISFET)的情况。其制造步骤将参考图20到29加以叙述。
首先，如图20所示，在由P型单晶硅组成的衬底1中形成一单元隔离槽2。接着，用热氧化方法或CVD方法在衬底1的表面淀积一层二氧化硅膜50。
接着，如图21所示，例如，用CVD方法淀积在衬底1上的非-掺杂多晶硅膜被刻蚀成图形以在将形成栅电极的区域内形成一虚栅(dummy gate)51。
接着，如图22所示，用磷离子注入方法在衬底1的虚栅51两侧区域内形成低杂质浓度的n--型半导体区域52。之后，在虚栅51的侧壁上形成由二氧化硅组成的侧壁衬套53。之后，用磷的离子注入的方法在衬底虚栅51两侧区域形成具有高杂质浓度的n+-型半导体区域(源和漏)54。
接着，如图23所示，用CVD方法在衬底1上顺序淀积一层氮化硅膜55和一层二氧化硅膜56。接着，如图24所示，用化学机械抛光的方法把一部分二氧化硅膜56和下面的一部分氮化硅膜55除去。其结果是虚栅51的顶面被暴露出来。之后，如图25所示，用腐蚀的方法除去虚栅51。
接着，把这样得到的衬底1送入前面图3所示处理装置100的腐蚀腔室101。如图26所示，把除去了虚栅51而暴露出来区域内的二氧化硅膜50腐蚀掉，以使衬底1的表面被暴露出来。
之后，把这样得到的衬底1送进处理装置100的膜一形成处理腔室105。如图27所示，在由于除去二氧化硅膜50而暴露出来的衬底1表面上和在二氧化硅膜56上淀积一层高介电性膜57。之后，如图28所示，在高介电性膜57的顶部淀积一层W膜58。
接着，这样得到的衬底1从处理装置100中送出。用化学机械抛光的方法把二氧化硅膜56顶部的W膜和高介电性膜57除去。其结果是，形成了由W膜58组成的栅电极59，以及在栅电极59的侧壁和底部形成了由高介电性膜57组成的栅绝缘层。通过到此为止的各个步骤，n-沟道型MISFET Qn3已在衬底1上形成。
这样，从除去二氧化硅膜50到淀积W膜58的各个步骤，都在处理装置100中连续进行。这样的结果是，有可能抑制在衬底1和栅绝缘层60界面上形成有害自然氧化层和在其上淀积外来物质这样两个缺陷。
到此为止，已经用两个实施方案具体地描述了本发明者已经完成的本发明，但这些实施方案不应当作为对本发明范围的限制。不言自明的是，可以作各种改变和修正而没有越出本发明的范围。
在前面两个实施方案中，是对这样的情况作了描述，其中，组成内部电路的MISFET的每一个栅绝缘层由高介电性膜形成，而组成I/O电路的MISFET的每一个栅绝缘层由一个二氧化硅膜(或一个氮氧化硅膜)和一个高介电性膜组成的叠层膜形成。然而，本发明并不限于此。它也能广泛地适用于这样的制造过程，其中一部分MIEFET的每一个栅绝缘层用高介电性膜来形成，而另一部分MIEFET的每一个栅绝缘层用一个二氧化硅膜(或一个氮氧化硅膜)和一高介电性膜的叠层膜来形成。
另外，本发明也能适用于这样的情况，其中用整个充满惰性气氛的清洁房间来代替前面实施方案中的处理装置100。在此情况下，传送系统和上载/下载单元被惰性气氛充满。
按照在本申请中公布的本发明的典型方面，可得到的效果简述如下。
在这样的制造过程中，其中一部分栅绝缘膜用高介电性膜形成，而其另一部分用二氧化硅膜形成，有可能抑制在半导体衬底和栅绝缘膜之间的界面中进入有害外来物质，以及抑制有害自然氧化物膜在其上形成。因而就可能保证MISFET在抑制隧道漏电流和得到好的驱动能力两个方面兼得。

Claims (20)

1.一种制造半导体集成电路器件的方法，包括如下步骤：
(a)准备在主表面上有一个第一区域和一个第二区域的硅衬底；
(b)除去包括在硅衬底的该主表面上形成的自然氧化膜的膜，从而把硅衬底主表面上的硅层暴露出来；
(c)在步骤(b)之后，在硅层上形成第一绝缘膜，它有比氮化硅膜有较小的相对介电常数；
(d)选择性地除去在第二区域中的第一绝缘膜，而留下第一区域中的第一绝缘膜，从而在第二区域中把硅层暴露出来；
(e)在步骤(d)以后，在第一区域中第一绝缘膜上和在第二区域中硅层上形成第二绝缘膜，它有比氮化硅膜较高的相对介电常数；
(f)在第二绝缘膜上形成第一导电层；以及
(g)使第一导电层上形成图形，从而形成包含在第一区域内第二绝缘膜上第一导电层的第一MISFET的栅电极，以及形成包含在第二区域内第二绝缘膜上第一导电层的第二MISFET的栅电极，
其中至少从(b)到(e)的各步骤是连续进行而没有把硅衬底暴露在空气中。
2.按照权利要求1的制造半导体集成电路器件的方法，其中在步骤(b)中除去包括自然氧化膜在内的该膜的方法是用等离子体进行干性腐蚀。
3.按照权利要求1的制造半导体集成电路器件的方法，其中第一绝缘膜是含二氧化硅作为主要成分的绝缘膜。
4.按照权利要求1的制造半导体集成电路器件的方法，在步骤(c)和步骤(d)之间，进一步包含在含有氮的气氛下热处理硅衬底的第一热处理步骤，
其中至少从(b)到(e)的各步骤是连续进行而没有把硅衬底暴露在空气中。
5.按照权利要求4的制造半导体集成电路器件的方法，其中第一绝缘膜是含二氧化硅作为其主要成分的绝缘膜。
6.按照权利要求1的制造半导体集成电路器件的方法，其中第二绝缘膜的相对介电常数不小于8.0。
7.按照权利要求1的制造半导体集成电路器件的方法，其中至少从(b)到(e)的各步骤是在包括一多腔室系统的同一装置中连续进行的。
8.按照权利要求1的制造半导体集成电路器件的方法，其中从(b)到(f)的各步骤是连续进行而没有把硅衬底暴露在空气中。
9.按照权利要求1的制造半导体集成电路器件的方法，进一步包含在步骤(e)和步骤(f)之间热处理硅衬底的第二热处理步骤，
其中至少在步骤(b)到第二热处理步骤是连续进行而没有把硅衬底暴露在空气中。
10.一种制造半导体集成电路器件的方法，包括下面步骤：
(a)准备硅衬底，它在一个主表面上有一个第一区域，一个第二区域，一个第三区域和一个第四区域；
(b)除去包括在硅衬底的该主表面上形成的自然氧化膜的膜，从而把硅衬底主表面上的硅层暴露出来；
(c)在步骤(b)之后，在硅层上形成第一绝缘膜，它比氮化硅膜有较小的相对介电常数；
(d)选择性地除去在第三和第四区域中的第一绝缘膜，而留下第一和第二区域中的第一绝缘膜，从而在第三和第四区域中把硅层暴露出来；
(e)在步骤(d)以后，在第一和第二区域中第一绝缘膜上和在第三和第四区域中硅层上形成第二绝缘膜，它有比氮化硅膜较高的相对介电常数；
(f)在第一和第三区域中第二绝缘膜上形成第一导电型的第一导电层，而在第二和第四区域中第二绝缘膜上形成具有第二导电型的第二导电层；以及
(g)使第一和第二导电层上形成图形，从而形成包含在第一区域中第二绝缘膜上具有第一导电型的第一导电层的第一MISFET的栅电极，形成包含在第二区域中第二绝缘膜上具有第二导电型的第二导电层的第二MISFET的栅电极，形成包含在第三区域中第二绝缘膜上具有第一导电型的第一导电层的第三MISFET的栅电极和形成包含在第四区域中第二绝缘膜上具有第二导电型的第二导电层的第四MISFET的栅电极，
其中至少从(b)到(e)的各步骤是连续进行而没有把硅衬底暴露在空气中。
11.按照权利要求10的制造半导体集成电路器件的方法，其中在步骤(b)中除去包括自然氧化膜在内的该膜的一种方法是用等离子体进行干性腐蚀。
12.按照权利要求10的制造半导体集成电路器件的方法，其中第一绝缘膜是含二氧化硅作为其主要成份的绝缘膜。
13.按照权利要求10的制造半导体集成电路器件的方法，在步骤(c)和步骤(d)之间，进一步包含在含有氮的气氛下热处理硅衬底的第一热处理步骤，而至少从(b)到(e)的各步骤是连续进行而没有把硅衬底暴露在空气中。
14.按照权利要求13的制造一种半导体集成电路器件的方法，其中第一绝缘膜是含氮氧化硅作为其主要成份的一种绝缘膜。
15.按照权利要求10的制造一种半导体集成电路器件的方法，其中第二绝缘膜的相对介电常数不少于8.0。
16.按照权利要求10的制造一种半导体集成电路器件的方法，其中至少(b)到(e)的各个步骤是在包括一多腔室系统的同一装置中连续进行的。
17.按照权利要求10的制造一种半导体集成电路器件的方法，其中至少(b)到(f)的各个步骤是连续进行而没有把硅衬底暴露在空气中。
18.按照权利要求10的制造一种半导体集成电路器件的方法，进一步包含在步骤(e)和步骤(f)之间热处理硅衬底的第二热处理步骤，其中至少在步骤(b)到第二热处理步骤是连续进行而没有把硅衬底暴露在空气中。
19.一种制造半导体集成电路器件的方法，包含下面的步骤：
(a)准备在主表面上有一个第一区域和一个第二区域的硅衬底；
(b)在硅衬底表面上形成第一绝缘膜，它比氮化硅膜有较小的相对介电常数；
(c)选择性地除去在第二区域中的第一绝缘膜，而留下第一区域中的第一绝缘膜，从而在第二区域中把硅衬底表面暴露出来；
(d)清洗在第二区域中硅衬底表面；
(e)在步骤(d)以后，在第一区域中第一绝缘膜上和在第二区域中硅衬底上形成一第二绝缘膜，它有比氮化硅膜较高的相对介电常数；
(f)在第二绝缘膜上形成第一导电层；以及
(g)在第一导电层上形成图形，从而形成包含在第一区域内第二绝缘膜上第一导电层的第一MISFET的栅电极，以及形成包含在第二区域内第二绝缘膜上第一导电层的第二MISFET的栅电极，
其中至少在完成步骤(d)和开始步骤(e)之间，硅衬底是置于惰性气氛之中。
20.一种制造半导体集成电路器件的方法，包含以下步骤：
(a)准备硅衬底，它具有在一个主表面上形成的包含二氧化硅膜的第一绝缘膜；
(b)在硅衬底表面除去第一绝缘膜；
(c)清洗硅衬底表面；
(d)在硅衬底上形成第二绝缘膜，它比氮化硅膜有较大的相对介电常数；
(e)在第二绝缘膜上形成第一导电层；以及
(f)在第一导电层上形成图形，从而形成包含第一导电层的第一MISFET的栅电极，
其中至少在完成步骤(c)和开始步骤(d)之间，硅衬底是置于惰性气氛之中。
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