CN1442795A - 在高速数据总线上并行传输数据的方法和设备 - Google Patents

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Abstract

本发明公开了一种允许多个数据处理模块在高速数据总线上并行传输数据的方法，用于还包括独立于所述数据总线的单独仲裁线的系统，该方法包括以下步骤：a)希望访问所述数据总线的给定数据处理模块在所述仲裁线上放置一唯一代码；b)所述给定数据处理模块监测所述仲裁线；c)当监测步骤指示没有其它的数据处理模块在仲裁线上放置了与所述给定数据处理模块的代码冲突的其唯一代码时，所述给定数据处理模块获得对所述数据总线的访问；d)当在步骤c)中没有检测到冲突时，所述给定数据处理模块将数据传送到所述数据总线上。

Description

在高速数据总线上并行传输数据的方法和设备
本申请与1996年6月27日提交的序号为No.08/669,775，题为″码分多址(CDMA)通信系统″的申请同时提交，在此引入该申请好象完全引述一样作为参考。
技术领域
本发明涉及用于在一个数据处理模块与多个数据处理模块之间传送数据的系统。特别是，本发明涉及在一条共用并行总线上在不同数字处理模块之间传送信息的高速数据通信系统。
背景技术
对于数字设备内的通信而言，例如在一个CPU(中央处理单元)、存储器、外围设备、I/O(输入/输出)设备，或其它数据处理器之间的通信中，经常采用通信总线。如图1所示，通信总线是一组用于数字字交换的共用电导线。这样，简化了装置间的通信，从而避免了单独互连。
一条通信总线通常包含一组用于确定哪个装置应发送或接收的数据线和地址线，和表明正在执行的命令类型的控制和选通线。控制和选通线从中央处理单元单向通信。通常，所有数据线是双向的。
写入指令期间由CPU确证数字线，读取期间由外围设备确证数据线。CPU和外围设备都针对数据线使用三态驱动器。
在计算机系统中，几个数据处理装置在一条共用数据总线上交换数据，由一个有效电压负载(pullup)实现高和低电压(表示二进制的1和0)的两种正常状态。然而，当几个处理模块在一条数据总线上交换数据时，必须增加第三种输出状态，即开路，以便位于总线上的另一个装置可驱动同一条线。
由于在给定时间只有一个装置将数据确定到总线上，使用三态或集电极开路驱动器以使连接到该总线的装置可阻塞其总线驱动器。每个总线系统具有一个用于确定哪个装置确证数据的定义协议。这样设计总线系统，以便一次最多只有一个装置使其驱动器开通，而所有其它装置被阻塞(第三状态)。一个装置通过识别其自身在控制线上的地址了解将数据确证到总线上。该装置查看控制线并当其在地址线上看到其特定地址和一个读取脉冲时确证数据。然而，必须有一些外部逻辑电路，以确保共用相同线路的三态装置不同时谈话或造成总线争用。
总线控制逻辑电路或″总线仲裁器″针对用来仲裁对总线的控制权的协议执行代码。总线主控器可以是CPU的一部分或独立的功能元件。更重要的是，可授权另一个装置对总线的控制权。更复杂的总线系统允许位于总线上的其它装置控制该总线。
数据处理系统具有执行多个存储单元中存储的编程指令的处理器。如图1所示，利用I/O装置将进和出系统的处理数据传送到与其它数字装置互连的总线上。总线协议，或信号交换规则描绘了允许在装置之间交换数据的预定的步骤顺序。
为在一条共用总线上移动数据，必须规定数据、接收器和传输时刻。因此，必须规定数据、地址和一条选通线。数据线与一个字中的比特数一样多，以便同时开通将要传送的整个字。由附加选通总线上的脉冲同步数据传送。地址线的数量确定可寻址装置的数量。
通信总线是同步或异步的。在同步总线中，与系统中的CPU或其它地方产生的选通信号同步地将数据确证到总线上或从总线检索。然而，发送该数据的装置不知道该数据是否被接收。在异步总线中，虽然通信装置之间的信号交换向发送装置确保该数据被接收，增加了硬件和信令的复杂性。
在大多数高速、集中计算的多信道数据处理应用中，必须非常快速地向或从另一个处理装置移动数字数据。经由总线在存储器和外围设备之间进行数据传送，不需要程序介入。这种方式也被称为直接存储器存取(DMA)，在DMA传送中，向CPU释放总线前，该装置经专用的总线请求线请求存取到总线，总线主控器仲裁如何移动数据(按字节、块或分组)。
如今普遍使用多种不同类型的总线通信系统和协议进行数据传送。如图2的表中所示，已设计了许多方法在处理装置之间操纵数据。除诸如小计算机系统接口(SCSI)和载波检测多路存取/冲突检测(CSMA/CD)(以太网)网络之类的标准化并行传输外，还存在具有高效SDLC/HDLC(同步/高电平数据链路控制)协议的数据通信总线。在欧洲专利申请EPS25860A2中已公开一种专用数据总线构造。然而，在专用的、高速应用中，希望简化的数据通信总线。
因此，存在着对简化数据处理系统构造的需求，以使驻留在数据总线上的各种处理器模块之间的数据和消息传送最佳。
提供一种并行分组的模块间仲裁高速控制数据总线系统，该数据总线系统允许微处理器模块之间在更复杂的数字处理环境中高速通信。该系统的特征在于以在12.5MHz工作的快速FIFO(先入先出)排队、TTL CMOS(互补型金属氧化硅)兼容电平时钟信号、单总线主控器仲裁、同步时钟、DMA、和对多处理器系统寻址的专用模块为特征的简化硬件构造。本发明包括一条带有驻留在每个处理模块上的共用总线主控器的并行数据总线，这些处理模块规定通信和数据传送协议。
高速的模块间通信总线(HSB)用于在各种微处理器模块之间通信。数据总线是同步的并且全部为双向。在总线上通信的每个处理模块具有所描述的总线控制构造。HSB包括八条用于数字数据交换的共用并行数据线，和两条用于仲裁和时钟信号的辅助线。不需要显式总线请求或授权信号。HSB也可构成为双重数据线同时保持一个单分量电平的半冗余系统。由带有起终端连接器作用的电阻负载的三态门驱动总线以使信号反射最小。
为在HSB上移动数据，每个处理模块必须指定数据、接收器、和数据何时有效的时刻。只允许一个被称为总线主控器的消息源在任何给定时间驱动总线。由于数据流动是双向的，总线仲裁方案建立一个协议规则，以防止当一个给定处理模块的微处理器正在执行指令时数据线上出现冲突。仲裁方法仅取决于对仲裁总线上出现的冲突的检测，并在每个数据处理模块上使用状态机以确定总线状态。另外，仲裁方法不采用菊花链方式，允许更大的系统灵活性。
位于每个处理模块上的状态机是一个给定处理模块中使用的微处理器和HSB之间的控制接口。该接口所需的电路由一个发送FIFO、接收FIFO、多向/双向信号缓冲器和在EPFD(可擦除可编程逻辑器件)中执行的状态机的软件代码构成。
发明内容
因此，本发明的一个目的是提供一种在数据处理装置之间进行高速数字数据交换的系统。
本发明的再一个目的是提供一种把已处理的进和出数字系统的数据从多个处理模块传送到互连所有数据处理硬件的总线上的简单方法。
本发明的再一个目的是提供一种改进的、简单的数据传送方法。
根据本发明的一个方面，提供了一种允许多个数据处理模块在高速数据总线上并行传输数据的方法，用于还包括独立于所述数据总线的单独仲裁线的系统，该方法包括以下步骤：
a)希望访问所述数据总线的给定数据处理模块在所述仲裁线上放置一唯一代码；
b)所述给定数据处理模块监测所述仲裁线；
c)当监测步骤指示没有其它的数据处理模块在仲裁线上放置了与所述给定数据处理模块的代码冲突的其唯一代码时，所述给定数据处理模块获得对所述数据总线的访问；
d)当在步骤c)中没有检测到冲突时，所述给定数据处理模块将数据传送到所述数据总线上。
根据本发明的另一个方面，还提供了允许多个数据处理模块中的任意一个在高速数据总线上以并行方式传送数据的设备，包括：
独立于所述数据总线的单独仲裁线；并且每个数据处理模块包含：
用于将一唯一代码放置到所述仲裁线上的装置，该唯一代码与其余所有数据处理模块的唯一代码都不同；
用于监测所述仲裁线的装置；和
当所述监测装置指示没有其它的数据处理模块在仲裁线上放置了与所述给定数据处理模块的代码冲突的其唯一代码时，用于将数据传送到所述数据总线的装置。
在阅读优选实施例的详细说明后，该系统和方法的其它目的和优点对本领域技术人员来说是显而易见。
附图说明
图1是一种典型的、现有技术的数据通信总线的方框图。
图2是现有技术的数据总线构造表。
图3是优选实施例的简化方框图。
图4是优选实施例的电路示意图。
图5是消息发送DMA的方框图。
图6是消息接收DMA的方框图。
图7是数字处理器系统的方框图。
图8是发送指令的总流程图。
图9是查询阶段的状态图。
图10是仲裁阶段的状态图。
图11是发送阶段的状态图。
图12是接收指令的总流程图。
图13是延迟阶段的状态图。
图14是接收阶段的状态图。
具体实施方式
参考附图描述优选实施例，其中相同标号始终表示相同元件。
图3以简化形式示出本发明的高速模块间总线(HSB)。该优选实施例包括一个总线控制器22，一个发送FIFO24，一个接收FIFO26，一个八比特并行数据总线28，和一个串行仲裁总线50。总线28的端部端接多个电阻分压器，以使信号反射最小。一条内部8比特地址和数据总线30把发送FIFO24和接收FIFO26以及总线控制器22耦合到CPU32和位于给定处理器模块34上的DMA控制器33。内部地址和数据总线30还允许CPU32和总线控制器22以及诸如支持数据处理模块34的应用所需的SRAM38、和DRAM40之类的各种存储元件之间的通信。
HSB20是分成分组的消息传送总线系统。各种处理器模块可经由本发明传递数据、控制和状态消息。
HSB20以最小的延迟为多个处理器模块34提供高速服务。除了存取数据总线28和排列每条消息的开销外，使模块之间的消息传送时间持续较短。利用适当的高时钟速率和一条并行数据总线28的构造实现这些要求。发送FIFO24和接收FIFO26用来简化处理模块34的CPU32和数据总线28之间的接口并使其加速。
参考图4，包括一个额定频率为12.5MHz并且工作循环约50％的TTL兼容CMOS电平信号的公用时钟信号(HSB CLK)42同步HSB20的所有部件和执行。时钟42的脉冲可在整个数字系统的任何部分中产生，并且其产生超出该公开的范围。
并行数据总线28(HSB DAT)的线路0-7提供与CMOS电平信号兼容的8个双向TTL。在任何一个时刻只允许一个消息源，即总线控制器或主控器22驱动总线28。总线仲裁方案确定多个处理模块中的哪一个可变成总线主控器以及何时实现该变化。
数据28和控制信号转移与时钟信号42边缘的关系对在接收模块可靠地恢复数据来说很重要。通过时钟信号42的负或后沿将数据从发送模块34时钟输出到数据总线28。然后，在寻址接收模块通过时钟信号42的正或前沿将该数据时钟引入。该特性提供足够的建立和保持时间约40ns而不违反八进制寄存器60的最小建立时间。
在数据总线28上可发送数据前，总线控制器22必须从仲裁总线50获得许可，以防止可能的数据冲突。消息源必须从可能的多个处理器模块34的存取请求获得仲裁。授权获胜者临时对总线的主权，以便发送单个消息。数据传送结束后，放弃对总线的主权，从而允许其它处理器模块34存取总线28。
通过本发明的串行仲裁方法，不需要显式总线请求和授权信号。除必需集中的优先权编码器和常用的授权机构外，该优选方法还省去了复杂的信令和信号线。仲裁方法不是菊花链方式，以便位于总线28上的任何处理器模块可腾空或占用，不需要对地址接线的改变。
在本发明中，集电极开路仲裁总线50允许多个处理模块竞争对数据总线28的控制。由于数字系统中的处理模块34事先不知道另一个处理模块是否已存取仲裁总线50，HSB系统内的模块可在HSB上同时驱动高和低电平逻辑信号，从而引起仲裁冲突。该冲突的产生不危害驱动电路元件。然而，该冲突提供了确定总线活动的方法。
仲裁总线50包括连接到一个稳定电压源的负载电阻，以便提供逻辑1电平。仲裁总线驱动器52将仲裁总线50接地以驱动逻辑0电平。这样仅当无其它处理模块34驱动逻辑0时得到逻辑1。如果任何处理模块34仲裁总线50的驱动器52确证逻辑0，仲裁总线50将为低电平。
正如熟悉本领域的技术人员已知的，由于其性能象一个大″或非″门，如果任何装置驱动高电平，这条线将为低电平(DeMorgan定理)，该连接被称为线″或″。一个现用的低电平接收机反转逻辑0电平，产生一个等效的″或″门。使用正真(positive-true)逻辑约定产生″线与″，使用负真逻辑约定产生″线或″。用其来指示是否至少一个装置正在驱动仲裁总线50，并且不需要附加逻辑电路。因此，如果处理模块34在仲裁总线50上确证逻辑1并且经由缓冲器53在监测线55(BUS_ACT_N)上监测逻辑0，处理模块34的总线控制器22确定已发生冲突并且其已丧失对存取的仲裁。
该仲裁方法取决于冲突的检测，并使用每个处理模块34上的总线控制器22内的状态机46和48以确定仲裁总线50的状态作为仲裁结果。仲裁总线50上的所有转移被同步到总线时钟信号42。每个处理器模块34有一个提供给仲裁总线50的专用编程二进制地址。本实施例中的装置地址是6比特，因此产生63个专用处理模块34的标识。
位于HSB20上的每个处理模块34监测(经缓冲器53)并查询(经缓冲器52)仲裁总线(HSBI_ARB1_N)50。6个或更多的高电平信号时钟指示该总线不忙。如果处理模块34希望发送消息，则通过将其自己专用的6比特地址以最明显比特开始连续移出到仲裁总线50上开始仲裁。随着6比特地址的每个比特移出并被检验，仲裁总线50上将一比特接一比特地发生冲突。第一个检测到的冲突使希望得到存取的处理模块34退出仲裁。如果发送模块的发送状态机46检测到一个冲突，则停止驱动仲裁总线50，否则继续移出全部6比特地址。如果成功地移出全部地址而无差错，则获得对数据总线28的控制权。
由于逻辑0使仲裁总线50为低电平，从而得到优先权方案。因此，连续移动一串构成其地址的逻辑0的处理模块34直到移动一个逻辑1为止不识别冲突。在仲裁总线50时，具有先行零的地址实际上具有优先权。只要总线28的业务不繁忙，该影响不明显。
在一个替换实施例中，如果需要，可进行测量，以增加处理器模块34之间的公正性。这可通过改变模块的仲裁ID或消息之间的等待周期实现。
在成功仲裁之后，处理器模块34可在数据总线28上自由发送数据。总线控制器22开通其八进制总线收发信机(驱动器)60并以时钟信号42的速率经数据总线28跟随着数据之后来发送接收模块的地址。在此期间，作为繁忙仲裁总线50的表示，仲裁总线50由发送处理器模块34保持低电平。所允许的最大消息长度是512字节。通常，消息为256字节或更短。成功仲裁之后，在该周期期间由该发送处理器模块34将仲裁总线50保持为低电平，作为仲裁总线50忙的指示。
一旦数据传送结束，总线控制器22经线路54(HSB_A_EN_N)阻塞其八进制总线收发信机(驱动器)60，并将仲裁总线50释放到高电平。然后可进行系统中任何地方的另一个仲裁。
一个替换实施例允许总线28的仲裁与数据传送同时进行，以改善整个数字系统的数据通过量。在该优选实施例中，认为该延迟不足以避免增加复杂性。
需要总线控制器22控制处理模块34的微处理器32和HSB20之间以及HSB和总线(数据总线28和仲裁总线50)信号之间的接口。在该优选实施例中，总线控制器22是一个Altera7000序列的EPLD(可擦除可编程逻辑器件)。8比特内部数据总线30将总线控制器22与处理模块34的CPU32连接。处理器模块34的CPU32经内部数据总线30直接读取和写入总线控制器22的内部寄存器。总线控制器22监测仲裁总线50的总线状态。这是获得用于输出消息的控制权以及收听和识别其地址以接收输入消息所必需的。总线控制器22监测并控制数据FIFO24和25、DMA控制器33、并且总线缓冲器开通54。
表1示出该优选实施例中使用的元件
表1
数量   制造商       部件编号         说明                   元件
1      IDE或        IDT7202LA-50J    1Kx9接收FIFO           24
       Samsung      KM75CO2AJ50
1      IDT或        IDT7204LA-50J    4Kx9发送FIFO           26
       Samsung      KM75C04AJ50
1      TI或TI       SN74ABT125       四三态驱动器           58
                    SN74BCT125
3      TI或TI       SN74ABT245       TTL八进制缓冲器        60
                    SN74BCT245
1      Altera       7128E            可擦除可编程逻辑器件   22
需要地址解码和DMA选通并在总线控制器22中进行。总线控制器22还包括许多可读取或写入的内部寄存器。CPU32通过8比特内部数据总线30与总线控制器22通信并向总线控制器22发指令。
由总线控制器22，总线控制器22中包含的DMA和地址解码电路处理对发送FIFO24的加载。获得对总线28的存取并由发送状态机处理对FIFO24的卸载。
接通电源时，总线控制器22接收硬件复位信号56。如果应用需要模块复位，在处理器模块34的CPU32上运行的应用软件具有经写入选通线复位总线控制器22的选项。复位后，总线控制器22监测线路55上的仲裁总线50，以确定总线的活动并与数据总线28同步。
在不活动周期之后，总线控制器22了解到总线28处在发送消息的间隔当中并且不忙。然后，处理器模块34可通过仲裁请求对总线的控制权。如果没有消息发送，总线控制器22继续监测仲裁总线50。
处理器模块CPU32以约20MBps将消息写入发送FIFO24。以25MHz运行的Motorola68360DMA控制器33以约12.5MBps DMA发送FIFO24。由于任何一个时刻在发送FIFO24中只允许一条消息，CPU32必须在其自身的RAM40中缓冲附加发送消息。由于最大可允许的消息长度是512字节，而预期消息的平均长度为256字节，可保证1KB的FIFO长度不溢出。一旦发送消息成功，发送FIFO24标记成腾空并可载入下一条消息。
由处理模块34的CPU32以12.5MBps从RAM40向发送FIFO24发送典型的256字节的消息所用的时间小于21微秒。如果总线不忙，总线仲裁不应占用大于1微秒。从载入一条发送消息到下一条消息总共经历的时间大约为43至64微秒。由于该期间不能有许多消息排队，因此不需要循环RAM缓冲。
如图5和7所示，DMA传送期间，DMA控制器33阻塞处理器模块34的CPU32并接受对内部数据总线30的控制权。由处理器模块34或来自另一个处理器模块134的请求完成DMA传送。另一个处理器134成功地仲裁对数据总线28的控制权并向处理器模块的CPU32发信号。CPU32给出许可并释放对总线30的控制权。处理器模块的CPU32向DMA控制器33发信号，以便开始数据传送。DMA控制器33产生所需的地址并跟踪移动的字节数以及在哪个方向移动。一个字节和地址计数器作为DMA控制器33的一部分。从处理器模块的CPU32对二者加载以建立所希望的DMA传送。在来自CPU32的命令中，做出DMA请求并从RAM存储器40向发送FIFO24移动数据。
由位于总线28上的每个处理器模块34监测在总线28上传送的数据。整个处理器系统中的每个总线控制器22包含总线28上所有装置的目的地址。如果找到匹配地址，则开通向接收处理模块34的FIFO26的输入。由于FIFO26可接收多个消息，FIFO26的存储量必须比发送FIFO24的大。接收FIFO26最少具有4KBx9的存储量。按照256字节的消息长度，该存储量允许至少16条消息在接收FIFO26内排队。来自多个来源的消息字符组可能造成多个消息临时拥挤在接收FIFO26。接收模块的CPU32对来自接收FIFO26的消息必须具有合适的通过量，否则，数据溢出将导致丢失信息。使用DMA从接收FIFO26向RAM40自动传送消息。从接收FIFO26到RAM40的传送时间通常为21微秒。
当总线控制器22接收消息时，产生对DMA服务的请求。参考图6，DMA控制器33产生一个接收硬件中断(DMA DONE)的消息并向拥有内部总线30的控制权的处理器模块的CPU32发信号。中断程序更新消息排队指针并把接收FIFO26的内容传送到RAM存储器40。此后，DMA控制器33准备将要接收下一个消息并指向下一个可利用的消息缓冲器。这样继续，直到传送接收FIFO26的所有内容为为止。由接收FIFO26经总线控制器22向DMA控制器33发送消息信号的结束标志。然后，处理器模块34的CPU32重新获得对内部通信总线的控制权。
从一个信号源到目的地的消息传送总共经历的时间约为64至85微秒。如图7所示，计算从处理器模块34开始发送消息时起，加载其发送FIFO24、仲裁和获取数据总线28、向目的接收FIFO126传送数据、把消息送到CPU132、最终将消息传送到接受模块134的RAM140中所用的时间。实际通过量几乎是PCM高速通道上8KBps时隙的200倍。
控制HSB200需要两个状态机；一个发送信息70，另一个接收信息72。以Altera的MAX+PLUS II 6.0版本的状态机语法的形式作为可编程逻辑在总线控制器22中实现两个状态机。
任何一种任意的状态机具有一组状态和一组在每个时钟边沿用于在那些状态之间传送的转移规则。转移规则取决于目前状态和下一个时钟边沿出现的输入的特定组合。优选实施例中使用的Altera EPLD22包含表示所有可能状态的足够寄存比特以及实施转移规则的足够输入和逻辑门。
图8示出用于发送状态机的概括发送程序流程图。概括流程图70中有用于发送状态机的查询74、仲裁76和发送78阶段的三个状态机示意图。
处理器模块的CPU32开始查询阶段74。如图9所示，除总线控制器22所需的转移规则外示出了八个状态以检测总线的活动。开始后，向总线控制器22传送发送请求，以查看是否存在总线活动。总线控制器22监测仲裁总线50最少7个时钟周期。针对冲突检验六个内部总线控制器的地址。如果没检测到冲突，在不活动的总线上做出仲裁请求。
如图10所示，仲裁请求设定触发器80并开始送出一个专用标识符，其后是仲裁总线(HSBI_ARB1_N)50上的六个地址位。如果发送的任何比特与所监测到的不同，则检测到冲突。如果六个比特成功地移到总线28上，该特定总线控制器22拥有对总线的主权并占用该总线。然后设定发送FIFO24的读取开通。如果任何一个比特遇到冲突，仲裁总线50处于忙状态并且处理器模块34停止仲裁。
参考图11，发送FIFO24的读取开通设定一个触发器82并开始发送开通。发送FIFO24的内容通过总线控制器22，经八进制总线收发信机60输出到数据总线28上。发送数据直到遇到消息的结束标记为止。一旦发送FIFO24腾空，输出一个清除发送请求信号，总线控制器22返回以监测总线28。
控制接收FIFO26的状态机同样减少到两个状态机。如图12所示，示出控制接收FIFO26的概括流程图。
参考图12，总线控制器22对仲裁总线50持续监测7个时钟周期的时间。通过接收来自另一个处理器模块34的总线控制器22的引导开始位确定总线活动。如果7个时钟周期后仍未占用该总线，将一个接收告警信号输入到接收触发器89。
如图13所示，总线控制器22检验所发送数据的第一比特，并将该比特与其自身地址比较。如果第一数据比特是该总线控制器22的专用标识符，则累积数据直到遇到消息的结束标记。如果第一数据比特不是该收听总线控制器22的专用标识符，总线控制器22则返回收听状态。
有两个发送消息的软件的实施例。由于未执行系统中断，第一实施例允许平均等待50微秒发送消息。这样简化了排队和未排队的消息。第二实施例假设该消息快速发送，操作系统快速且优先，快速处理系统的中断，在发送消息时不允许处理器32空闲。
发送DMA结束时，必须进行数据总线28的仲裁。成功地仲裁数据总线28后，总线控制器22可以释放发送FIFO24，从而将内容放置在数据总线28上。腾空标记向总线控制器22和处理器模块34的CPU32发出结束传送的信号。
虽然已给出并描述了本发明的具体实施例，本领域技术人员在不脱离本发明精神和范围的情况下可做出许多改进和变化。上面的描述是对本发明的说明，而不是在任何方面限定该特定形式。

Claims (15)

1.一种允许多个数据处理模块在高速数据总线上并行传输数据的方法，用于还包括独立于所述数据总线的单独仲裁线的系统，该方法包括以下步骤：
a)希望访问所述数据总线的给定数据处理模块在所述仲裁线上放置一唯一代码；
b)所述给定数据处理模块监测所述仲裁线；
c)当监测步骤指示没有其它的数据处理模块在仲裁线上放置了与所述给定数据处理模块的代码冲突的其唯一代码时，所述给定数据处理模块获得对所述数据总线的访问；
d)当在步骤c)中没有检测到冲突时，所述给定数据处理模块将数据传送到所述数据总线上。
2.如权利要求1所述的方法，其中每个唯一代码是具有多个二进制位的二进制代码，并且在所述步骤a)中，所述给定数据处理模块串行地将所述位施加到所述仲裁线。
3.如权利要求1所述的方法，其中由一上拉电阻将所述仲裁线维持在一给定电压，并且所述步骤a)还包括通过一驱动单元将其唯一代码施加到该仲裁线。
4.如权利要求1所述的方法，其中，当给定数据处理模块在步骤a)中在仲裁线上确定了一给定二进制电平并且在步骤b)中检测到了一相反二进制电平时，该给定数据处理模块被阻止对数据总线进行用于传送数据的访问。
5.如权利要求1所述的方法，还包括：
当在步骤b)中检测到的二进制电平与在步骤a)中传送的二进制电平匹配时，该给定数据处理模块在该数据总线上传送数据。
6.如权利要求2所述的方法，还包括：
当在步骤b)中检测到的数据位与在步骤a)中传送的唯一代码的数据位不匹配时，该给定数据处理模块被阻止在该数据总线上传送数据。
7.如权利要求6所述的方法，其中，一旦在步骤a)中传送的数据位与在步骤b)中监测的数据比较时发生第一不匹配情况，该给定数据处理模块被阻止将数据传送到该数据总线。
8.如权利要求1所述的方法，还包括：
所述给定数据处理模块放置一接收方的唯一代码，其中该接收方用于接收由所述给定数据处理模块传送的数据，从而当所述数据总线上的代码与接收方数据处理模块的唯一代码匹配时，仅有接收方数据处理模块从所述数据总线接收所述数据。
9.允许多个数据处理模块中的任意一个在高速数据总线上以并行方式传送数据的设备，包括：
独立于所述数据总线的单独仲裁线；并且每个数据处理模块包含：
用于将一唯一代码放置到所述仲裁线上的装置，该唯一代码与其余所有数据处理模块的唯一代码都不同；
用于监测所述仲裁线的装置；和
当所述监测装置指示没有其它的数据处理模块在仲裁线上放置了与所述给定数据处理模块的代码冲突的其唯一代码时，用于将数据传送到所述数据总线的装置。
10.如权利要求9所述的设备，其中每个唯一代码是具有多个二进制位的二进制代码，并且所述用于放置的装置串行地将所述二进制位施加到所述仲裁线。
11.如权利要求9所述的设备，其中由一上拉电阻将所述仲裁线维持在一给定电压，并且每个数据处理模块还包括用于将其唯一代码施加到该仲裁线的一驱动单元。
12.如权利要求9所述的设备，其中每个数据处理模块还包括一装置，其响应施加到仲裁线的给定二进制电平和由所述监测装置检测的相反二进制电平，以阻止数据处理模块对数据总线进行用于传送数据的访问。
13.如权利要求9所述的设备，其中每个数据处理模块包括一装置，其响应施加到仲裁线的给定二进制电平和由所述监测装置检测的匹配二进制电平，以允许该数据处理模块访问该数据总线以传送数据。
14.如权利要求9所述的设备，其特征还在于：
该给定数据处理模块包括一装置，当由监测装置检测的数据位与施加到仲裁线的唯一代码的数据位不匹配时，该装置阻止在数据总线上进行数据传送。
15.如权利要求9所述的设备，其特征还在于：
当由监测装置检测的数据位与由用于放置的装置施加到仲裁线上的唯一代码的数据位匹配时，该给定数据处理模块将数据传送到数据总线。
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