CN1453854A - 制造半导体存储器的方法 - Google Patents

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Abstract

本发明提供了一种制造半导体存储器的方法，该方法包括步骤：在一绝缘层上及一接触孔中形成一第一扩散阻挡层；在第一扩散层上形成一导电层；通过将导电层除去而在接触孔中形成一个导电插塞，从而在接触孔内得到一第一凹陷，其中该第一凹陷由接触孔中的导电层包围；对绝缘层上的第一扩散阻挡层进行蚀刻，从而在接触孔内形成一个第二凹陷，其中导电插塞的一部分由该第二凹陷包围，而该第二凹陷由绝缘层包围；将导电插塞由第二凹陷所包围的部分除去，从而在接触孔中形成一第三凹陷，其中该第三凹陷由绝缘层所包围，第三凹陷的底部暴露出第一扩散阻挡层及接触孔中的导电插塞；以及在第三凹陷中形成一第二扩散阻挡层。

Description

制造半导体存储器的方法
技术领域
本发明涉及半导体存储器，更具体地说，本发明涉及制造半导体存储器的方法，这种半导体器件具有与电容器相连的导电插塞。
背景技术
在半导体存储器中，目前已进行了多种研究来消除传统动态随机存取存储器(DRAM)中的刷新限制且通过在电容器中使用铁电材料来达到较大的电容量。铁电随机存取存储器(下文中称为FeRAM)是一种可在关闭状态下储存信息的非易失性存储器件，其运行速度可比得上传统DRAM的运行速度。
通常采用具有钙钛矿结构或含铋层的钙钛矿结构的铁电材料，例如(Bi，La)4Ti3O12(下文中称为BLT)、SrBi2Ta2O9(下文中称为SBT)或Pb(Zr，Ti)O3(下文中称为PZT)来形成FeRAM器件中电容器的介电层。非易失性存储器件中使用的铁电层所具有的介电常数在几百至几千的范围内，并具有两种稳定的剩余极化(Pr)状态。
铁电电容器通过一个插塞与一个硅衬底相连，即与晶体管的一个结相连以增大集成密度。该插塞是由多晶硅形成的。但是，在利用多晶硅的情况下，由于硅衬底表面上形成的自然氧化物而增大了插塞和硅衬底之间的接触电阻。因此，利用钨来制作插塞以消除多晶硅的缺点。
铁电电容器的下电极是在钨插塞上利用Pt/IrOx/Ir制作的，以减少漏电流，这阻止了氧的扩散及上、下层中材料的互扩散。此处所用的符号“/，，定义了一个多层薄膜，使得Pt/IrOx/Ir为一个叠层，其中在该顶部形成有一个Pt层，而在底部形成有一个Ir层。
为改进铁电层的性能，需要在氧气氛中进行一个高温热处理。因此，为增进FeRAM的稳定性，重要的是保持具有叠层结构的下电极的稳定性，以及防止插塞在高温热处理过程中的氧化。
在下电极的底部形成的Ir层对Ir层的下面形成的诸如氧化硅的层间绝缘层具有低的附着力。因此，在Ir层和层间绝缘层之间应引入一个粘合层。该粘合层通常由绝缘体如Al2O3形成，因此应利用一额外的掩模来将粘合层的覆盖插塞的部分选择性地蚀刻掉。
此外，如上所述，在钨插塞上形成铁电电容器之后进行高温热处理时，出现钨插塞和具有叠层结构的下电极中的Ir层之间的互扩散的问题。为防止钨插塞和Ir层之间的互扩散而引进了一个掩埋型阻挡层结构。该掩埋型阻挡层结构58A由接触孔中的扩散阻挡层如TiN或TiAlN形成以覆盖所述插塞。
为了对所述掩埋型阻挡层提供一个空间，执行一蚀刻处理过程而将钨层的形成在接触孔中的一部分除去。但是，在蚀刻处理之后，在接触孔的侧壁上剩下残留的钨层。因此，该残余物破坏了FeRAM的热稳定性。
图1A-1F的剖视图显示了根据现有技术制造FeRAM的方法。
参考图1A，在半导体衬底10上形成了层间绝缘层12，在半导体衬底10上形成有一个场氧化层11和n+结13，且选择性地蚀刻层间绝缘层12以形成暴露出n+结13的一个接触孔。半导体衬底10是一个硅层，例如掺杂多晶硅层或通过外延生长形成的硅层。
按所述顺序制作一个Ti层和一个TiN层来形成一个TiN/Ti层14，并进行快速热处理(RTP)以通过诱发半导体衬底10的硅原子与TiN/Ti层14的反应来形成一个硅化钛层14A。该硅化钛层14A起到欧姆接触层的作用。在进行RTP之后，可形成一个TiN层而使硅化钛层14A稳定。然后，在TiN/Ti层14上形成一个钨层15以完全填满接触孔。
参考图1B，执行一个蚀刻过程以在接触孔中形成钨插塞15A且暴露出层间绝缘层12上的TiN/Ti层14的表面。通过该蚀刻过程而将钨插塞15A过蚀刻一预定的深度，以在接触孔中为扩散阻挡层形成空间。但是，主要是将钨插塞15A的中心蚀刻掉，这样就产生了一个凹陷R。也就是说，TiN/Ti层14的覆盖接触孔入口侧壁的部分上的钨留下，而不会被蚀刻掉而降低FeRAM的性能。
参考图1C，在接触孔内的钨插塞15A上及在TiN/Ti层14上形成一个TiN扩散阻挡层16。
参考图1D，通过化学机械抛光(CMP)来抛光TiN扩散阻挡层16和TiN/Ti层14直至露出层间绝缘层12的表面，这样就在接触孔中形成了一个掩埋型的TiN扩散阻挡部16A。
如图1D所示，钨插塞15A没有为掩埋型TiN扩散阻挡部16A完全覆盖，因为只在凹陷R中形成了TiN扩散阻挡部16A。因此，钨插塞15的一部分被暴露出来，该部分即覆盖接触孔入口侧壁的TiN/Ti层14上的残余钨。
参考图1E，在接触孔周围的层间绝缘层12上形成粘合层17。在利用绝缘体形成粘合层17的情况下，需要对粘合层17进行选择性蚀刻以暴露出TiN扩散阻挡部16A。形成粘合层17以提高层间绝缘层12和将在层间绝缘层12上形成的Ir层之间的附着力。
在对粘合层17进行选择蚀刻的过程中，钨插塞15A和TiN扩散阻挡部16A暴露出来且被损害。此外，在对粘合层17进行选择蚀刻的过程中，在暴露出插塞的情况下产生了插塞的横向氧化问题。随着器件集成度的增大，横向氧化的可能性也增大。
参考图1F，在TiN扩散阻挡部16A和粘合层17上形成包括Pt层20/IrOx层19/Ir层18的一个叠层以形成下电极。然后，在下电极上形成一个铁电层21，随后在铁电层21上形成一个上电极22。
形成TiN扩散阻挡部16A用于防止下电极的Ir层18和钨插塞15A之间的互扩散。但是，钨插塞15A的暴露部分，即由图1E中的“A”所指示的接触孔入口侧壁上的残留钨与Ir层18直接接触。这样，不可能完全防止下电极的Ir层18和钨插塞15A之间的互扩散，且在热处理过程中可引起钨插塞15A的氧化。
发明内容
因此，本发明的一个目的是提供一种半导体存储器的制造方法，该方法可阻止插塞和电容器下电极之间的直接接触。
因此本发明的另一个目的是提供一种半导体存储器的制造方法，该方法可防止由层间绝缘层和下电极之间形成一个粘合层所用的掩模的错对所产生的问题。
根据本发明的一个方面，提供一种制造半导体存储器的方法，包括步骤：在半导体衬底上形成一个绝缘层；通过对该绝缘层进行选择性蚀刻而形成一个露出半导体衬底的接触孔；在绝缘层上及在接触孔中形成一个第一扩散阻挡层；在第一扩散阻挡层上形成一个导电层；通过将导电层除去直至露出绝缘层上的第一扩散阻挡层而在接触孔中形成一个导电插塞，从而在接触孔中得到一个第一凹陷，其中，该第一凹陷由接触孔中的导电层所包围；蚀刻绝缘层上的第一扩散阻挡层，从而在接触孔中形成一个第二凹陷，其中，导电插塞的一部分由第二凹陷所围绕，而第二凹陷由绝缘层所包围；将导电插塞由第二凹陷所包围的部分除去，从而在接触孔中形成一个第三凹陷，其中，该第三凹陷由绝缘层所包围，第三凹陷的底部暴露出第一扩散阻挡层和接触孔中的导电插塞；以及在第三凹陷中形成一个第二扩散阻挡层。
根据本发明的另一个方面，提供了一种制造半导体存储器的方法，该方法包括步骤：在半导体衬底上形成一个绝缘层；在绝缘层上形成一个粘合层；在粘合层上形成一个保护(capping layer)层；通过选择性蚀刻保护层、粘合层和绝缘层而形成一个露出半导体衬底的接触孔；在保护层上及在接触孔中形成一个第一扩散阻挡层；在第一扩散阻挡层上形成一个导电层；通过将导电层除去直至露出绝缘层上的第一扩散阻挡层而在接触孔中形成一个导电插塞，从而在接触孔内得到一个第一凹陷，其中，该第一凹陷由接触孔中的导电层所包围；对保护层上的第一扩散阻挡层进行蚀刻，从而在接触孔内形成一个第二凹陷，其中，导电插塞的一部分由该第二凹陷所包围，而该第二凹陷由保护层、粘合层和绝缘层所包围；将导电插塞上由第二凹陷所包围的部分除去，从而在接触孔中形成一个第三凹陷，其中，该第三凹陷由保护层、粘合层及绝缘层所包围，第三凹陷的底部暴露出第一扩散阻挡层及接触孔中的导电插塞；以及在第三凹陷中形成一个第二扩散阻挡层，并将粘合层上的保护层除去。
附图说明
结合附图，并通过下文中对所给出的优选实施例的描述可明确本发明的上述及其他目的和特征，其中：
图1A至1F剖视图显示了根据现有技术的FeRAM制造方法；
图2A至2G的剖视图显示了根据本发明第一实施例的FeRAM制造方法；以及
图3A至3H的剖视图显示了根据本发明第二实施例的FeRAM制造方法。
具体实施方式
以下，将参照附图对本发明的半导体存储器制造方法进行详细描述。
图2A-2G的剖视图显示了根据本发明第一实施例的FeRAM制造方法。
参考图2A，在半导体衬底30上形成层间绝缘层32，该半导体衬底30上形成有场氧化层31和n+结33，对层间绝缘层32进行选择蚀刻以形成暴露n+结33的接触孔。半导体衬底30是一个硅层，例如是掺杂多晶硅层或通过外延生长形成的硅层。
在接触孔内层间绝缘层32上形成第一扩散阻挡层。在本发明的优选实施例中，通过按所述顺序层叠Ti层和TiN层而将TiN/Ti扩散阻挡层34形成为所述第一扩散阻挡层。执行快速热处理(RTP)，以通过诱发半导体衬底30中的硅原子和TiN/Ti层34的反应来形成硅化钛层34A。该硅化钛层34A起到欧姆接触层的作用。
该TiN/Ti层34是通过化学气相沉积(CVD)、原子层沉积(atomic layerdeposition)(ALD)或电化学沉积(ECD)形成的。形成的Ti层的厚度在约10至约200的范围内，而TiN层的厚度在约50至约500的范围内。在约600℃至约1000℃范围内的一个温度下，在Ar或N2环境中进行RTP约1秒至约10分钟。
在进行RTP之后，可形成一TiN层以将硅化钛层34A的厚度稳定在约50至约500的范围内。
然后，在TiN/Ti层34上形成一个钨层35以完全填满接触孔。利用CVD、ALD或ECD将钨层35形成至约500至约5000厚。钨层35的厚度取决于接触孔的尺寸。例如，对于直径为0.3μm的一个接触孔来说，形成的钨层35的厚度约为3000。
可进行诸如炉内热处理(furnace thermal treatment)或RTP的热处理来提高接触孔内钨层35的性能。该热处理在约200℃至约600℃范围内的一个温度下，在Ar、N2或二者的结合的环境中进行。
参考图2B，执行第一蚀刻处理直至暴露出TiN/Ti层34的表面以在接触孔中形成一个钨插塞35A。利用该第一蚀刻处理将钨插塞35A过蚀刻一预定深度，以在接触孔中制作出第二扩散阻挡层所用的空间。在钨插塞35A的中心部位形成一个第一凹陷R1。
参考图2C，执行一个第二蚀刻过程直至露出层间绝缘层32的表面。这样，将层间绝缘层32上形成的TiN/Ti层34除去，且在钨插塞35A和层间绝缘层32的侧壁之间形成一个第二凹陷R2。第二凹陷R2形成至约500至约3000范围内的一深度。可通过采用SC-1溶液的湿式蚀刻过程来进行第二蚀刻过程，所述SC-1溶液通过将NH4OH、H2O2和H2O以NH4OH∶H2O2∶H2O＝1∶4∶20的比例混合而成。
参考图2D，执行第三蚀刻过程而将钨插塞35A的由第二凹陷R2所包围的部分除去，这样就在接触孔内形成了一个第三凹陷R3，其深度在约500至约3000的范围内。在第三凹陷R3的侧壁处暴露出层间绝缘层32，且在第三凹陷R3的底部露出TiN/Ti层34和钨插塞35A的表面。通过在第三凹陷R3中形成掩埋型阻挡层，在接触孔的入口处不暴露出钨或钨插塞35A的部分。这样就可防止钨或钨插塞35A的部分与铁电电容器的下电极直接接触。
参考图2E，在层间绝缘层32上及在第三凹陷R3中形成一个第二扩散阻挡层36。
参考图2F，利用化学机械抛光(CMP)对第二扩散阻挡层36进行抛光直至露出层间绝缘层32的表面。这样，在接触孔中，即在第三凹陷R3中就形成了一个掩埋型扩散阻挡层36A。第二扩散阻挡层36是由TiN、TaN、WN、TiAlN、TiSiN、TaAlN、TaSiN、RuTiN、RuTiO或CrTiN形成的。
可进行热处理或等离子处理以提高掩埋型扩散阻挡层36A的性能。对于热处理来说，采用炉内热处理或RTP。炉内热处理在约200℃至约500℃范围内的一个温度下，在N2、O2、Ar或其组合的环境中执行约5分钟至约2小时。RTP在约200℃至约500℃内的一个温度下，在N2、O2、Ar或其组合的环境中执行约1秒至约10分钟。此外，掩埋型扩散阻挡层36A可受在O2、N2、N2O、NH3或O3环境中产生的等离子体处理。
然后，在围绕接触孔的层间绝缘层12上形成粘合层37。形成粘合层37以改进层间绝缘层32和将在层间绝缘层32上形成的Ir层之间的附着。在利用绝缘体形成粘合层37的情况下，需要对粘合层37进行选择蚀刻以暴露出掩埋型的扩散阻挡层36A。在本发明的优选实施例中，粘合层37由Al2O3形成。可进行干法蚀刻或湿式蚀刻以对粘合层37进行蚀刻。在湿式蚀刻的情况下，采用HF溶液或缓冲氧化蚀刻剂(BOE)。
可进行热处理或等离子处理来改进附着力及氧扩散阻挡层的性能。对于热处理来说，采用炉内热处理或RTP。炉内热处理在约400℃至约800℃内的一温度下，在N2、O2、Ar或其组合的环境中进行约5分钟至约2小时。RTP在约400℃至约800℃内的一个温度下，在N2、O2、Ar或其组合的环境中执行约1秒至约10分钟。此外，掩埋型扩散阻挡层36A可经历O2、N2、N2O、NH3或O3环境中产生的等离子体的处理。
参考图2G，在掩埋型扩散阻挡部36A和粘合层37上形成包括Pt层40/IrOx层39/Ir层38在内的一个叠层以形成下电极。下电极底部的Ir层38起到阻止氧扩散的作用，IrOx层39起到阻止上层和下层中材料的互扩散的扩散的作用。
Pt层40/IrOx层39/Ir层38叠层通过物理气相沉积(PVD)、CVD或ALD形成。形成的Pt层40的厚度在约100至约2000的范围内，而IrOx层39的厚度在约10至约1000的范围内，Ir层38的厚度在约100至约2000的范围内。下电极可由Pt/RuTiN叠层、Pt/RuTiO叠层、或Pt/CrTiN叠层形成。
在形成下电极之后，可进行热处理或等离子处理以防止下电极的氧化。对于热处理来说，采用炉内热处理或RTP。炉内热处理在约200℃至约800℃内的一个温度下，在N2、O2、Ar或其组合的环境中进行约5分钟至约2小时。RTP在约400℃至约800℃内的一个温度下，在N2、O2、Ar或其组合的环境中执行约1秒至约10分钟。
然后，在下电极上形成一个铁电层41，之后在该铁电层41上形成一个上电极42。铁电层41利用旋涂(spin on)法、CVD、ALD、或PVD由(Bi，La)4Ti3O12(BLT)、SrBi2Ta2O9(SBT)、SrBi2(Ta，Nb)2O9(SBTN)、或Pb(Zr，Ti)O3(PZT)形成，其厚度在约50至约2000的范围内。在形成铁电层41之后，可在约400℃至约800℃范围内的一个温度下，在O2、N2、Ar、O3、He、Ne、Kr或其组合的环境中进行热处理或等离子处理约10分钟至约5小时，以提高铁电层41的性能。该热处理利用扩散炉法、RTP、或其结合来进行。
上电极42由诸如Pt、Ir或Ru的金属，诸如TiN、TaN、或WN的金属氮化物，或诸如IrOx、RuOx、La-Sr-Co-O(LSCO)、或Y-Ba-Co-O(YBCO)的导电氧化物形成。在约50℃至约600℃范围内的一个温度下，利用PVD、CVD、或ALD将所述上电极形成至约100至约2000范围内的一个厚度。
在形成上电极之后，可通过炉内热处理或RTP进行热处理，以增大上电极的密度。炉内热处理在约400℃至约800℃内的一个温度下，在N2、O2、Ar、或其组合的环境中进行约5分钟至约2小时。RTP在约400℃至约800℃范围内的一个温度下，在N2、O2、Ar或其组合的环境中执行约1秒至约10分钟。
在利用本发明第一实施例的方法制造的FeRAM中，插塞和下电极不直接相互接触。因此，这样就阻止了插塞的氧化。
但是，在对粘合层37进行选择性蚀刻的过程中，掩埋型扩散阻挡层36A被露出且受到损害，因此选择性蚀刻粘合层易于引起插塞的横向氧化。
利用下述的本发明的第二个实施例可消除选择性蚀刻粘合层过程中所产生的上述问题。
图3A-3H的剖视图显示了本发明第二实施例的FeRAM的制造方法。
参考图3A，在半导体衬底50上按所述顺序形成层间绝缘层52、粘合层53和氧化物保护层54，在该半导体衬底50上形成有一个场氧化层51和n+结55，对层间绝缘层52、粘合层53和氧化物保护层54进行选择性蚀刻以形成一个暴露n+结55的接触孔。粘合层53通过ALD、CVD、或PVD由Al2O3形成。粘合层53的厚度在约10至约500的范围内。
在形成粘合层53之后，可进行热处理或等离子处理来提高附着性及对氧的扩散阻挡性能。
对于热处理来说，采用炉内热处理或RTP。炉内热处理在约400℃至约800℃范围内的一个温度下，在N2、O2、Ar、或其组合的环境中执行约5分钟至约2小时。RTP在约400℃至约800℃范围内的一个温度下，在N2、O2、Ar、或其组合的环境中执行约1秒至约10分钟。在O2、N2、N2O、NH3或O3的环境中进行等离子体处理。
氧化物保护层54通过CVD、PVD、ALD、或旋涂法由SiOx、SiON、Si3N4、ZrO2或HfO2形成。将氧化物保护层54形成至约10至约1000范围内的一厚度。
在形成氧化物保护层54之后，可进行热处理或等离子处理来改进氧化物保护层54的性能。热处理或等离子处理的各条件与用于粘合层53的热处理或等离子处理相同。
如上所述，在形成接触孔的过程中对粘合层53进行选择性蚀刻。因此，在接触孔中形成插塞之后就不需要对粘合层进行蚀刻。氧化物保护层54起到蚀刻阻挡层的作用，且在进行CMP以在接触孔中形成掩埋型阻挡层时将氧化物保护层54除去。
参考图3B，在氧化物保护层上及在接触孔侧壁上暴露的层间绝缘层52上形成第一扩散阻挡层。在本发明的优选实施例中，通过按所述顺序层叠Ti层和TiN层而将TiN/Ti层56形成为第一扩散阻挡层。执行快速热处理(RTP)，以通过诱发半导体衬底50中的硅原子和TiN/Ti层56的反应来形成硅化钛层56A。该硅化钛层56A起到欧姆接触层的作用。
TiN/Ti层56通过CVD、ALD或ECD形成。Ti层的厚度在约10至约200的范围内，而TiN层的厚度在约50至约500的范围内。
在约60℃至约1000℃范围内的一个温度下，在Ar或N2的环境中将RTP执行约1秒至约10分钟。
在RTP后，可形成TiN层以将硅化钛层56A的厚度稳定在约50至约500的范围内。
然后，在TiN/Ti层56上形成一个钨层57以完全填满接触孔。利用CVD、ALD或ECD将钨层57形成至约500至约5000范围内的一厚度。钨层57的厚度取决于接触孔的尺寸。例如，对于直径0.3μm的接触孔来说，钨层57形成为约3000。
可进行如炉内热处理或RTP的热处理来提高插塞的性能。热处理在约200℃至约600℃内的一个温度下，在Ar、N2或其结合的环境中进行。
参考图3C，执行第一蚀刻处理直至露出TiN/Ti层56的表面以在接触孔中形成一个钨插塞57A。利用第一蚀刻过程对钨插塞57A过蚀刻一预定深度，以在接触孔中形成一个用于第二扩散阻挡层的空间，这样就在钨插塞57A的中心处形成一个第一凹陷R1。
参考图3D，执行第二蚀刻过程直至露出氧化物保护层53的表面，这样，将层间绝缘层52侧壁上的TiN/Ti层56除去，并在钨插塞57A和层间绝缘层52的侧壁之间形成一个第二凹陷R2。形成的第二凹陷R2的深度在约500至约3000的范围内。
可通过采用SC-1溶液的湿式蚀刻来进行所述的第二蚀刻过程，该溶液通过将NH4OH、H2O2和H2O以NH4OH∶H2O2∶H2O＝1∶4∶20的比例混合而成。
参考图3E，执行第三蚀刻过程而将钨插塞57A的由第二凹陷R2所包围的部分除去，从而在接触孔内形成了一个第三凹陷R3，其深度在约500至约3000的范围内。在第三凹陷R3的侧壁处露出层间绝缘层52，而在第三凹陷R3的底部露出TiN/Ti层56和钨插塞57A的表面。通过形成第三凹陷R3，在接触孔的入口处不露出钨或钨插塞57A的部分。因此，可阻止钨插塞57A的钨或其一部分与铁电电容器的下电极直接接触。
参考图3F，在TiN/Ti层56上及在第三凹陷R3内形成第二扩散阻挡层58。第二扩散阻挡层58由TiN、TaN、WN、TiAlN、TiSiN、TaAlN、TaSiN、RuTiN、RuTiO或CrTiN形成。
参考图3G，利用CMP对第二扩散阻挡层58和氧化物保护层54进行抛光直至露出粘合层53的表面。这样，在接触孔中，即在第三凹陷R3中形成了一个掩埋型扩散阻挡层58A。在CMP过程中，即使氧化物保护层被完全除去也不会对粘合层造成损害，因为第二扩散阻挡层58相对于粘合层具有高的蚀刻选择性。例如，在分别利用TiN和Al2O3形成第二扩散阻挡层和粘合层的情况下，TiN对Al2O3的选择性为100∶1。
通过在第三凹陷R3中形成掩埋型扩散阻挡层，在接触孔的入口处就不露出钨插塞57A的钨或其上的部分。因此，可阻止钨插塞57A的钨或其上的部分与铁电电容器的下电极直接接触。
可进行热处理或等离子处理，以提高掩埋型扩散阻挡层58A的性能。对于热处理来说，采用炉内热处理或RTP。炉内热处理在约200℃至约500℃内的一个温度下，在N2、O2、Ar或其组合的环境中执行约5分钟至约2小时。RTP在约200℃至约500℃内的一个温度下，在N2、O2、Ar或其组合的环境中执行约1秒至约10分钟。此外，掩埋型扩散阻挡层58A可经历O2、N2、N2O、NH3或O3环境中产生的等离子体的处理。
参考图3H，在掩埋型扩散阻挡部58A和粘合层53上形成包括Pt层61/IrOx层60/Ir层59的一个叠层以形成下电极。下电极底部的Ir层59起到防止氧扩散的作用，IrOx层60起到防止上层和下层中材料互扩散的扩散的作用。
Pt层61/IrOx层60/Ir层59叠层通过PVD法、CVD、或ALD形成。形成的Pt层61的厚度在约100至约2000的范围内。IrOx层60的厚度在约10至约1000的范围内，且Ir层59的厚度在约100至约2000的范围内。下电极可由Pt/RuTiN叠层、Pt/RuTiO叠层、或Pt/CrTiN叠层形成。
在形成下电极之后，可进行热处理或等离子体处理以阻止下电极氧化。对于热处理来说，采用炉内热处理或RTP。炉内热处理在约200℃至约800℃内的一个温度下，在N2、O2、Ar或其组合的环境中进行约5分钟至约2小时。RTP在约400℃至约800℃内的一个温度下，在N2、O2、Ar或其组合的环境中执行约1秒至约10分钟。
然后，在下电极上形成一个铁电层62，随后在该铁电层62上形成一个上电极63。
铁电层62利用旋涂法、CVD、ALD、或PVD由(Bi，La)4Ti3O12(BLT)、SrBi2Ta2O9(SBT)、SrBi2(Ta，Nb)2O9(SBTN)、或Pb(Zr，Ti)O3(PZT)形成，其厚度在约50至约2000的范围内。在形成铁电层62之后，可在约400℃至约800℃范围内的一个温度下，在O2、N2、Ar、O3、He、Ne、Kr、或其组合的环境中，进行热处理或等离子处理约10分钟至约5小时以提高铁电层62的性能。上述热处理利用扩散炉法、RTP、或其结合来进行。
上电极63由诸如Pt、Ir或Ru的金属，诸如TiN、TaN或WN的金属氮化物，或诸如IrOx、RuOx、La-Sr-Co-O(LSCO)、或Y-Ba-Co-O(YBCO)的导电氧化物形成。在约50℃至约600℃范围内的一个温度下，利用PVD法、CVD或ALD法来形成所述上电极，其厚度在约100至约2000的范围内。
在形成上电极之后，可通过炉内热处理或RTP来执行热处理以增大上电极的密度。炉内热处理在约400℃至约800℃内的一个温度下，在N2、O2、Ar、或其组合的环境中执行约5分钟至约2小时。RTP在约400℃至约800℃范围内的一个温度下，在N2、O2、Ar、或其组合的环境中执行约1秒至约10分钟。
在通过根据本发明第二实施例的方法制造的FeRAM中，插塞和下电极不直接相互接触。这样可阻止插塞的氧化。此外，在形成接触孔的过程中对粘合层进行选择性蚀刻。因此，可防止掩埋型扩散阻挡层58A露出并受到损害，从而可防止由选择性蚀刻粘合层所引起的插塞的横向氧化。
虽然已参照具体实施例对本发明进行了描述，但本领域技术人员应认识到，在不脱离由所附权利要求所限定的本发明的范围的情况下，可对上述实施例进行各种改变和变更。

Claims (15)

1.一种制造半导体存储器的方法，包括步骤：
在半导体衬底上形成一个绝缘层；
通过选择性地蚀刻该绝缘层而形成一个露出半导体衬底的接触孔；
在绝缘层上及在接触孔中形成一个第一扩散阻挡层；
在第一扩散阻挡层上形成一个导电层；
通过将导电层除去直至露出绝缘层上的第一扩散阻挡层而在接触孔中形成一个导电插塞，从而在接触孔中得到一个第一凹陷，其中，该第一凹陷由接触孔中的导电层所包围；
蚀刻绝缘层上的第一扩散阻挡层，从而在接触孔中形成一个第二凹陷，其中，导电插塞的一部分由第二凹陷所围绕，且第二凹陷由绝缘层所包围；
去除导电插塞的由第二凹陷所包围的部分，从而在接触孔中形成一个第三凹陷，其中，该第三凹陷由绝缘层所包围，且第三凹陷的底部暴露出第一扩散阻挡层和接触孔中的导电插塞；以及
在第三凹陷中形成一个第二扩散阻挡层。
2.根据权利要求1所述的方法，还包括形成一个与第二扩散阻挡层相连的电容器的步骤。
3.根据权利要求1所述的方法，还包括在形成第二扩散阻挡层之后在绝缘层上形成一个粘合层的步骤。
4.根据权利要求1所述的方法，其中，导电层由钨形成。
5.根据权利要求2所述的方法，其中，所述第二扩散阻挡层用从TiN、TaN、WN、TiAlN、TiSiN、TaAlN、TaSiN、RuTiN、RuTiO和CrTiN组成的组中选择的任一种形成。
6.根据权利要求5所述的方法，其中，所述电容器包括一个铁电层。
7.根据权利要求6所述的方法，其中，所述电容器包括一个由Ir形成的下电极。
8.一种制造半导体存储器的方法，包括步骤：
在半导体衬底上形成一个绝缘层；
在绝缘层上形成一个粘合层；
在粘合层上形成一个保护层；
通过对保护层、粘合层和绝缘层进行选择性地蚀刻而形成一个露出半导体衬底的接触孔；
在保护层上及在接触孔中形成一个第一扩散阻挡层；
在第一扩散阻挡层上形成一个导电层；
通过将导电层除去直至露出绝缘层上的第一扩散阻挡层而在接触孔中形成一个导电插塞，从而在接触孔内得到一个第一凹陷，其中，该第一凹陷由接触孔中的导电层所包围；
对保护层上的第一扩散阻挡层进行蚀刻，从而在接触孔内形成一个第二凹陷，其中，导电插塞的一部分由该第二凹陷所包围，且该第二凹陷由保护层、粘合层和绝缘层所包围；
将导电插塞的由第二凹陷所包围的部分除去，从而在接触孔中形成一个第三凹陷，其中，该第三凹陷由保护层、粘合层及绝缘层所包围，且第三凹陷的底部暴露出第一扩散阻挡层及接触孔中的导电插塞；以及
在第三凹陷中形成一个第二扩散阻挡层，并将粘合层上的保护层除去。
9.根据权利要求8所述的方法，还包括形成一个与第二扩散阻挡层相连的电容器的步骤。
10.根据权利要求8所述的方法，还包括在形成第二扩散阻挡层之后，在绝缘层上形成一个粘合层的步骤。
11.根据权利要求8所述的方法，其中，导电层由钨形成。
12.根据权利要求11所述的方法，其中，所述第二扩散阻挡层由从TiN、TaN、WN、TiAlN、TiSiN、TaAlN、TaSiN、RuTiN、RuTiO和CrTiN组成的组中选择的任一种形成。
13.根据权利要求12所述的方法，其中，该电容器包括一个铁电层。
14.根据权利要求13所述的方法，其中，该电容器包括一个由Ir形成的下电极。
15.根据权利要求8所述的方法，其中，该保护层由氧化物形成。
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