CN1465072A - 非易失性存储器中的导引门和位线分隔 - Google Patents

Abstract

沿着存储单元阵列的列分段(例如，快闪EEPROM系统的)导引线和位线。在一个实施例中，其中一个区段的导引线和位线一次连接到相应的全局导引线和位线。单个导引门区段中包括的存储单元的行数是单个位线线段中包括的行数的倍数，以便具有较少的导引门区段，通过减少导引门所需要的区段选择晶体管的数量，节省了大量的电路面积，因为这些晶体管必须大于用于选择位线线段的晶体管，才能处理更高的电压。在另一个实施例中，将局部导引门线线段结合起来，以便减少它们的数量，然后将每个区段的减少的数量直接与地址解码器连接，而不必在解码器的外面使用许多大型开关晶体管便能选择该区段。

Description

非易失性存储器中的导引门和位线分隔

技术领域

一般来讲，本发明涉及存储单元阵列，更具体来说，涉及将阵列内的长导电线分段以及按分段方式操作阵列的技术。虽然本发明可以应用于各种各样的存储单元阵列，但是此处描述的是在非易失性存储器中实现的，具体来说快闪电可擦除和可编程只读存储器(快闪EEPROM)。

背景技术

一种类型的阵列的存储单元是通过在所需要的存储单元上交叉的两个垂直导体上施加适当的电压，以矩形模式安排的，可对单个存储单元进行寻址。这些导体通常是沿着一行存储单元延伸的字线，以及沿着一列存储单元延伸的位线。此处要讨论的第一种类型的快闪EEPROM体系结构使用分别包括浮动栅存储晶体管和在相邻的源和漏极扩散层之间串联的选择晶体管。源和漏极扩散层连接到相邻的位线。每个字线都沿着一行连接到存储晶体管的控制门，并连接到存储单元的选择晶体管的门。这样的存储单元的结构以及使用它们的存储器阵列的体系结构的示例在下面的美国专利中给出，此处全部引用了这些专利：5,095,344、5,343,063、5,579,259和5,661,053。在这些示例中，是通过从通道将电子注射到其浮动栅来对存储单元进行编程的，并通过从浮动栅将电子移动到一个单独的擦除门来进行擦除的。

为了对读取和编程功能有更好的控制，这种形式的存储器的第二种类型将每个存储单元的控制门和选择晶体管门绝缘，将控制门连接到添加的导引门线，这些线沿着存储单元的列延伸。在这种形式的存储器中，字线只连接到选择晶体管的门。这第二种类型的存储单元在美国专利5,313,421中进行了描述，此处全部引用了该专利。浮动栅被擦除到字线。

为了提高阵列中的浮动栅的密度，第三种类型的存储单元包括两个浮动栅晶体管和一个位于它们之间的选择晶体管，三个晶体管位于相邻的源和漏极扩散层之间。导引门线在列方向上沿着浮动栅延伸，字线沿着行连接到存储单元的选择晶体管门。这种类型的存储单元在美国专利5,712,180(特别是它的图9A到10C)，6,103,573和6,151,248，以及2000年9月22日提出的待审批的申请系列09/667,344中进行了描述，此处全部引用了这些专利和申请。

为了改善大型存储器阵列的性能，上文提及的一种类型的阵列通常在列的方向上被分为较小的部分或子阵列。此处全部加以引用的美国专利5,315,541，将上文提及的第一种类型的存储器阵列的位线分成彼此之间绝缘的局部区段。每个区段的位线都可以通过区段选择晶体管连接到全局位线。上述专利5,712,180的图10C以及其随附的文本，描述了上文提及的第三种类型的存储器的分段，其特征在于，列延伸位线和导引门分成相等的区段。将存储器分段的主要动机是降低其电压需要迅速变化的线路的电阻和电容。随着阵列变得更大、更密，以及随着操作速度的提高，这种需要变得更大。

发明内容

根据本发明的一个方面，诸如上文提及的第二种或第三种类型之类的存储器阵列，其导引门线和位线都在列的方向上分段，但导引门线的线段比位线的线段长。因此，一个导引门线线段中包括的存储单元的行比一个位线线段中包括的行多。这样做是为了平衡短区段的优点与添加的电路面积和区段选择晶体管-将每个区段连接到该线的全局版本需要一个这样的晶体管-消耗的其他开销的缺点。由于施加到导引门的电压比施加到位线的电压高，一般来说，导引门线线段的选择晶体管在电路面积方面相对较大，而位线线段的电路面积可以保持相对较小。因此，对于将导引门线和位线分段，优点和缺点的平衡是不同的。结果，位线与导引门线相比，被分成的区段更短。

根据本发明的另一个方面，诸如上文提及的第二或者第三类型之类的存储器阵列，也将其导引门线分成若干个线段，而不是使用选择晶体管将每一区段的线连接到相应的全局线，每一区段的每N个导引门都连接在一起，并且所产生的N数量的每一区段的相互之间绝缘的全局导引门线直接连接到导引门解码器。数量N取决于特定的存储器，通常取决于一行中同时被编程的浮动栅存储元件在不干扰该行中的不被编程的存储单元上的电荷的情况下彼此之间的紧密程度。N＝4是一个示例。如此，消除了相对较大的导引区段选择晶体管。导引门解码器直接驱动正确的导引门线线段，而不会增大导引门解码器的复杂性。可以以与导引门相同的区段长度对位线进行分段，或者可以使之不同。在下面的对其示范实施例的说明中包括了本发明的其他方面、特点和优点，该说明应该与随附的图形一起使用。

附图说明

图1是作为示例可以实现本发明的各个方面的快闪EEPROM系统的方框图；

图2说明了根据第一个示例进行分段的图1的存储器阵列；

图3是在背景中描述的第二种类型的存储单元阵列的一部分的电路，用于图2和6的区段中；

图4是在背景中描述的第三种类型的存储单元阵列的一部分的电路，用于图2和6的区段中；

图5说明了当在图2的区段中时图3或4的存储单元的编程的一个方面；

图6说明了根据第二个示例进行分段的图1的存储器阵列；以及

图7说明了当在图6的区段中时图3或4的存储单元的编程的一个方面；

具体实施方式

在图1的方框图中一般性显示了可以利用本发明的各个方面的示例存储系统。大量的分别可寻址的存储单元11以普通的行和列的阵列排列，虽然也可以采用存储单元的其他物理布局。此处被指定为沿着存储单元的阵列11的列延伸的位线，通过线路15连接到位线解码器和驱动电路13并与之通电。在此说明书中指定为沿着存储单元的阵列11的行延伸的字线，通过线路17连接到字线解码器和驱动电路19并与之通电。沿着阵列11中的存储单元的列延伸的导引门，通过线路23连接到导引门解码器和驱动电路21并与之通电。解码器13、19和21中的每一个解码器都从存储控制器27通过总线25接收存储单元地址。解码器和驱动电路还通过相应的控制和状态信号线路29、31和33连接到控制器27。施加到导引门和位线的电压通过连接解码器和驱动电路13和21的总线22来协调。

控制器27可通过线路35连接到主机设备(未显示)。主机可以是个人计算机、笔记本电脑、数码相机、音频播放器，其他各种手提电子设备等等。图1的存储系统通常根据诸如PCMCIA、CompactFlash Association、MMCJ Association、Secure Digital(SD)Card Association之类的多个现有物理和电学标准之一以卡的形式实现。当采用卡的形式时，线路35在卡上以连接器连接，该连接器与主机设备的互补连接器相连接。许多卡的电接口遵循ATA标准，其特征在于，存储系统对于主机来说好像它是一个磁盘驱动器。还存在其他存储卡接口标准。作为卡形式的替代形式，在主机设备中嵌入了图1中显示的存储系统类型。

解码器和驱动电路13、19和21根据相应的控制和状态线路29、31和33中的控制信号，通过总线25，在阵列11的它们的被寻址的相应线路中生成适当的电压，以执行编程、读取和擦除功能。电路13内的许多读出放大器接收表示阵列11内的寻址存储单元的状态的电流或电压电平，并在读取操作期间通过线路41向控制器27提供有关那些状态的信息，可选地，还提供电路21的导引门驱动电平。优选情况下，使用了大量的读出放大器，以便能够并行地读取大量的存储单元的状态。在读取和编程操作期间，通常在一个阵列或子阵列内，通过电路19一次对存储单元的一行进行寻址，以便访问电路13和21选定的寻址行中的许多存储单元。在擦除操作期间，许多行中的每一行中的所有存储单元通常都作为一个区块一起寻址，以便同时进行擦除操作。然而，此结构和操作还有许多变化。

请参看图2，该图显示了根据第一个实施例的存储单元阵列11的结构。整个阵列的至少一部分被分成许多区段51、52、53，其每一个导引门都可从解码器21通过相应的开关晶体管61-64等等、67-70等等以及73-76组连接到全局导引门线路55-58等等。为简单起见，为每一个区段51、52、53只显示了四个导引门线路，但数百或成千上万个这样的线路比较典型，具体情况取决于每一行中的存储单元的类型和数量。这些开关晶体管组中的每一组的门都连接在一起，并通过相应的线路77、78、79连接到图2中显示的解码器的输出，为方便起见，连接到解码器21。或者，为了更有效地布置系统，门线路77、78、79可以连接到专用于该目的的解码器19的一部分。通过将相应的电压施加到门线路77、78、79等等，一次只有一个区段的导引门连接到全局导引门线路55-58。这会将连接到解码器输出的导引门线路的长度限制到一个导引线线段，与全阵列相比，即不分段的情况，从而降低导引门电压驱动驱动的线路的电阻和电容。当一个特定区段包含要编程的存储单元时，选择该特定区段，带有从主机读取的数据，或带有要读取到主机的数据。所选定的区段内的存储单元进一步由在字线和位线上施加相应的电压的解码器19和13进行寻址。

为简单起见，图2显示了区段51、52、53中的每一个区段，包含八行存储单元，因为对于每一个区段诸如64、128、256或更多行的情况更典型。阵列区段51内的四个字线的两个组83和84都连接到解码器19。同样，两个组85和86是区段52的组成部分，组87和88是区段53的组成部分。

由于相同的原因，通常将阵列11的位线分段也是理想的。但是每一个位线线段内包括的行数不必与每一个导引门线线段中的数量相同。因此，为清楚起见，图2的示例的位线线段显示在该图的右侧。在每一个导引门线线段内显示了两个位线线段，在此简化示例中，每一个区段都具有四行存储单元。阵列位线线段91和92是导引门线线段51的组成部分、位线线段93和94是导引门线线段52的组成部分，位线线段95和96位于导引线线段53内。当然，在阵列的每一个导引门线线段内可以有两个以上的位线线段，例如，四个位线线段，具体情况取决于许多因素。位线线段的数量甚至可以比导引门线线段数量少，其中，每一个位线线段都包含两个或更多导引门线线段，但是这样的情况的用处不大，因为位线作为敏感的写/读节点，从减少分段的寄生所获得的好处比从强制导引线路获得的好处更多。

图2的每一个位线线段都通过相应的开关晶体管连接到从解码器13出发的全局位线101、102、103、104。虽然为便于说明只显示了四个位线，但是实际使用的远比这个数量多得多，可以达到数百，甚至数千。每一个存储单元沿着阵列的行通常都有一个位线。当门被它们的共同的连接通过到解码器13的线路111驱动到相应的电压时，开关晶体管107、108、109、110等等将区段96的局部位线连接到全局位线101、102、103、104。为其他位线线段91、92、93、94和95中的每一个提供了一个类似的开关晶体管电路，如图2所示。通常，一次只有一个位线线段被向相应的开关晶体管组的门线路施加相应的电压的解码器13连接到全局位线。

选择不同的导引门线路和位线线段大小的一个原因是由于导引门和位线的区段晶体管需要不同的外形尺寸。这是因为，通常，导引门和位线在存储系统的操作期间接收不同的最大电压电平。例如，这里描述的快闪EEPROM阵列类型中的导引门在编程期间最多可以要求12伏特，而源和漏极扩散层可以在编程要求它们的关联位线被提高到六个伏特，在读取期间达到一个伏特。因此，导引门线路的单个开关晶体管的大小通常需要大于那些与位线连接的开关晶体管的大小。对存储系统是这样进行设计的，将由于许多区段而导致的短线提供的性能优点与由于区段的数量增大而使相关的开关晶体管的数量增大而必须提高集成电路芯片面积的成本相抵消。当该区域比较大时，通常使用的区段较少。在描述的技术中，这种折衷是对于导引门线路和对于位线独立地作出的。通过让导引门区段比位线线段需要较大的面积开销，在描述的存储器示例中，可以有更多的位线线段，因此位线长度比导引门线线段更短。

图3和4是可以在阵列11中使用的，因此任何一个都可以出现在图2的阵列区段内的两个替代的但相关的存储单元阵列电路的电路图。图3和4中的标注的字线、导引门线路和位线是退出图2的区段框的那些。图3显示了拆分通道存储单元的阵列的示例，每一个存储单元都具有一个浮动栅晶体管和选择门晶体管。图4显示了存储单元的阵列的示例，包括两个浮动栅晶体管，中间被选择晶体管分开。对于第二种和第三种类型的快闪EEPROM阵列，这些类型的阵列进一步的详细信息，在上文背景部分引用的专利中给出。

简而言之，请看图3，该图概要显示了一个存储单元115，其存储晶体管具有浮动栅116，导引门117连接到导引门线路118。选择晶体管包括连接到字线120的门119。在相邻的源和漏极区域121和122之间形成了这两个晶体管，它们分别连接到位线123和124。字线上的相应的电压连接相邻的位线123和124之间存储单元115，以便编程或读取它。

简而言之，请看图4，描述一个存储单元127。两个存储晶体管具有相应的浮动栅128和129，以及相应的导引门130和131。它们之间的选择晶体管具有一个选择晶体管门132，连接到字线133。在相邻的源和漏极区域134和135之间形成了存储单元晶体管，它们连接到相应的位线136和137。导引门连接到相应的内部线路138和139。不是将这些内部线路中的每一个线路连接到导引门解码器，相邻的存储单元中的相邻的线路连接在一起彼此通电，如图所示，以提供连接到导引门解码器的外部导引门线路140和141。这将降低解码器的复杂性，而不会限制阵列的操作。的确，在一种形式的阵列中，两个相邻的导引门线路都可以由横跨相邻的存储单元的两个导引门的一个材料带形成。

图5的图形说明了当按参考图2描述的方式实现时对图3或4的存储器阵列进行编程的一种方式。施加到给定导引门线路的电压外形取决于要存储在导引门线路所连接的寻址行的存储单元中的数据。图5通过显示其相对开始电压的示例提供了四状态存储单元的不同外形的指示。由于每一个导引门线路的电压是可独立于连接到正在编程的行的其他存储单元的其他导引门线路进行控制的，每一个导引门线路的电压电平都根据连接到导引线路的存储单元的编程的终极状态进行控制。图5中显示了四个状态0-3，但可以提供较少的或较多的状态，两个以上的状态叫做“多状态”。

可以参考图6来对本发明的第二个实施例进行说明，其特征在于，导引门解码器21′和选择门解码器19′与图1和2的相应的解码器21和19具有相同的功能，但由于它们与存储单元阵列连接方式的差异而有点不同。再次对阵列的导引门线路进行分段，形成区段51′、52′、53′等等，它们大体上与图2的区段51、52、53相同，使用图3或4的阵列电路类型中的任何一种。差异在于区段的导引门线路连接到解码器21′。

不是象图2的系统中的情况那样为一组全局线路提供外部导引门线路的连接，外部导引门线路从单个区段直接连接到图6中的导引门解码器21′，因此不必使用图2中的开关晶体管。但每一个外部导引门线路从所有区段到解码器21′的连接将要求如此大的解码器，以致于不切实际。因此，诸如用区段51′中的几个线路151所说明的每一个区段的外部导引门线路连接在一起，以形成数量较少的全局线路153，它们连接到导引门解码器21′。在此特定的示例中，每四个导引门线路151连接到共同的一个线路153。因此区段中有多少列，因此有多少导引门线路无关紧要，因为全局导引门线路的数量仍然相同。更一般来讲，当有N个线路153连接到解码器21′时，跨阵列的行的每N个导引门线路151连接到共同的一个线路153。区段51′、52′、53′中的每一个区段的导引门线路以同样的方式连接到解码器21′。

当在沿着正在被访问的一行存储单元被隔开的许多浮动栅存储元件上并行地执行的编程和读取功能，向所有隔开的存储单元的导引门施加共同的电压条件时，这种线数的减少是可能的。最大限度地减少与特定存储器阵列一起使用的全局导引线的数量N通常是理想的。该最小值N取决于沿着可以被同时访问以便编程或读取的行的存储单元的最小间距。通常，可以并行地访问图3的阵列的每四个浮动栅，例如，如此需要四次这样的访问，每一次都具有沿着行的每四个浮动栅的不同的集，以在整行或一行的相邻的区段上执行数据编程或读取功能。在四次访问的每一次访问期间，启用了线153的不同的线(图6)。如果只能同时对每八个浮动栅进行编程或读取，作为另一个示例，数量N的线153成为八，每八个线151之一连接到线153中的共同的一个线。正在被编程或读取的存储单元与一个或多个不正在被编程或读取的并放在中间的存储单元隔开，作为最大限度地降低模式敏感的和/或干扰条件的方式。影响可以在任何特定的存储器布局中使用的最小的N便是这种考虑。

如果在区段51′、52′、53′等等中使用图4的双浮动栅存储单元阵列代替图3的单浮动栅存储单元，并且N仍然是四，每四个这样的对中的一对相邻的导引门是并联的。这是因为，每一个外部导引门线都连接到相邻存储单元列中的两列浮动栅上面的导引门。这就允许沿着可以同时编程为八个中的一个(四个中的一个存储单元)的选择行将存储元件(浮动栅)分开，或密度为四个中有一个浮动栅，取决于如何以正在使用的特定的编程方法驱动其他阵列元件。在与本申请同时提出的以Raul-Adrian Cemea为发明人的标题为“双存储单元读取和写入技术”的申请专利系列No./中描述了一个这样的允许三个浮动栅中(那么N等于三)的一个同时编程的方法。此处全部引用了该申请。

根据图6的存储器的典型操作，在编程期间施加于单个导引门的电压取决于要编程到其列中的浮动栅的数据。图7显示了四个状态的每一个状态的示例起始编程电压。由于不能为图6的实施例的每一个导引门不同地设置此电压，施加在为一组存储单元的编程启用的一个全局导引门线153上的电压通过包括每一个状态的起始电压电平的外形增加。例如，要编程到状态1的存储单元在它们通过更改连接到那些存储单元的局部位线上的电压来进行如此编程之后从进程断开连接。存储单元的其余的集是以状态2的电平的导引门电压进行编程的，在那些被编程到该状态的存储单元正在断开连接的情况下，对存储单元的其余的集的编程以状态3的电平的导引门电压继续，直到存储单元的所有集都已经被编程。

为简单起见，图6未显示位线的分段。可以按图2所示的相同方式对位线进行分段，其中每一个导引区段内都有两个或更多位线线段。然而，由于在图6中不需要带有每一个导引区段的图2的大的开关晶体管组，每一个导引线线段中的行数可以减少。那么，它是通过较小的区段获得的性能改善和解码器21′的空间和复杂性之间的折衷，以便能够将地址解码为更大数量的全局导引门线。如果每一个导引线线段内的存储单元行的数量变得足够低，与每一个位线线段所需要的相同，使两种类型的区段在每一种中的行数方面相同。位线线段的最佳大小是独立于导引线线段大小来确定的。

虽然是以示范实施例对本发明进行描述的，但是，可以理解，在所附的权利要求的范围内对本发明进行保护。

Claims (15)

1.在以行和列排列的非易失性存储单元的阵列中的一种方法，所述阵列包括第一组并行导线，沿着存储单元的列延伸，并与第一种类型的元件接触，第二组并行导线，沿着存储单元的列延伸，并与第二种类型的元件接触，其中，施加到第二组线的最大电压高于施加到第一组线的最大电压，该方法包括：

操作以段的形式存在的第一组线，这些线段分别在第一批行上延伸，

分别通过第一种大小的选择晶体管将第一组线的线段连接到许多全局线中的第一组中的对应的一个，

操作以段的形式存在的第二组线，这些线段分别在第二批行上延伸，第二批行多于第一批行，以及

分别通过第二种大小的选择晶体管将第二组线的线段连接到许多全局线中的第二组中的对应的一个，第二种大小与第一种大小不同。

2.根据权利要求1所述的方法，其特征在于，第二组线的线段分别通过第二种大小的选择晶体管连接到许多全局线中的第二组中的对应的一个，第二种大小大于第一种大小。

3.一种数据存储器，包括：

一种以行和列排列的非易失性存储单元的阵列，

第一组并行导线，沿着存储单元的列延伸，并与第一种类型的元件接触，所说的第一组线被分成若干个线段，这些线段分别在存储单元的第一批行上延伸，

第一组全局线，

第一组第一种大小的开关晶体管在第一组导线线段的单个导线线段和第一组全局线的对应的全局线之间连接，

第二组并行导线，沿着存储单元的列延伸，并与第二种类型的元件接触，所说的第二组线被分成若干个线段，这些线段分别在存储单元的第二批行上延伸，所说的第二批多于第一批行，

第二组全局线，以及

第二组第二种大小的开关晶体管在第二组导线线段的单个导线线段和第二组全局线的对应的全局线之间连接，第二种晶体管大小大于第一种晶体管大小。

4.根据权利要求3所述的存储器，其特征在于：

存储单元分别在相邻的源和漏极扩散层之间至少包括一个浮动栅，位于通道的一部分上，导引门，位于浮动栅的上方，选择门，位于通道的另一部分上方，

第一种类型的存储单元元件包括扩散层，其特征在于，第一组线构成了位线，以及

第二种类型的存储单元元件包括导引门元件，其特征在于，第二组线构成了导引门线。

5.根据权利要求所述的4的存储器，其特征在于，存储单元的阵列行分别包括连接到行中的存储单元的选择门的字线。

6.根据权利要求4所述的存储器，其特征在于，存储单元分别正好包括两个浮动栅，位于每一个浮动栅上方的导引门，以及位于两个浮动栅之间的选择门。

7.根据权利要求3所述的存储器，其特征在于，第二批行的数量是第一批行的数量的整数倍数。

8.在衬底上形成的一种数据存储器，包括：

许多位线，在列方向上延伸，并在行方向上隔开，列方向和行方向彼此正交，所说的位线连接到在衬底上形成的源和漏极区域，

一种以行和列排列的非易失性存储单元的阵列，其特征在于，存储单元分别包括第一和第二种存储晶体管，每一种存储晶体管都具有存储元件，与相邻的源和漏极扩散层相对，在第一和第二种存储晶体管之间还有一个选择晶体管，

许多字线，在行方向上延伸，并在列方向上隔开，每一个字线都连接到一行中的存储单元的选择晶体管的门，

许多导引门线，在列方向上延伸，并在行方向上隔开，导引门线连接到一列存储单元的导引门，导引门位于浮动栅的上方，

以电子方式将导引门线分成若干个的线段的装置，这些线段分别包括第一批行，用于有选择地将每一个区段的导引门线连接到对应的全局导引门线组，

以电子方式将位线分成若干个的线段的装置，这些线段分别包括第二批行，用于有选择地将每一个区段的位线连接到对应的全局位线组，以及

其中，在一个导引门线线段内有两个或更多位线线段。

9.根据权利要求8所述的存储器，其特征在于，每一个导引门选择性连接装置和位线选择性连接装置包括开关晶体管，用于将每一个区段连接到所说的全局导引和全局位线的相应的组，并且，其中，导引门选择性连接装置的开关晶体管大于位线选择性连接装置的开关晶体管，以便处理更高的电压。

10.在以行和列排列的非易失性存储单元的阵列中的一种方法，所述阵列包括第一组并行导线，沿着存储单元的列延伸，并与存储单元导引门接触，第二组并行导线，沿着存储单元的列延伸，并与存储单元源和漏极区域接触，第三组并行导线，沿着存储单元的行延伸，并与选择晶体管门接触，该方法包括：

操作第一组段中的第一组线，这些线段分别在第一批行上延伸，其中，沿着行的每一个区段的第一组线的每N个线一起连接到共同的全局线，其中，N个全局线与每一个区段关联，以及

作为对发往存储器阵列的地址进行解码的结果，向一个区段的全局线施加适当的电压。

11.根据权利要求10所述的方法，此外还包括：

操作以段的形式存在的第二组线，这些线段分别在第二批行上延伸，第二批行的数量等于第一批行的数量，以及

分别通过选择晶体管将第二组线的线段连接到许多全局线中的第二组中的对应的一个。

12.在衬底上形成的一种数据存储器，包括：

许多位线，在列方向上延伸，并在行方向上隔开，列方向和行方向彼此正交，所说的位线连接到在衬底上形成的源和漏极区域，

一种以行和列排列的非易失性存储单元的阵列，其中，存储单元分别包括第一和第二种存储晶体管，每一种存储晶体管都具有浮动栅，与相邻的源和漏极扩散层相对，一个导引门，位于浮动栅上方，在第一和第二种存储晶体管之间还有一个选择晶体管，

许多字线，在行方向上延伸，并在列方向上隔开，每一个字线都连接到一行中的存储单元的选择晶体管的门，

许多导引门线，在列方向上延伸，并在行方向上隔开，每一个导引门线都连接到相邻的存储单元的导引门的两个相邻的列，以及

其中，导引门线分别被分成许多线段，这些线段跨第一批行，沿着行的每一个线段的每N个导引门线一起连接到共同的全局线，从而为每一个线段形成N个全局线，这些全局线直接与地址解码器连接。

13.根据权利要求12所述的存储器，还包括以电子方式将位线分成若干个的线段的装置，这些线段包括第二批行，用于有选择地一次将一个这样的区段的位线连接到对应的全局位线组。

14.根据权利要求13所述的存储器，其特征在于，第一和第二批行的数量相等。

15.根据权利要求12所述的存储器，其特征在于，N等于四。

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