CN1491428A - 带有超薄垂直体晶体管的快速存储器 - Google Patents

带有超薄垂直体晶体管的快速存储器 Download PDF

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Abstract

提供了具有超薄垂直体晶体管(200)的快速存储器的结构和方法。该快速存储器包括一个存储单元阵列，存储单元包括浮动栅极晶体管(200)。每个浮动栅极晶体管(200)包括从半导体基片(202)向外延伸的柱体(201)。该柱体(201)包括由氧化物层(208)垂直分开的单晶第一接触层(204)和第二接触层(206)。在柱体侧面形成单晶垂直晶体管(210)。该单晶垂直晶体管(210)包括将超薄单晶垂直第一源/漏区(214)和超薄单晶垂直第二源/漏区(216)分开的超薄单晶垂直体区(212)。浮动栅极(212)与超薄单晶垂直体区(212)和由绝缘层(220)从浮动栅极(212)分开的控制栅极(218)相对。

Description

带有超薄垂直体晶体管的快速存储器
对相关申请的引用
本申请与下列共同未决的共同转让的美国专利申请有关：“OpenBit Line DRAM with Ultra Thin Body Transistors”，代理卷号：1303.005US1，序列号：09/780,125；″Folded Bit Line DRAM withUltra Thin Body Transistors″，代理卷号：1303.004US1，序列号：09/780,130；″Programmable Logic Arrays with Ultra Thin BodyTransistors，″代理卷号：1303.007US1，序列号：09/780,087；和″Memory Address and Decode Circuits with Ultra Thin BodyTransistors，″代理卷号：1303.006US1，序列号：09/780,144″Programmable Memory Address and Decode Circuits with UltraThin Body Transistors，″代理卷号：1303.008US1，序列号：09/780,126，″In Service Programmable Logic Arrays with UltraThin Body Transistors，″代理卷号：1303.009US1，序列号：09/780,129，这些申请在同一天提交，每个申请的公开内容在此引作参考。
发明领域
本发明总体上涉及集成电路，特别是涉及带有超薄垂直体晶体管的快速存储器。
背景技术
半导体存储器，如动态随机存取存储器(DRAM)，在计算机系统中广泛用于存储数据。一个DRAM存储器典型地包括一个存取场效应晶体管(FET)和一个存储电容器。该存取FET允许在读写操作中，数据电荷在存储电容器中传入和传出。在刷新操作中，存储电容器上的电荷被周期性地刷新。
存储密度通常受制作过程中所采用的平版印刷处理所导致的最小平版印刷特征尺寸(F)限制。例如，当前生产能够存储256兆数据的高密度动态随机存取存储器(DRAM)要求每个数据位8F2的面积。本领域中需要提供更高密度的存储器，以进一步提高存储容量和减小制造成本。提高半导体存储器的存储容量要求减小每个存储单元的存取FET和存储电容器的大小。但是，其它特征，如亚阈值漏电流和α粒子感应的软错误，要求采用更大的存储电容器。因此，本领域需要在允许采用提供充分的抗漏电流和软错误性能的存储电容器的同时，提高存储密度。在更广的集成电路领域，也需要密集的结构和制作技术。
快速存储器单元是高密度要求的一种可能的解决方案。快速存储器包括一个单晶体管，具有高密度时还应当具有替换计算机系统中的硬盘数据存储器的能力。这将导致精密的机械系统被粗糙的、小而耐久的固态存储器组代替，这在计算机系统中具有重大的优点。于是，所需的是具有尽可能高密度和尽可能小尺寸的快速存储器。
但是，持续的缩放还会引起快速存储器的其它问题，因为快速存储器中的单晶体管与常规MOSFET技术的设计限制一样。即，持续缩放到深度亚微米区，即沟道长度小于0.1微米、100纳米、或1000时，会在常规晶体管结构中引起严重的问题。如图1所示，结深度将远小于1000的沟道长度，或者这意味着几百埃的结深度。这样浅的结很难通过常规的植入和扩散技术形成。为了抑制短沟道效应，如漏极感应的阻挡层降低、阈值电压降低(roll off)、和亚阈值导通，要求非常高的沟道掺杂。亚阈值导通在MOSFET技术中特别有问题，因为它缩短电容器单元上的电荷存储保持时间。这些非常高的掺杂水平导致漏电流增加和载流子迁移率降低。所以，因为载流子迁移率较低，不能通过缩短沟道长度来改善性能。
因此，本领域需要提供一种改进的快速存储器密度，同时避免短沟道的有害效应，如漏极感应的阻挡层降低、阈值电压降低、亚阈值导通、漏电流增加和载流子迁移率降低。同时，必须维持电荷存储保持时间。
发明内容
半导体存储器的以上提到的问题和其它问题由本发明解决，通过阅读和研究下面的说明可以理解。提供了具有超薄体的晶体管或表面空间电荷区随其它晶体管尺度的降低而降低的晶体管的系统和方法。
在本发明一个实施例中，快速存储器包括一个含有浮动栅极晶体管的存储单元阵列。每个浮动栅极晶体管包括一个从半导体基片向外延伸的柱。该柱包括由氧化层垂直分开的单晶第一接触层和第二接触层。沿柱的侧面形成一个单晶垂直晶体管。该单晶垂直晶体管包括一个超薄单晶垂直体区，其分开一个超薄单晶垂直第一源/漏区和一个超薄单晶垂直第二源/漏区。浮动栅极与超薄单晶垂直体区相对，一个控制栅极由一个绝缘层与浮动栅极分开。
本发明的这些和其它实施例、方面、优点、和特征中的一部分将在下面的说明中加以阐明，另一部分对于本领域的技术人员来说，通过参考下面的说明和附图，或通过本发明的实践，将会是显而易见的。本发明的方面、优点、和特征借助于所附权利要求中具体指出的手段、方法、和组合来实现和获得。
附图简述
图1是传统MOSFET晶体管的例子，示出当连续缩小到沟道长度小于0.1微米、100纳米、或1000的亚微米区时，这样的传统MOSFET的缺陷；
图2示出根据本发明沿柱体侧面形成的垂直超薄体晶体管；
图3A-3C示出根据本发明形成随后可以在其侧面上形成垂直超薄体晶体管的柱体的初始处理顺序；
图4A-4C示出上述结合图3A-3C描述的技术可以用整体CMOS技术或硅绝缘体(SOI)技术实现；
图5A-5C示出从图3A-4C提供的柱体形成实施例到在柱体侧面形成垂直超薄体晶体管的连续处理顺序；
图6A-6F示出根据本发明形成叠加的水平浮动栅极和控制栅极结构实施例的处理顺序；
图7A-7F示出根据本发明一个实施例的处理说明，通过该处理，可以沿垂直超薄晶体管体结构的侧面形成垂直浮动栅极和垂直控制栅极；
图8A-8E示出根据本发明一个实施例的处理说明，通过该处理，可以沿垂直超薄晶体管体结构的侧面形成垂直浮动栅极，并在上述垂直方向的浮动栅极上形成水平方向的控制栅极；
图9示出包括根据本发明形成的新颖的存储单元的电子系统的一个实施例的框图；
图10示出包括根据本发明形成的新颖的存储单元的存储阵列的一个实施例，其可以包括在诸如存储芯片/电路片上的存储设备中。
优选实施例说明
在下面对本发明的详细说明中，参考构成本说明一部分的附图，这些附图中以图解方式示出其中可以实现本发明的特定实施例。这些实施例用于以充分的细节说明本发明的各个方面，以使本领域的技术人员能够实现本发明。在不脱离本发明的范围的前提下，也可以采用其它实施例和进行变化。在下面的说明中，术语“晶片”和“基片”可以互换使用，总体上用来指其上形成集成电路的任何结构，也指制作集成电路过程中的各个阶段的结构。两个术语都包括掺杂和不掺杂的半导体、支持半导体或绝缘材料上的半导体的外延层、这样的层的组合、以及本领域公知的其它此类结构。下面的详细说明不能被看作限制意义，本发明的范围只是由权利要求限定。
图2示出根据本发明形成的超薄单晶垂直晶体管或存取FET200。如图2所示，存取FET200包括一个垂直超薄体晶体管，或者说超薄单晶垂直晶体管。根据本发明，存取FET200包括一个从半导体基片202向外延伸的柱体201。该柱体包括一个单晶第一接触层204和第二接触层206，二者由一个氧化层208垂直分开。在柱体201侧面形成超薄单晶垂直晶体管210。超薄单晶垂直晶体管210包括超薄单晶垂直体区212，其将超薄单晶垂直第一源/漏区214和超薄单晶垂直第二源/漏区216分开。超薄单晶垂直第一源/漏区214耦合到第一接触层204，超薄单晶垂直第二源/漏区216耦合到第二接触层。栅极218在与超薄单晶垂直体区212相对的位置形成，由薄栅极氧化层220将其与超薄单晶垂直体区212分开。
根据本发明的实施例，超薄单晶垂直晶体管210包括一个垂直长度小于100nm，水平宽度小于10nm的晶体管。因此，在一个实施例中，超薄单晶垂直体区212包括垂直长度(L)小于100nm的沟道。而且，超薄单晶垂直体区212的水平宽度(W)小于10nm。超薄单晶垂直第一源/漏区214和超薄单晶垂直第二源/漏区216的水平宽度小于10nm。根据本发明，超薄单晶垂直晶体管210是通过固相外延生长形成的。
本领域的普通技术人员通过阅读本说明书可以理解，具有本发明的超薄体的超薄单晶垂直晶体管提供一个表面空间电荷区，其随着其它的晶体管尺度缩小而缩小。本发明的该结构解决了增加密度和设计规则要求的问题，同时抑制了短沟道效应，如，漏极感应的阻挡层降低、阈值电压降低、和亚阈值导通。
图2示出n沟道型晶体管。但是，本领域的普通技术人员通过阅读本说明书还可以理解，通过替换掺杂类型可以颠倒此处描述的传导类型，因此，本发明同样可以应用于具有超薄垂直单晶p沟道型晶体管的结构。本发明不限于此。
图3A-3C示出形成随后可以在其侧面上形成垂直超薄体晶体管的柱体的初始处理顺序，作为形成根据本发明的快速存储器的一部分。建议的尺度对于0.1μm单元尺度(CD)技术来说是合适的，对于其它CD尺寸可以相应地缩放。在图3A的实施例中，采用了p型块硅基片310起始物料。例如通过形成单晶第一接触层312的离子注入、外延生长、或这些技术的组合，在基片310上形成n++和n+硅合成第一接触层312。根据本发明，第一接触层312的更重导电掺杂的较低部分还起比特线302的作用。第一接触层312的n++部分的厚度为期望的比特线302的厚度，大约在0.1-0.25μm之间。第一接触层312的总的厚度可以是大约0.2-0.5μm。在第一接触层312上形成厚约100纳米(nm)，0.1μm的氧化层314。在一个实施例中，氧化层314可以利用热氧化生长技术形成。利用形成多晶第二接触层316的公知技术，在氧化层314上形成n+硅的第二接触层316。第二接触层316的厚度小于等于100nm。
然后，在第二接触层316上沉积大约10nm厚的二氧化硅(SiO2)薄层318。在二氧化硅(SiO2)薄层318上沉积较厚的大约100nm的氮化硅层(Si3N4)，以形成垫层如318和320。这些垫层318和320可以利用任何合适的技术，如化学汽相沉积，来沉积。
应用光阻材料，并选择暴露，以提供掩膜，用于通过例如反应离子蚀刻(RIB)，定向蚀刻管沟325。定向蚀刻导致多个列条330，包括氮化物层320、垫氧化物层318、第二接触层316、氧化层314、和第一接触层312的层叠。管沟325被充分蚀刻，深度达到基片310的表面，从而提供导电掺杂的比特线302之间的隔离。除去光阻材料。现在，条330指向比特线302的方向，如列方向。在一个实施例中，条330的表面线宽大约为1微米或更小。每个管沟325的宽度可以大约等于条330的线宽。现在的结构如图3A所示。
在图3B中，隔离材料333，如SiO2，被沉积以填充管沟325。然后通过例如化学机械抛光/平整(CMP)将工作表面平面化。应用第二光阻材料，并选择暴露，以提供掩膜，用于在与比特线302正交的方向，如行方向上定向蚀刻管沟335。管沟335可以利用任何合适的技术形成，如反应离子蚀刻(RIE)。管沟335被蚀刻通过暴露的SiO2和暴露的氮化物层320、垫氧化物层318、第二接触层316、氧化层314的层叠，一直蚀刻进入第一接触层312，但进入的深度仅仅是足够剩下期望的比特线302的厚度，如保留典型地为100nm的比特线厚度。所述结构现在如图3B所示，具有独立限定的柱体340-1、340-2、340-3、和340-4。
图3C示出图3B所示结构的一个截面图，取自截切线3C-3C。图3C示出连续的比特线302连接任何给定列中相邻的柱体340-1和340-2。管沟335保留，用于随后在柱体的相邻行之间，如由柱体340-1和340-4形成的行和由柱体340-2和340-3形成的行，形成浮动栅极和控制栅极，这在下面说明。
图4A-4C示出结合图3A-3C描述的技术能够在整体CMOS技术基片或绝缘体上外延硅(SOI)技术基片上实现。图4A表示图3A-3C所示在轻微掺杂的p型整体硅基片410上形成的处理步骤的完整顺序，减去垫层。图4A所示结构类似于图3C中的截面图，示出一个连续的比特线402，其上形成柱层叠440-1和440-2。柱440-1和440-2包括n+第一层412、其上形成的氧化物层414、和在氧化物层414上形成的第二n+接触层416。
图4B表示图3A-3C所示在商用晶片如SIMOX上形成的处理步骤的完整顺序，减去垫层。如图4B所示，在基片410表面上存在一个掩埋的氧化物层411。图4B所示结构也类似于图3C中的截面图，示出一个连续的比特线402，其上形成柱层叠440-1和440-2，只是此处连续的比特线402由掩埋的氧化物层411与基片410分开。同样，柱440-1和440-2包括n+第一层412、其上形成的氧化物层414、和在氧化物层414上形成的第二n+接触层416。
图4C表示图3A-3C所示处理步骤的完整顺序，减去垫层，在绝缘体上形成硅岛，其中绝缘体413通过氧化物凹割形成。这样的处理包括下列文献中更详细描述的处理：美国专利No.5,691,230，1997年11月25日授予Leonard Forbes，发明名称为“Technique forProducing Small Islands of Silicon on Insulator(在绝缘体上制作小硅岛的技术)”，该文献在此引作参考。图4C所示结构也类似于图3C中的截面图，示出一个连续的比特线402，其上形成柱层叠440-1和440-2，只是此处连续的比特线402由绝缘体413与基片410分开，该绝缘体413通过如根据上述参考文献中的处理的氧化物凹割形成。同样，柱440-1和440-2包括n+第一层412、其上形成的氧化物层414、和在氧化物层414上形成的第二n+接触层416。因此，根据本发明，如图3A-3C所示形成柱体的处理步骤顺序可以包括如图4A-4C所示在至少三种不同类型的基片上形成柱体。
图5A-5C示出接着图3A-3C和图4A-4C中的任一个中提供的柱体形成实施例继续进行的处理顺序，以沿柱体侧面，如图3C中的柱体340-1和340-2，形成垂直超薄体晶体管。仅仅为了说明，图5A示出在p型基片510上形成的并且被管沟530分开的实施例柱体540-1和540-2。与结合图5A-5C提供的说明相似，图5A示出第一单晶n+接触层512，在一个实施例中，其一部分上整体形成有n++比特线502。在第一接触层512上的柱体540-1和540-2中形成氧化物层区514。图中示出第二n+接触层516在柱体540-1和540-2中的氧化物层区514上形成。并且SiO2垫层518和Si3N4分别在柱体540-1和540-2中的第二接触层516上形成。
图5B中，在柱体540-1和540-2上沉积轻微掺杂的p型多晶硅层545，并定向蚀刻该层，以在柱体540-1和540-2的侧壁550上留下轻微掺杂的p型材料545。在根据本发明的一个实施例中，轻微掺杂的p型多晶硅层被定向蚀刻，使得留在柱体540-1和540-2的侧壁550上的轻微掺杂p型材料545的宽度(W)或水平厚度为10nm或以下。所得结构示于图5B。
下面的处理步骤顺序将结合图5C描述。此时，可以应用如上所述相同的另一个掩膜步骤，以便从侧壁550的一部分上蚀刻掉多晶硅545，而只在柱体540-1和540-2的一个侧面留下多晶硅545——如果某些特定结构要求这样做的话，如只在柱体540-1和540-2的一面形成超薄体晶体管。
图5C中，示出只在柱体540-1和540-2的一面形成超薄单晶垂直晶体管或超薄体晶体管。在图5C中，晶片在大约550-700℃加热。该步骤中，多晶硅545将再结晶，并且将垂直发生横向外延固相再生长。如图5C所示，柱体540-1和540-2底部的单晶硅将作为该结晶生长的晶种，并将形成超薄单晶薄膜546，其可以用作超薄单晶垂直MOSFET晶体管的沟道。在图5C的实施例中——其中只在柱体一侧留下薄膜——结晶过程将垂直进行，并进入柱体540-1和540-2顶端的n+多晶第二接触材料/层516。但是，如果柱体540-1和540-2的两侧都被覆盖，结晶将在靠近柱体540-1和540-2顶端的中心留下一个晶界。该实施例示于图5D。
如图5C和5D所示，漏区和源区551和552将分别在沿柱体540-1和540-2的侧壁550的超薄单晶薄膜546中，通过n+掺杂从第一和第二接触层512和516向外扩散，在退火处理中形成。在退火处理中，超薄单晶薄膜546的这些带有n+杂质的部分将与垂直发生的横向外延固相再生长相似地结晶为单晶结构。漏区和源区551和552将被p型材料形成的垂直单晶体区552分开。在本发明一个实施例中，该垂直单晶体区的垂直长度将小于100nm。所得结构示于图5C或5D。通过阅读本说明书，本领域的普通技术人员可以理解。在该超薄单晶薄膜546上可以生长或沉积常规的栅极绝缘体。并且在管沟530中既可以形成水平栅极结构，也可以形成垂直栅极结构。
通过阅读本说明书，本领域的普通技术人员可以理解，漏区和源区551和552已经分别在超薄单晶薄膜546中形成，以形成本发明的超薄单晶垂直晶体管或超薄体晶体管的一部分。现在，超薄单晶薄膜546包括耦合到第一接触层512的超薄单晶垂直第一源/漏区551和耦合到第二接触层516的超薄单晶垂直第二源/漏区552。超薄p型单晶垂直体区553保留在氧化物层514的侧面或反面，并将第一源/漏区551耦合到第二源/漏区552。实际上，超薄p型单晶垂直体区553分别将源区和漏区551和552隔开，并且当由于作用电压而形成一个沟道时，可以电气耦合源区和漏区551和552。源区和漏区551和552以及超薄体区553分别通过在退火步骤中发生的横向固相外延再生长，由单晶材料形成。
结构的尺度现在包括超薄单晶体区553，其垂直长度小于100nm，其中，可以形成垂直长度小于100nm的沟道。尺度还包括漏区和源区551和552，其结深度由超薄单晶薄膜546的水平厚度限定，例如小于10nm。因此，本发明提供了远远小于器件沟道长度的结深度，并且随着设计规则的进一步收缩，可以进一步缩小。此外，本发明提供了具有超薄体的晶体管的一种结构，使得晶体管体中的表面空间电荷区随着其它晶体管尺度的缩小而缩小。实际上，通过物理上将MOSFET的体区做成超薄，如10nm或更小，表面空间电荷区被最小化。
通过阅读本说明书，本领域的普通技术人员可以理解，通过改变掺杂类型，此处所述的导电类型可以改变，因此本发明可以等同地应用于包括具有超薄垂直指向的单晶p沟道型晶体管的结构。本发明不限于此。从以上所述的处理说明，可以继续所述制作过程，在管沟530中形成多个不同的水平和垂直栅极结构实施例，以下结合附图描述。
图6A-6F示出结合本发明，形成此处称为水平替换栅极的叠加的水平浮动栅极和控制栅极实施例的处理顺序。下面的处理步骤中建议采用的尺度对于0.1微米CD技术是合适的，对于其它CD尺寸可以相应缩放。图6A表示类似于图3C所示的结构。即，图6A示出管沟630中沿柱体640-1和640-2侧壁的超薄单晶薄膜646。超薄单晶薄膜646在此处包括耦合到第一接触层612的超薄单晶垂直第一源/漏区651和耦合到第二接触层616的超薄单晶垂直第二源/漏区652。超薄p型单晶垂直体区653出现在氧化物层614的侧面或反面，并将第一源/漏区651耦合到第二源/漏区652。根据图6A所示的处理实施例，n+掺杂的氧化物层621或与本领域的普通技术人员将知道和理解的相同的PSG层通过例如CVD技术在柱体640-1和640-2上沉积。然后，该n+掺杂的氧化物层621被平面化，以去除柱体640-1和640-2的上表面。执行蚀刻处理，以在管沟630的底部留下大约50nm。然后，在柱体640-1和640-2上沉积未掺杂的多晶硅层622或未掺杂的氧化物层622，再次平面化以去除柱体640-1和640-2的上表面。然后，通过例如RIE蚀刻未掺杂的多晶硅层622，在氧化物层614侧面或反面的管沟630中留下100nm厚或更小。然后，另一个n+掺杂的氧化物层623或与本领域的普通技术人员将知道和理解的相同的PSG层通过例如CVD处理在柱体640-1和640-2上沉积。现在的结构示于图6A。
图6B示出制作步骤的下一顺序之后的结构。图6B中，应用热处理，以便将n型掺杂剂从PSG层，例如分别为621和623，扩散到垂直超薄单晶薄膜646中，以便附加地分别形成漏区和源区651和652。然后，如图6B所示，执行本领域的普通技术人员通过阅读本说明可以理解的选择蚀刻，以除去顶部PSG层623和未掺杂多晶硅层622或管沟中的氧化物层622。该结构示于图6B。
然后，在图6C中，按照本领域的普通技术人员将知道或理解的方式，通过例如热氧化，在超薄单晶垂直体区653的表面上生长超薄单晶垂直晶体管或超薄体晶体管的薄栅极氧化物625。然后，可以沉积掺杂的n+型多晶硅层642，以形成超薄单晶垂直晶体管或超薄体晶体管的栅极642。然后对该结构进行CMP处理，以便从柱体640-1和640-2的上表面去除掺杂的n+型多晶硅层642，并进行RIE蚀刻以形成超薄单晶垂直晶体管或超薄体晶体管的栅极642的期望厚度。在一个实施例中，掺杂的n+型多晶硅层642被RIE蚀刻，以形成整体的水平浮动栅极642，其一个垂直面小于100nm，与超薄单晶垂直体区653相对。然后，通过例如CVD处理沉积氧化物层644，并通过CMP处理进行平面化，以填充管沟630。根据上述技术执行蚀刻处理，从该结构上剥去氮化物层620。这可以包括使用磷酸的磷蚀刻处理。此时的结构示于图6C。
图6D示出下面的制作步骤顺序。图6D中，通过例如RIE对水平浮动栅极642顶部的氧化物层644进行掩膜和蚀刻，以除去将要形成共聚(interpoly)栅极绝缘体或控制栅极绝缘体的区域中的氧化物层644。接下来，形成共聚栅极绝缘体或控制栅极绝缘体660。共聚栅极绝缘体或控制栅极绝缘体660可以是热生长的氧化物层660或沉积的氮氧化物控制栅极绝缘层660，如本领域的普通技术人员所能知道和理解的。共聚栅极绝缘体或控制栅极绝缘体660的厚度形成为大约2-4nm。接下来，形成多晶硅控制栅极662。多晶硅控制栅极可以通过常规的平板印刷技术形成图案，然后通过例如CVD在水平方向的浮动栅极642上沉积多晶硅控制栅极线。另一个氧化物层可以通过例如CVD在该结构的表面上沉积，以便继续进一步的制作步骤。
通过阅读本说明书，本领域的普通技术人员可以理解，可以在柱体640-1和640-2的顶部形成与第二接触层616的接触，以继续数据线664的形成和标准BEOL处理。这些方法可以包括常规的接触孔、端子金属和层间绝缘体步骤，以完成单元和外围电路的配线。图6E是完成的结构的透视图。图6F是该结构沿截切线6F-6F的截面图。
可选地，上述制作顺序之后可以有减去替换栅极的步骤。在该替换实施例中，处理也是从类似于图5C所示的结构开始。但是，在图6A中，已经将等方(conformal)氮化物层沉积到大约10nm厚，然后定向蚀刻，将氮化物留在柱体的侧面上。生长热氧化物以绝缘源极线602或y地址线602的暴露段。然后将通过外延蚀刻(如，磷酸)将氮化物剥去，并在暴露的超薄单晶薄膜646的壁上生长大约1-2nm厚的薄隧道浮动栅极氧化物。N型多晶硅层将被沉积，以填充管沟(如，100nm)，并被平面化(如，通过CMP)，然后进行凹陷，使其稍微低于超薄单晶薄膜646顶部的平面。然后，进行如上所述的蚀刻处理，以便从所述结构剥去氮化物层。这可以包括使用磷酸的磷蚀刻。从图6C起，所述处理将如上所述继续，以完成所述结构。
图7A-7E示出一个实施例的处理说明，通过该处理，可以在垂直超薄晶体管体结构的侧面形成垂直浮动栅极和垂直控制栅极。这些结构可以由集成电路制作领域的普通技术人员通过阅读本说明书而实现。下面的处理步骤中建议的尺度对于0.1μmCD技术是合适的，对于其它CD尺寸可以相应地缩放。图7A表示类似于图5C所示的结构，即，图7A示出管沟730中沿柱体740-1和740-2侧面的超薄单晶薄膜746。超薄单晶薄膜746此时包括耦合到第一接触层712的超薄单晶垂直第一源/漏区751和耦合到第二接触层716的超薄单晶垂直第二源/漏区752。超薄p型单晶垂直体区753出现在氧化物层714的侧面或反面，并将第一源/漏区751耦合到第二源/漏区752。根据图7A所示的处理实施例，通过例如CVD沉积大约10nm的等方氮化物层，并定向蚀刻，以便只在柱体740-1和740-2的侧面保留。然后通过例如热氧化生长氧化物层721到大约20nm厚，以绝缘暴露的比特线条702。柱体740-1和740-2侧面的等方氮化物层防止沿超薄单晶薄膜746的氧化。然后利用本领域的普通技术人员已知或理解的常规剥离方法剥去氮化物层。现在的结构示于图7A。
如图7B所示，在暴露的超薄单晶薄膜746的侧面热生长薄隧道氧化物756。隧道氧化物756生长到大约1-2nm厚。通过例如CVD沉积n+掺杂的多晶硅材料或合适的金属750，以填充管沟到大约40nm或更少的厚度。然后通过例如CMP对该n+掺杂的多晶硅材料750平整化，并通过例如RIE使其凹陷到略低于超薄单晶薄膜746顶部平面的高度。然后，通过例如CVD沉积氮化物层761到大约20nm厚，以形成间隔，并定向蚀刻，分别在厚的氧化物层718和氮化物垫层720的侧面留下氮化物761。现在的结构如图7B所示。
图7C示出下面的处理步骤后的结构。图7C中，氮化物间隔761被用作掩膜，柱体列之间暴露的氧化物，如图3B中的氧化物333在源极线702之间被选择蚀刻到近似于源极线/y地址线702上的氧化物721的水平的深度。然后，再次使用氮化物间隔761作为掩膜，选择蚀刻暴露的n+掺杂的多晶硅材料750，直到源极线/y地址线702上的氧化物层721上停止。从而在管沟730中产生一对垂直方向的浮动栅极763。所得结构示于图7C。
图7D示出该制作过程实施例中接下来的顺序。图7D中，共聚浮动栅极绝缘体或控制栅极绝缘体760在管沟730中形成，以覆盖垂直方向的浮动栅极763。共聚栅极绝缘体或控制栅极绝缘体760可以是热生长的氧化物层760或沉积的氮氧化物控制栅极绝缘体760，本领域的普通技术人员可以理解。共聚栅极绝缘体或控制栅极绝缘体760的厚度大约形成为7-15nm。通过例如CVD沉积n+掺杂的多晶硅材料或合适的栅极材料762，将管沟或栅极通过槽730填充到大约100nm厚。然后通过例如CMP对n+掺杂的多晶硅材料762平整化，在厚氮化物垫层720上停止。然后通过例如RIE使n+掺杂的多晶硅材料762凹陷到近似于超薄单晶薄膜746的顶部平面。然后，从柱体740-1和740-2除去氮化物垫层720。该氮化物垫层可以利用磷蚀刻或其它合适的技术除去。然后通过例如CVD在该结构上沉积氧化物775，以覆盖表面。所得结构示于图7D。
通过阅读本说明书，本领域的普通技术人员可以理解，可以在柱体740-1和740-2的顶部形成到第二接触层716的连接，以继续数据线764的形成和标准BEOL处理。这些方法可以包括常规的接触孔、端子金属、和层间绝缘体步骤，以完成单元和外围电路间的配线。图7E是完成的结构的透视图。图7F是沿截切线7F-7F截取的截面图。
图8A-8E示出一个实施例的处理说明，通过该实施例，可以在垂直超薄晶体管体结构侧面形成垂直浮动栅极，在该垂直浮动栅极上可以形成水平方向的控制栅极。这些结构可以由本领域的普通技术人员通过阅读本说明书来实现。下面的处理步骤中建议的尺度适合于0.1μmCD技术，对于其它CD尺寸可以相应地缩放。图8A表示类似于图5C所示的结构，即，图8A示出管沟830中柱体840-1和840-2侧面的超薄单晶薄膜846。超薄单晶薄膜846此时包括耦合到第一接触层812的超薄单晶垂直第一源/漏区851和耦合到第二接触层816的超薄单晶垂直第二源/漏区852。超薄p型单晶垂直体区853出现在氧化物层814的侧面或反面，并将第一源/漏区851耦合到第二源/漏区852。根据图8A所示的处理实施例，通过例如CVD沉积大约10nm的等方氮化物层，并定向蚀刻，以便只在柱体840-1和840-2的侧面保留。然后通过例如热氧化生长氧化物层821到大约20nm厚，以绝缘暴露的比特线条802。柱体840-1和840-2侧面的等方氮化物层防止沿超薄单晶薄膜846的氧化。然后利用本领域的普通技术人员已知或理解的常规剥离方法剥去氮化物层。现在的结构示于图8A。
如图8B所示，在暴露的超薄单晶薄膜846的侧面热生长薄隧道氧化物856。隧道氧化物856生长到大约1-2nm厚。通过例如CVD沉积n+掺杂的多晶硅材料或合适的金属850，以填充管沟到大约40nm或更少的厚度。然后通过例如CMP对该n+掺杂的多晶硅材料850平整化，并通过例如RIE使其凹陷到略低于超薄单晶薄膜846顶部平面的高度。然后，通过例如CVD沉积氮化物层861到大约50nm厚，以形成间隔，并定向蚀刻，分别在厚的氧化物层818和氮化物垫层820的侧面留下氮化物861。现在的结构如图8B所示。
图8C示出下面的处理步骤后的结构。图8C中，氮化物间隔861被用作掩膜，柱体列之间暴露的氧化物，如图3B中的氧化物333在源极线802之间被选择蚀刻到近似于源极线/y地址线802上的氧化物821的水平的深度。然后，再次使用氮化物间隔861作为掩膜，选择蚀刻暴露的n+掺杂的多晶硅材料850，直到源极线/y地址线802上的氧化物层821上停止。从而在管沟830中产生一对垂直方向的浮动栅极863。所得结构示于图8C。
图8D示出该制作过程实施例中接下来的顺序。图8D中，在管沟830中沉积氧化物层880，以覆盖垂直方向的浮动栅极863。通过例如CMP对氧化物层880平整化，直到氮化物垫层820的厚度停止。然后通过例如RIE使氧化物层880凹陷到近似于超薄单晶薄膜846顶部平面。然后，从柱体840-1和840-2除去氮化物垫层820，氮化物间隔861也被除去。氮化物垫层820和氮化物间隔861可以利用磷蚀刻或其它合适的技术除去。在管沟830中的氧化物层880上和垂直方向浮动栅极863上形成共聚栅极绝缘体或控制栅极绝缘体860。该共聚栅极绝缘体或控制栅极绝缘体860可以是热生长的氧化物层860或沉积的氮氧化物控制栅极绝缘体860，本领域的普通技术人员可以理解。共聚栅极绝缘体或控制栅极绝缘体860的厚度大约在垂直方向的浮动栅极863上形成为2-4nm。通过例如CVD在共聚栅极绝缘体或控制栅极绝缘体860上和垂直方向的浮动栅极863上沉积n+掺杂的多晶硅材料或合适的栅极材料862，沉积到大约50nm厚。然后通过本领域普通技术人员知道或理解的方式对n+掺杂的多晶硅材料862图案化为水平条或控制栅极线。然后可以通过例如CVD沉积氧化物875，以覆盖表面。所得结构示于图8D。
通过阅读本说明书，本领域的普通技术人员可以理解，可以在柱体840-1和840-2的顶部形成到第二接触层816的连接，以继续数据线864的形成和标准BEOL处理。这些方法可以包括常规的接触孔、端子金属、和层间绝缘体步骤，以完成单元和外围电路间的配线。图8E是完成的结构的透视图。
图9示出根据本发明的电子系统901的一个实施例的框图。在图9所示实施例中，系统901包括：具有存储单元阵列902的存储设备900、地址解码器904、行访问电路906、列访问电路908、控制电路910、和输入/输出电路012。电路901包括处理器914或用于存储访问的存储控制器。存储设备900通过配线或金属线从处理器914接收控制信号，如WE*、RAS*和CAS*信号。存储设备900用于存储通过I/O线访问的数据。本领域的技术人员可以理解，也可以提供另外的电路和控制信号，存储设备900被简化，以便主要集中于本发明。至少一个存储单元902具有根据本发明该实施例的存储单元。
应当理解，图9所示实施例示出其中具有本发明的新颖存储单元的电子系统电路的实施例。如图9所示，系统901的例子用于提供对本发明的结构和电路的一种应用的总体理解，而不是要作为利用该新颖存储单元的电子系统的全部元素和特征的完全说明。此外，本发明可以等效地用于使用本发明地新颖存储单元的任何大小和类型的存储设备901，而不限于以上所述。本领域的普通技术人员可以理解，这样的电子系统可以制作为单插件处理单元，甚至可以制作在单个半导体芯片上，以减小处理器和存储设备之间的通讯时间。
包含如本说明书中所述的本发明的新颖存储单元的应用包括用于存储模块、设备驱动器、电源模块、通讯调制解调器、处理器模块、和专用模块中的电子系统，可以包括多层、多芯片模块。这样的电路也可以是各种电子系统如时钟、电视、个人电脑、汽车、工业控制系统、飞机等的子单元。
图10示出根据本发明的存储阵列1000的实施例，其可以包括在存储设备如存储芯片/电路中。图10所示存储阵列包括多个存储单元1002-0、1002-1…1002-N。该多个存储单元1002-0、1002-1…1002-N包括至少一个根据本发明形成的新颖存储单元。如图10所示，该多个存储单元通过多个比特线或数字线D0、D0*、D1、D1*…DN*耦合到多个读出放大器1006-1、1006-2…1006N。图10用于说明可以将本发明的新颖存储单元用于一种折叠比特线结构中的方法，以代替常规的折叠比特线存储阵列。通过阅读本说明书，本领域的普通技术人员将会理解，本发明的新颖存储单元还可以用于开放的比特线结构或任何其它的双绞数字线方案(digitline twist scheme)。本发明不限于此。
浮动栅极上存储的电荷的出现与消失通过寻址字线或控制栅极线和y-列/源极线而被读取，以形成特定浮动栅极处的地址一致性。控制栅极线将被驱动到例如1.0V的电压，而y-列/源极线将被接地，如果浮动栅极线没有充上电子，则垂直侧面晶体管将导通，以抑制该特定行上的比特线或数据线，表示该单元中存储的是“1”。如果该特定浮动栅极被充上存储的电子，该晶体管将不会导通，表示在该单元中存储的是“0”。这样，特定浮动栅极上存储的数据可以被读取。实际上，数据最方便的是通过不仅寻址单个数据线，而是寻址特定控制栅极线每一侧的两个数据线，以“比特对”被读出。数据是通过热电子注入而被存入单元的，对于0.1微米技术，数据线用较高的漏极电压如2伏驱动，控制栅极线用该值两倍范围内的某个标称值寻址。在晶体管沟道中产生的热电子将通过栅极或隧道氧化物注入到由寻址方式选定的晶体管的浮动栅极上。擦除是通过用负电压驱动控制栅极线，而用正偏压驱动晶体管的源极线实现的，从而总的电压差在3V数量级，使得浮动栅极的电子释放。数据将按“比特对”擦除，因为控制栅极两侧的浮动栅极将同时被擦除；该结构可以用于阵列的部分被同时擦除或复位的块寻址方案中。
结论
上述结构和制作方法是通过举例，根据带有超薄体晶体管的快速存储器来描述的，而不是通过限制。示出了不同类型的栅极结构，其可以用于三种不同类型的基片上，以构成快速存储器阵列。
可以看到，存储器中越来越高的密度要求导致了结构和晶体管的越来越小的尺度。常规的平面晶体管结构很难缩小到深度亚微米尺度的区域。本发明提供垂直存取或传递晶体管器件，这些器件是在沿氧化物柱体侧面生长的超薄单晶硅薄膜中制作的。这些具有超薄体区的晶体管可以自然缩小到越来越小的尺度，同时维持更小器件的性能优点。在快速存储器阵列中即实现了更高密度的更小尺度的优点，又实现了更好性能的优点。
本发明公开内容描述了一种快速存储器单元，其中与单个数据位关联的面积小于与制作该存储单元时所用的一个最小尺度晶体管和边界关联的面积。这是通过以下方式实现的：1.利用垂直晶体管，2.每个单元中有一个以上的晶体管或存储元件，3.寻址该单元的掩埋线的尺度小于最小特征尺寸。
直到256M比特那一代或以后的DRAM或快速存储器采用的单元结构限制在至少8F平方大小，其中“F”是最小特征大小。这主要是由半导体基片表面上的源极、栅极、和漏极的平面结构决定的。此处描述的结构通过采用垂直晶体管结构和掩埋控制栅极或地址线，使得单元表面面积最小化。超薄垂直体结构允许晶体管在小于100nm的尺度工作，从而进一步增加密度。存储单元的尺度基本上为最小的可能尺度，即，4F平方大小，但是，因为每个晶体管可以存储两位信息，所以，比特密度为每2F平方面积一位。于是，信息存储的密度大于每平方厘米5G比特。

Claims (61)

1.一种浮动栅极晶体管，包括：
从半导体基片向外延伸的柱体，其中，该柱体包括由氧化物层垂直分开的单晶第一接触层和第二接触层；
在该柱体的侧面形成的单晶垂直晶体管，其中该单晶垂直晶体管包括一个超薄单晶垂直体区，该区将超薄单晶垂直第一源/漏区与超薄单晶垂直第二源/漏区分开；
与超薄单晶垂直体区相对的浮动栅极；和
被一个绝缘层从浮动栅极分开的控制栅极。
2.如权利要求1所述的浮动栅极晶体管，其中所述超薄单晶垂直体区包括一个沟道，该沟道的垂直长度小于100nm。
3.如权利要求1所述的浮动栅极晶体管，其中所述超薄单晶垂直体区包括一个沟道，该沟道的水平宽度小于10nm。
4.如权利要求1所述的浮动栅极晶体管，其中所述超薄单晶垂直体区是通过固相外延生长形成的。
5.一种存储单元，包括：
从半导体基片向外延伸的柱体，其中，该柱体包括由氧化物层分开的单晶第一接触层和第二接触层；
在该柱体的侧面形成的单晶垂直晶体管，其中该单晶垂直晶体管包括：
耦合到第一接触层的超薄单晶垂直第一源/漏区；
耦合到第二接触层的超薄单晶垂直第二源/漏区；
在氧化物层的侧面形成的超薄单晶垂直体区，其中该单晶垂直体区将第一源/漏区耦合到第二源/漏区；和
与超薄单晶垂直体区相对，并且被栅极氧化物从超薄单晶垂直体区分开的浮动栅极；
由绝缘层从浮动栅极分开的控制栅极；
一个掩埋比特线，由单晶半导体材料形成，位于超薄单晶垂直体区下面，其中该掩埋比特线耦合到第一接触层；以及
耦合到第二接触层的数据线。
6.如权利要求5所述的存储单元，其中，掩埋比特线的掺杂比第一接触层重，并与第一接触层形成整体。
7.如权利要求5所述的存储单元，其中，超薄单晶垂直体区包括一个p型沟道，该沟道的垂直长度小于100nm。
8.如权利要求7所述的存储单元，其中，所述超薄单晶垂直体区的水平宽度小于10nm。
9.如权利要求5所述的存储单元，其中，所述柱体从半导体基片的一个绝缘部分向外延伸。
10.如权利要求5所述的存储单元，其中，所述半导体基片包括一个绝缘体上外延硅基片。
11.一种存储单元，包括：
从半导体基片向外延伸的柱体，其中，该柱体包括由氧化物层分开的单晶第一接触层和第二接触层；
在该柱体的侧面形成的单晶垂直晶体管，其中该单晶垂直晶体管包括：
耦合到第一接触层的超薄单晶垂直第一源/漏区；
耦合到第二接触层的超薄单晶垂直第二源/漏区；
在氧化物层的侧面形成的超薄单晶垂直体区，其中该
单晶垂直体区将第一源/漏区耦合到第二源/漏区；和
与垂直体区相对，并且被栅极氧化物从该垂直体区分开的浮动栅极；
由绝缘层从浮动栅极分开的控制栅极；
一个掩埋比特线，由单晶半导体材料形成，位于超薄单晶垂直体区下面，其中该掩埋比特线耦合到第一接触层；
耦合到第二接触层的数据线；以及
其中，浮动栅极在柱体顶面下的管沟中形成，用于寻址超薄单晶垂直体区。
12.如权利要求11所述的存储单元，其中，所述控制栅极在柱体顶面下的管沟中形成。
13.如权利要求11所述的存储单元，其中，所述浮动栅极包括一个水平方向的浮动栅极，其中所述水平方向的浮动栅极的一个垂直侧面的长度小于100nm。
14.如权利要求11所述的存储单元，其中，所述浮动栅极包括一个垂直方向的浮动栅极，该垂直方向的浮动栅极的垂直长度小于100nm。
15.一种快速存储单元，包括：
从半导体基片向外延伸的柱体，其中，该柱体包括由氧化物层分开的单晶第一接触层和第二接触层；
在该柱体相对的侧面形成的一对单晶垂直晶体管，其中每个单晶垂直晶体管包括：
耦合到第一接触层的超薄单晶垂直第一源/漏区；
耦合到第二接触层的超薄单晶垂直第二源/漏区；
在氧化物层的侧面形成的超薄单晶垂直体区，其中该单晶垂直体区将第一源/漏区耦合到第二源/漏区；
与垂直体区相对，并且被栅极氧化物从该垂直体区分开的浮动栅极；
其中，第一和第二超薄单晶垂直源/漏区的水平结深度远远小于超薄单晶垂直体区的垂直长度；
由绝缘层从浮动栅极分开的控制栅极；
一个掩埋比特线，由单晶半导体材料形成，位于单晶垂直体区下面，其中该掩埋比特线耦合到第一接触层；以及
耦合到第二接触层的数据线。
16.如权利要求15所述的存储单元，其中所述浮动栅极独立地位于柱体相对的侧面上的一对管沟中，从而每个浮动栅极都在柱体顶面下。
17.如权利要求16所述的存储单元，其中，所述控制栅极在柱体顶面下的管沟中形成。
18.如权利要求15所述的存储单元，其中，每个超薄单晶垂直体区包括一个p型沟道，该沟道的垂直长度小于100nm。
19.如权利要求15所述的存储单元，其中，所述掩埋的比特线与第一接触层形成整体，并由氧化物层从半导体基片上分开。
20.如权利要求15所述的存储单元，其中，每个浮动栅极包括一个水平方向的浮动栅极，该水平方向的浮动栅极的垂直边长度小于100nm。
21.如权利要求15所述的存储单元，其中，每个浮动栅极包括一个垂直方向的浮动栅极，该垂直方向的浮动栅极的垂直长度小于100nm。
22.一个存储单元阵列，包括：
从半导体基片向外延伸的多个柱体，其中，每个柱体包括由氧化物层分开的单晶第一接触层和第二接触层；
在柱体选定的侧面形成的多个单晶垂直晶体管，其中每个单晶垂直晶体管包括：
耦合到第一接触层的超薄单晶垂直第一源/漏区；
耦合到第二接触层的超薄单晶垂直第二源/漏区；
在氧化物层的对面的超薄单晶垂直体区，该单晶垂直体区将第一源/漏区耦合到第二源/漏区；
与垂直体区相对，并且被栅极氧化物从该垂直体区分开的浮动栅极；
多个掩埋比特线，由单晶半导体材料形成，位于阵列存储单元中的柱体下面，用于相互连接存储单元阵列中的列相邻柱体的第一接触层；以及
由绝缘层从每个浮动栅极分开的多个控制线。
23.如权利要求22所述的存储单元阵列，其中每个浮动栅极是在每个柱体顶面下的管沟中形成。
24.如权利要求23所述的存储单元阵列，其中每个浮动栅极包括一个水平方向的浮动栅极，该水平方向的浮动栅极的垂直边长度小于100nm，且其中该水平方向的浮动栅极被浮动栅极氧化物从列相邻柱体的管沟的相对侧面上的超薄单晶垂直体区分开。
25.如权利要求24所述的存储单元阵列，其中多个控制线位于浮动栅极的垂直上方。
26.如权利要求22所述的存储单元阵列，其中，每个单晶垂直体区包括一个p型沟道，该沟道的垂直长度小于100nm。
27.如权利要求22所述的存储单元阵列，其中，多个所述掩埋的比特线中的每一个由氧化物层从半导体基片上分开。
28.如权利要求22所述的存储单元阵列，其中，每个浮动栅极包括一个垂直方向的浮动栅极，该垂直方向的浮动栅极的垂直长度小于100nm。
29.一种快速存储单元阵列，包括：
从半导体基片向外延伸的多个柱体，其中，每个柱体包括由氧化物层分开的单晶第一接触层和第二接触层；
在每个柱体相对的侧面形成的一对单晶垂直晶体管，其中每个单晶垂直晶体管包括：
耦合到第一接触层的超薄单晶垂直第一源/漏区；
耦合到第二接触层的超薄单晶垂直第二源/漏区；
在氧化物层的侧面形成的超薄单晶垂直体区，该单晶垂直体区将第一源/漏区耦合到第二源/漏区；和
与垂直体区相对，并且被浮动栅极氧化物从该垂直体区分开的浮动栅极；
多个掩埋比特线，由单晶半导体材料形成，位于阵列存储单元中的柱体下面，用于相互连接存储单元阵列中的列相邻柱体的第一接触层；
由绝缘层从每个浮动栅极分开的多个控制线；和
耦合到行相邻柱体中的第二接触层的多个数据线。
30.如权利要求29所述的快速存储单元阵列，其中，每个浮动栅极在每个柱体顶面以下的管沟中形成，使得每个管沟容纳与该管沟相对侧面上的列相邻柱体中的超薄单晶垂直体区相对的一对浮动栅极，且其中该对浮动栅极由一个绝缘层分开。
31.如权利要求30所述的快速存储单元阵列，其中，该多个控制线在柱体顶面下的管沟内和所述对浮动栅极之间形成，且其中每个浮动栅极包括一个垂直方向的浮动栅极，该浮动栅极的垂直长度小于100nm。
32.如权利要求30所述的快速存储单元阵列，其中，该多个控制线位于浮动栅极的垂直上方。
33.如权利要求29所述的快速存储单元阵列，其中，每个浮动栅极包括一个水平方向的浮动栅极，该水平方向的浮动栅极的垂直边小于100nm，且其中该水平方向的浮动栅极被浮动栅极氧化物从列相邻柱体的管沟的相对侧面上的超薄单晶垂直体区分开。
34.如权利要求29所述的快速存储单元阵列，其中，该多个控制线位于浮动栅极的垂直上方。
35.如权利要求29所述的快速存储单元阵列，其中，每个单晶垂直晶体管的垂直长度小于100nm，水平宽度小于10nm。
36.一种电子系统，包括：
一个处理器；和
耦合到该处理器的存储设备，其中该存储设备包括一个存储单元阵列，且其中存储单元阵列中的每个存储单元包括：
从半导体基片向外延伸的多个柱体，其中，每个柱体包括由氧化物层分开的单晶第一接触层和第二接触层；
在每个柱体选定的侧面形成的单晶垂直晶体管，其中每个单晶垂直晶体管包括：
耦合到第一接触层的超薄单晶垂直第一源/漏区；
耦合到第二接触层的超薄单晶垂直第二源/漏区；
在氧化物层的对面的超薄单晶垂直体区，该单晶垂直体区将第一源/漏区耦合到第二源/漏区；
与垂直体区相对，并且被栅极氧化物从该垂直体区分开的浮动栅极；
多个掩埋比特线，由单晶半导体材料形成，位于阵列存储单元中的柱体下面，用于相互连接存储单元阵列中的列相邻柱体的第一接触层；以及
由绝缘层从每个浮动栅极分开的多个控制线。
37.如权利要求36所述的电子系统，其中每个浮动栅极在每个柱体顶面下的管沟中形成。
38.如权利要求36所述的电子系统，其中每个浮动栅极包括一个水平方向的浮动栅极，该水平方向的浮动栅极的垂直边小于100nm，且其中该水平方向的浮动栅极被浮动栅极氧化物从列相邻柱体的管沟的相对侧面上的超薄单晶垂直体区分开。
39.如权利要求36所述的电子系统，其中，该多个控制线位于浮动栅极的垂直上方。
40.如权利要求36所述的电子系统，其中，每个单晶垂直体区包括一个p型沟道，该沟道的垂直长度小于100nm。
41.如权利要求36所述的电子系统，其中，多个所述掩埋的比特线中的每一个由氧化物层从半导体基片上分开。
42.如权利要求36所述的电子系统，其中，每个浮动栅极包括一个垂直方向的浮动栅极，该垂直方向的浮动栅极的垂直长度小于100nm。
43.一种电子系统，包括：
一个处理器；和
耦合到该处理器的存储设备，该存储设备包括一个存储单元阵列，且其中该存储单元阵列包括：
从半导体基片向外延伸的多个柱体，其中，每个柱体包括由氧化物层分开的单晶第一接触层和第二接触层；
在每个柱体相对的侧面形成的一对单晶垂直晶体管，其中每个单晶垂直晶体管包括：
耦合到第一接触层的超薄单晶垂直第一源/漏区；
耦合到第二接触层的超薄单晶垂直第二源/漏区；
在氧化物层的侧面形成的超薄单晶垂直体区，该单晶垂直体区将第一源/漏区耦合到第二源/漏区；和
与垂直体区相对，并且被浮动栅极氧化物从该垂直体区分开的浮动栅极；
其中第一和第二超薄单晶垂直源/漏区的水平结深度远远小于超薄单晶垂直体区的垂直长度；
多个掩埋比特线，由单晶半导体材料形成，位于阵列存储单元中的柱体下面，用于相互连接存储单元阵列中的列相邻柱体的第一接触层；
由绝缘层从每个浮动栅极分开的多个控制线；和
耦合到行相邻柱体中的第二接触层的多个数据线。
44.如权利要求43所述的电子系统，其中，每个浮动栅极在每个柱体顶面以下的管沟中形成，使得每个管沟容纳与该管沟相对侧面上的列相邻柱体中的超薄单晶垂直体区相对的一对浮动栅极，且其中该对浮动栅极由一个绝缘层分开。
45.如权利要求44所述的电子系统，其中，该多个控制线在柱体顶面下的管沟内和所述对浮动栅极之间形成，且其中每个浮动栅极包括一个垂直方向的浮动栅极，该浮动栅极的垂直长度小于100nm。
46.如权利要求44所述的电子系统，其中，该多个控制线位于浮动栅极的垂直上方。
47.如权利要求43所述的电子系统，其中，每个浮动栅极包括一个水平方向的浮动栅极，该水平方向的浮动栅极的垂直边小于100nm，且其中该水平方向的浮动栅极被浮动栅极氧化物从列相邻柱体的管沟的相对侧面上的超薄单晶垂直体区分开。
48.如权利要求43所述的电子系统，其中，该多个控制线位于浮动栅极的垂直上方。
49.如权利要求43所述的电子系统，其中，每个单晶垂直晶体管的垂直长度小于100nm，水平宽度小于10nm。
50.一种形成浮动栅极晶体管的方法，包括：
形成从一个半导体基片向外延伸的柱体，其中，形成该柱体包括形成由氧化物层垂直分开的单晶第一接触层和第二接触层；
在该柱体的侧面形成单晶垂直晶体管，其中该单晶垂直晶体管包括一个超薄单晶垂直体区，该区将超薄单晶垂直第一源/漏区与超薄单晶垂直第二源/漏区分开；
形成与超薄单晶垂直体区相对的浮动栅极；和
形成被一个绝缘层从浮动栅极分开的控制栅极。
51.如权利要求50所述的方法，其中，形成超薄单晶垂直晶体管包括形成垂直长度小于100nm，水平宽度小于10nm的超薄单晶晶体管。
52.如权利要求50所述的方法，其中，形成超薄单晶垂直晶体管包括通过固相外延生长形成超薄单晶晶体管。
53.一种形成快速存储单元的方法，包括：
形成从半导体基片向外延伸的柱体，其中，形成柱体包括形成由氧化物层分开的单晶第一接触层和第二接触层；
在该柱体的侧面形成单晶垂直晶体管，其中形成每个单晶垂直晶体管包括：
在柱体上沉积第二导电类型的轻微掺杂的多晶硅层，并定向蚀刻该第二导电类型的多晶硅层，使得只在柱体的侧面保留；
对柱体退火，使得第二导电类型的轻微掺杂的多晶硅层再结晶，并垂直发生横向外延固相再生长，以形成第二导电类型的单晶垂直方向材料；
其中，所述退火使得第一导电类型的单晶第一和第二接触层作为晶种，从第一导电类型的单晶材料生长为第二类型的轻微掺杂的多晶硅层，以形成由现在的第二导电类型的单晶垂直方向的材料分开的第一导电类型的垂直方向第一和第二源/漏区；和
形成与垂直体区相对，并且被栅极氧化物从该垂直体区分开的浮动栅极；
形成由绝缘层从浮动栅极分开的控制栅极；
形成一个单晶半导体材料掩埋比特线，位于超薄单晶垂直体区下面，其中形成该掩埋比特线包括将该掩埋比特线耦合到第一接触层；
形成耦合到第二接触层的数据线；并且
其中，形成每个浮动栅极包括在柱体顶面下的管沟中形成每个浮动栅极，用于寻址超薄单晶垂直体区。
54.如权利要求53所述的方法，其中，在每个柱体顶面下的管沟中形成每个浮动栅极包括形成每个浮动栅极，使得每个管沟容纳与该管沟相对侧面上的列相邻柱体中的超薄单晶垂直体区相对的一对浮动栅极，且其中该对浮动栅极由一个绝缘层分开。
55.如权利要求54所述的方法，其中，形成控制线包括在柱体顶面下的管沟内和所述对浮动栅极之间形成控制线，且其中形成每个浮动栅极包括形成一个垂直方向的浮动栅极，该浮动栅极的垂直长度小于100nm。
56.如权利要求54所述的方法，其中，形成控制线包括形成位于浮动栅极垂直上方的控制线。
57.如权利要求53所述的方法，其中，形成每个浮动栅极包括形成一个水平方向的浮动栅极，其中该水平方向的浮动栅极被浮动栅极氧化物从列相邻柱体的管沟的相对侧面上的超薄单晶垂直体区分开，且其中该水平方向的浮动栅极的垂直边小于100nm。
58.如权利要求53所述的方法，其中，形成控制线包括形成位于浮动栅极的垂直上方的控制线。
59.如权利要求53所述的方法，其中，形成每个单晶垂直晶体管包括形成垂直长度小于100nm，水平宽度小于10nm的每个单晶垂直晶体管。
60.如权利要求53所述的方法，其中形成掩埋的比特线包括与第一接触层整体形成该掩埋的比特线，和形成由氧化物层从半导体基片分开的掩埋比特线。
61.一种形成快速存储单元阵列的方法，包括：
形成从半导体基片向外延伸的多个柱体，其中，形成每个柱体包括形成由氧化物层分开的单晶第一接触层和第二接触层；
在每个柱体相对的侧面形成一对单晶垂直晶体管，其中形成每个单晶垂直晶体管包括：
在柱体上沉积第二导电类型的轻微掺杂的多晶硅层，并定向蚀刻该第二导电类型的多晶硅层，使得只在柱体的侧面保留；
对柱体退火，使得第二导电类型的轻微掺杂的多晶硅层再结晶，并垂直发生横向外延固相再生长，以形成第二导电类型的单晶垂直方向材料；
其中，所述退火使得第一导电类型的单晶第一和第二接触层作为晶种，从第一导电类型的单晶材料生长为第二类型的轻微掺杂的多晶硅层，以形成由用第二导电类型的单晶垂直方向的材料形成的体区分开的第一导电类型的垂直方向第一和第二源/漏区；和
形成与垂直体区相对，并且被浮动栅极氧化物从该垂直体区分开的浮动栅极；
形成由单晶半导体材料形成的多个掩埋比特线，位于阵列存储单元中的柱体下面，用于相互连接存储单元阵列中的列相邻柱体的第一接触层；
形成由绝缘层从每个浮动栅极分开的多个控制线；和
形成耦合到行相邻柱体中的第二接触层的多个数据线。
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