CN1500292A - 具有垂直超薄体晶体管的开放位线动态随机存储器 - Google Patents

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Abstract

本发明提供用于开放位线DRAM器件的结构和方法。开放位线DRAM器件包括存储单元阵列。存储单元阵列中的各个存储单元包括从半导体衬底(810)向外延伸的支柱(840)。支柱(840)包括单晶体第一接触层(812)和被氧化层(814)隔开的单晶体第二接触层(816)。在各个存储单元中沿着支柱(840)的侧面形成单晶体垂直晶体管。单晶体垂直晶体管包括连接到第一接触层(812)的超薄单晶体垂直第一源极/漏极(851)区和连接到第二接触层(816)的超薄单晶体垂直第二源极/漏极(852)区，与氧化层(814)相对并且连接第一和第二源极/漏极区的超薄单晶体垂直体区(853)，以及与垂直体区相对并且被栅极氧化物(825)与其隔开的栅极(842)。用单晶体半导体材料形成并被设置在阵列存储单元的支柱(840)下面的多个埋藏位线(802)，用来互连存储单元阵列中列相邻支柱的第一接触层(812)。还包括多个字线(842)。各个字线(842)与多个埋藏位线(802)垂直地设置在支柱行之间的沟槽内，用于对邻接沟槽的单晶体垂直晶体管的栅极(842)寻址。

Description

具有垂直超薄体晶体管的 开放位线动态随机存储器
相关申请的交叉参考
本申请涉及到同一申请人共同未审结的以下美国专利申请：“Folded Bit Line DRAM with Ultra Thin Body Transistors，”代理人卷号1303.004USI，申请号09/780,130，“Programmable LogicArrays with Ultra Thin Body Transistors，”代理卷号1303.007USI，申请号09/780,087，“Memory Address and Decode Circuits withUltra Thin Body Transistors，”代理卷号1303.006US1，申请号09/780,144，“Programmabl e Memory Address and Decode Circuitswith Ultra Thin Body Transistors，”代理卷号1303.008US，申请号09/780,126，“In Service Programmable Logic Arrays with UltraThin Body Transistors，”代理卷号1303.009US，申请号09/780,129，和“Flash Memory with Ultra Thin Vertical Body Transistors，”代理卷号1303.003US1，申请号09/780,169，其每一个公开的内容在此引入作为参考。
发明领域
本发明一般涉及到集成电路，具体涉及到具有超薄体晶体管的开放位线动态随机存储器。
发明背景
计算机系统中广泛使用半导体存储器例如是动态随机存储器(DRAM)来存储数据。典型的DRAM存储单元包括一个接入场效应晶体管(FET)和一个存储电容。接入FET能够在读出和写入操作期间与存储电容往复传送数据电荷。存储电容上的数据电荷在刷新操作中被周期性刷新。
存储密度主要受最小平板印刷特征尺寸(F)的限制，最小平板印刷特征尺寸依赖于制作过程中使用的平板印刷工艺。例如对这一代能够存储256兆数据的高密度动态随机存储器(DRAM)而言，每一位数据需要的面积是8F2。本领域技术中需要提供更高密度的存储器，以便进一步提高数据存储容量和降低制造成本。提高半导体存储器数据存储容量需要缩小接入FET的尺寸和各个存储单元的存储电容。然而，诸如次门限漏电流和阿尔法粒子感应软误差等其它因素要求使用大的存储电容。因而在本领域技术中就需要在提高存储器密度的同时允许使用能够有效避免漏电流和软误差的存储电容。为了结构紧密和制造技术，还需要有更广泛的集成电路技术。
在千兆位及以上的DRAM中，随着密度要求越来越高，缩小单元面积就变得越来越关键。一种可能的DRAM构造是开放位线结构。
然而，MOSFET技术向沟道长度小于0.1微米，100nm或1000的深亚微米区的持续缩小会在常规的晶体管结构中造成明显的问题。如图1所示，结深度应该远远小于1000的沟道长度，或是说结深度只有几百埃。按常规的植入和扩散技术很难形成这样浅的结。需要极为高度的沟道掺杂来抑制短沟道效应，例如是漏极感应的势垒降低；门限电压下降，和次门限传导。次门限传导在DRAM技术中最成问题，它会缩短电容单元上的电荷存储保持时间。极高的掺杂水平会导致泄漏增大并降低载流子迁移率。因此，缩短沟道来改善性能因载流子迁移率降低而被否决。
因而在本领域技术中就需要在改进存储器密度的同时避免短沟道效应的有害效果，例如是漏极感应的势垒降低；门限电压下降，以及次门限传导，泄漏增大，和载流子迁移率降低。同时必须维持电荷存储保持时间。
发明内容
本发明能解决半导体存储器面临的上述问题和其它问题，并且阅读和研究以下的说明书后就能理解。所提供的系统和方法是用于具有超薄体的晶体管，或是晶体管的表面空间电荷区域随其它晶体管尺寸缩小而缩小的晶体管。
在本发明的一个实施例中提供了一种开放位线DRAM器件。这种开放位线DRAM器件包括一存储单元的阵列。存储单元阵列中的各个存储单元包括一个从半导体衬底向外延伸的支柱。支柱包括被氧化层隔开的单晶体第一接触层和单晶体第二接触层。在各个存储单元中沿支柱侧面形成单晶体垂直晶体管。单晶体垂直晶体管包括连接到第一接触层的超薄单晶体垂直第一源极/漏极区，连接到第二接触层的超薄单晶体垂直第二源极/漏极区，与氧化层相对并且连接到第一和第二源极/漏极区的超薄单晶体垂直体区，以及与垂直体区相对并且被栅极氧化物与其隔开的栅极。多个埋藏位线用单晶体半导体材料形成，且被设置在阵列存储单元中的支柱以下，与存储单元阵列中一列相邻支柱的第一接触层相互连接。还包括多个字线。各个字线与多个埋藏位线垂直地设置在行各支柱之间的沟槽中，对邻接沟槽的单晶体垂直晶体管的栅极寻址。
本发明还提供了一种制作开放位线DRAM器件的方法。该方法包括形成存储单元阵列。按照本发明，在存储单元阵列中形成各个存储单元包括形成从半导体衬底向外延伸的一个支柱。支柱的形成包括形成第一导电型单晶体第一接触层和形成被氧化层垂直隔离的第一导电型单晶体第二接触层。
在存储单元阵列中形成各个存储单元还包括沿支柱侧面形成单晶体垂直晶体管。单晶体垂直晶体管的形成包括在支柱上淀积一个第二导电型的轻微掺杂多晶硅层，并且直接蚀刻第二导电型的多晶硅层，仅在支柱的侧壁上保留。单晶体垂直晶体管的形成包括使支柱退火，让第二导电型的轻微掺杂多晶硅层再结晶，并且垂直地发生横向外延固相再生长以形成第二导电型的单晶体垂直取向材料。按照本发明，退火造成第一导电型的单晶体第一和第二接触层将第一导电型单晶体材料生长植入轻微掺杂的第二型多晶硅层，形成垂直取向的第一导电型的第一和第二源极/漏极区，被第二导电型现在的单晶体垂直取向材料隔开。单晶体垂直晶体管的形成还包括形成栅极，与被一层栅极氧化物隔开的第二导电型的单晶体垂直取向材料相对。
在存储单元阵列中形成各个存储单元还包括形成多个单晶体半导体材料的埋藏位线，将它们设置在阵列存储单元的支柱下，使多个埋藏位线各自连接到存储单元阵列中列相邻支柱的第一接触层。该方法进一步包括形成多个字线，与多个埋藏位线垂直设置。多个字线的形成包括在成行的支柱之间的沟槽中形成多个字线中的一个字线，用于对邻接沟槽的单晶体垂直晶体管的栅极寻址。
在以下的说明书中说明了本发明的上述及其它实施例，目的，优点和特征，本领域的技术人员参照本发明的说明书和附图或是通过对本发明的实践就能理解。本发明的目的，优点和特征是通过权利要求书中特指的装置，方法及其组合来实现的。
附图简介
图1是一种常规MOSFET晶体管的示意图，说明这种常规MOSFET晶体管随着沟道长度小于0.1微米，100nm或1000以下的深亚微米区的持续缩小而显现的缺点。
图2A的示意图笼统表示按照本发明的一种带垂直超薄体晶体管的开放位线DRAM的一个实施例。
图2B表示本发明用于开放位线体系的一个实施例，按照本发明，在实践中在支柱的相对侧面形成的每一垂直超薄体晶体管具有单独的字线/栅极。
图3的示意图表示按照本发明沿着支柱侧面形成的垂直超薄体晶体管。
图4A的立体图笼统表示按照本发明的开放位线存储器局部的一个
实施例。
图4B是图4A的俯视图，笼统表示包括超薄单晶体垂直晶体管的支柱。
图4C的立体图表示按照本发明的开放位线存储器阵列局部的另一
实施例。
图4D是沿图4C中4D-4D切线截取的截面图，笼统表示按照本发明的包括超薄单晶体垂直晶体管的支柱。
图5A-5C表示按照本发明形成支柱的一种初步处理顺序，此后在形成开放位线DRAM的过程中可以沿着该支柱的侧面形成垂直超薄体晶体管。
图6A-6C表示可以按体CMOS技术或绝缘体加硅(SOI)技术来实施结合图5A-5C所述的上述技术。
图7A-7D表示的处理顺序紧接着图5A-6C所提供的支柱形成实施例，沿着支柱的侧面形成垂直超薄体晶体管。
图8A-8C表示按照本发明形成水平栅极结构实施例，在此称为水平替代栅极的一种处理顺序。
图9A-9D表示按照本发明用来形成垂直栅极结构实施例的一种处理顺序。
优选实施例的说明
在以下对本发明的详细描述中要参照作为说明书一部分的附图，在图中用举例的方式表示了实现本发明的具体实施例。这些实施例的用意是充分详细地描述本发明的各个方面，使本领域技术人员能够实现本发明。可以采用其它实施例，并且不背离本发明的范围的前提下还能做出改变。在以下的说明书中，术语晶片和衬底是可以互换使用的，笼统表示在上面形成集成电路的任意结构，还用来表示集成电路制造的各个阶段中使用的这种结构。两种术语均包括掺杂和不掺杂的半导体，在支撑半导体或绝缘材料上的半导体外延生长层，这些层的组合，以及本领域中公知的其它此类结构。以下的具体说明没有限制的意义，本发明的范围仅受权利要求书的限定。
图2A的示意图笼统表示按照本发明的一种带垂直超薄体晶体管的开放位线DRAM的一个实施例。图2A笼统表示一个集成电路200，例如是半导体存储器件，它包括本发明所提供的存储单元阵列。如图2A所示，电路200包括存储单元阵列210，例如是210A和210B。各个阵列210包括M行和N列存储单元212。
在图2A的实施例中，各个存储单元包括传导器件，例如是n沟道单元接入场效应晶体管(FET)230。更具体的接入FET230包括至少一个也可以是两个栅极，用来控制接入FET230的第一和第二源极/漏极端子之间的导电。
接入FET230的第二源极/漏极端子被连接到存储电容232的存储节点。存储电容232的另一端连接到参考电压例如是地电压VSS。M行的每一行包括一条字线WL0，WL1...WLm-1，WLm，用作或是连接到接入FET230的第一栅极。在图2A所示的实施例中，M行的每行还包括一条字线R0，R2...Rm-1，Rm，连接到存储单元212中接入FET230的第二栅极。本领域的普通技术人员阅读过本文之后就能理解，每一接入FET230有两条字线对实现本发明并不是必须的，但是代表了本发明的一个实施例。每个接入FET230采用单一字线/栅极也能实现本发明，如图2B中所示。本发明并不受此限制。术语字线包括用来控制接入FET230的第一和第二源极/漏极端子之间导电的任何互连线。按照本发明，如下文所详述，接入FET230包括垂直超薄体晶体管230。
N列中的每列包括一条位线BL0，BL1...BLn-1，BLn。位线BL0-BLn被用来对存储单元212写入和读出数据。字线WL0-WLm和R0-Rm被用来启动接入FET230接入需要写入或读出的具体一行存储单元212。如图2A和2B所示，还包括寻址电路。例如用地址缓冲器214控制列解码器218，后者还包括读出放大器和连接到位线BL0-BLn的输入/输出电路。地址缓冲器214还控制行解码器216。行解码器216和列解码器218响应在读出和写入操作中提供给地址线220的地址信号有选择地接入存储单元212。地址信号通常是由外部控制器来提供，例如是微处理器或其它存储器控制器。各个存储单元212具有大致相同的结构，因而在此处只表示了一个存储单元212的结构。以下还要结合图3具体描述。
按照一种操作模型，电路200从地址缓冲器214接收特定存储单元212的地址。地址缓冲器214为行解码器216识别出特定存储单元212的一条字线WL0-WLm。行解码器216选择启动特定的字线WL0-WLm，从而启动连接到选定字线WL0-WLm的各个存储单元212的接入FET230。列解码器218选择特定寻址的存储单元212的一条位线BL0-BLn。对于写入操作，由输入/输出电路接收的数据被耦合到一条位线BL0-BLn，并通过接入FET230使选定存储单元212的存储电容232充电或放电，以代表二进制数据。对于读出操作，由其存储电容232上的电荷代表的存储在选定存储单元212中的数据被耦合到一条位线BL0-BLn，经过放大向输入/输出电路提供相应的电压电平。
按照本发明的一方面，如下所述，接入FET230的第一和第二栅极能够各自控制其第一和第二源极/漏极端子之间的导通。在本实施例中，单独操作特定的一条字线WL0-WLm和相应的一条字线R0-Rm就能在接入FET230的第一和第二源极/漏极端子之间实现并联切换功能。例如，通过单独启动字线WL0和字线R0，两条字线都连接到同一行存储单元212，可以由各个第一和第二栅极在相应的各个接入FET230中形成独立控制的反向通道，以实现第一和第二源极/漏极区之间的导通。
按照本发明的另一方面，接入FET230的第一和第二栅极能够各自控制其第一和第二源极/漏极端子之间的导通，但具体接入FET230的第一和第二栅极是同步启动的，不能独立操作。例如，若是通过同步启动字线WL0和字线R0，二者就被耦合到同一行存储单元212，若是通过第一和第二栅极能够各自在第一和第二源极/漏极区之间实现导通，在相应的各个接入FET230中就能形成同步启动的反向通道。
在本实施例中，当接入FET230处在导通状态时，第一和第二栅极的同步启动和关闭能够在接入FET230的电压分布范围内实现更好的控制。可以用同步启动和关闭来实现接入FET230的完善控制的完全耗尽的操作特性。
在第一和第二栅极同步或独立启动的另一实施例中，可以对接入FET230的第一和第二栅极施加不同的启动电压。例如，可以采用提供给同步启动的字线WL0和R0的不同电压，由此对接入FET230的第一和第二栅极提供不同的启动电压，以获得特殊需要的操作特性。同样可以对接入FET230的第一和第二栅极提供不同的关闭电压。例如是提供不同的关闭电压以同步关闭字线WL0和R0以及相应的接入FET230的第一和第二栅极，以便获得特殊需要的操作特性。同样可以提供不同的启动和关闭电压到独立操作的字线，如WL0和R0。
图3的示意图表示按照本发明形成的接入FET300，由它构成图2中所示存储单元212的一部分。如图3所示，接入FET300包括垂直超薄体晶体管，或者是称为超薄单晶体垂直晶体管。按照本发明，接入FET300的结构包括从半导体衬底302向外延伸的支柱301。支柱包括被一个氧化层308垂直隔离的单晶体第一接触层304和单晶体第二接触层306。沿着支柱301的侧面形成超薄单晶体垂直晶体管310。超薄单晶体垂直晶体管310包括超薄单晶体垂直体区312，用它将超薄单晶体垂直第一源极/漏极区314和超薄单晶体垂直第二源极/漏极区316隔开。在超薄单晶体垂直体区312对面形成与上述字线成整体的一个栅极318，并且用一个薄膜栅极氧化层320与其隔离。
按照本发明的实施例，超薄单晶体垂直体区312包括垂直长度(L)小于100毫微米的沟道。还有，超薄单晶体垂直体区具有小于10毫微米的水平宽度(W)。按照本发明，超薄单晶体垂直晶体管310是通过固相外延生长形成的。
图4A的立体图笼统表示按照本发明的开放位线存储器阵列410局部的一个实施例。图4表示的部分是包括超薄单晶体垂直晶体管430的六个存储单元401-1，401-2，401-3，401-4，401-5和401-6。按照本发明，这些超薄单晶体垂直晶体管430是按照结合图3所述沿着从半导体衬底400向外延伸的支柱侧面形成的。这些支柱被形成在位线402的导电段上，具体表示成位线BL0-BLn。在图4A所示的实施例中，第一字线406的导电段代表任一字线WL0-WLm，根据结合图2B所示的理想电路结构，在设置有特定的第一字线406的一个沟槽的一侧为超薄单晶体垂直晶体管430提供整体形成的第一栅极。第二字线408的导电段代表任一字线W0-Wm，在设置有特定的第二字线408的相邻沟槽中为超薄单晶体垂直晶体管430提供整体形成的第二栅极。
按照图3中所示，超薄单晶体垂直晶体管430是沿着从下层衬底410向外延伸的支柱侧面形成的。如下所述，衬底400包括成块半导体原材料，绝缘体加硅(SOI)原材料，或是在加工过程中由成块半导体原材料形成的SOI材料。
图4A表示采用成决硅处理技术的一个实施例。如图4A所示，支柱包括在成块硅衬底400上形成的n+硅层，产生第一接触层412和整体形成的n++导电掺杂的位线402，如图2A和2B中BL0-BLn所示限定了特定的一列存储单元。在n+第一接触层412上形成一个氧化层414。在氧化层414上形成另一个n+硅层，产生支柱中的第二接触层416。在第二接触层416上采用任何适当的技术形成存储电容432，该技术是本领域普通技术人员阅读说明书时都公知的。
在图4A的实施例中，字线WL0-WLm被设置(交指)在阵列410内。例如，第一字线406被设置在支柱401-1与401-3之间和支柱401-2与401-4之间的沟槽431内。第二字线408被设置在存储单元对的半导体支柱401-3与401-5之间和支柱401-4与401-6之间的沟槽432内。从图4A中还可以看出，沿着支柱侧面形成的超薄单晶体垂直晶体管430还通过第一接触层412接触到位线402。在本实施例中，位线402接触到成块半导体衬底400。
隔离沟槽提供相邻存储单元401-1，401-2，401-3，401-4，401-5和401-6的超薄单晶体垂直晶体管430之间的隔离。沿着位线方向的各列支柱被随后充满一种适当的绝缘材料例如是二氧化硅的沟槽420隔开。例如，一个沟槽420提供支柱401-1与401-2之间和支柱401-3与401-4之间的隔离。包括超薄单晶体垂直晶体管430的各行支柱被沟槽431和432交替隔开，沟槽中各自包含上述的字线WL0-WLm。这些字线WL0-WLm被下文所述的一个下层绝缘层与衬底400隔开，并且同样如下文所述被一层栅极氧化物与超薄单晶体垂直晶体管430(参见图3)的超薄垂直取向单晶体区隔开。沟槽431和432与位线402大体垂直地延伸。
按照一个实施例，各自的第一和第二字线406和408是由一种耐熔金属例如是钨或钛制成的。按照另一实施例，可以用n+掺杂的多晶硅形成第一和第二字线406和408。第一和第二字线406和408同样也可以各自采用其它合适的导体。本领域普通技术人员阅读过说明书之后都能理解，可以通过改变掺杂类型来使此处所述的导电类型反向，从而本发明同样适用于具有超薄垂直取向单晶体p-沟道型晶体管430的结构。本发明不限于此。
将第一和第二字线406和408掩埋在半导体下面，由垂直支柱的顶面在存储单元401-1，401-2，401-3，401-4，401-5和401-6的上部提供额外的空间，用来形成存储电容432。增加用来形成存储电容432的有效面积就有可能增大所获得的存储电容432的电容值。按照一个实施例，存储电容432是层叠电容，可以按本领域中公知的各种电容结构和制作程序来形成。也可以用其它技术来制作存储电容432。分别对第一和第二字线406和408的接触可以从存储器阵列410的外部制作。
图4B是图4A的顶视图，笼统表示包括超薄单晶体垂直晶体管430的支柱。图4B还表示在沟槽420中形成的绝缘体例如是氧化物424，用来提供包括超薄单晶体垂直晶体管430的支柱之间的隔离。在本实施例中，第一字线406处在给定一列中包括超薄单晶体垂直晶体管430的相邻支柱之间，例如是在连接到同一位线的支柱401-1和401-3之间。第一字线406在给定的一行中但是连接到不同位线402的包括超薄单晶体垂直晶体管430的相邻支柱401-1和401-2之间共享。第一字线406位于从支柱401-1和401-3之间延伸的沟槽431中。用栅极氧化物418将第一字线406与沟槽431侧面的支柱旁边的超薄单晶体垂直晶体管430中的垂直取向单晶体超薄体区隔开。
第二字线408在给定的一行中但是连接到不同位线402的包括超薄单晶体垂直晶体管430的相邻支柱之间，例如是在支柱401-1和401-2之间共享。第二字线408还处在同一列中包括超薄单晶体垂直晶体管430并且连接到同一位线402的相邻支柱之间，例如是在支柱401-1和401-3之间。第二字线408的结构关系与第一字线406的类似。
参见图4B的平面图，第一和第二字线406和408分别在包括超薄单晶体垂直晶体管430的支柱之间共享。结果是，各自只有一个表面线宽度被分配给每个存储单元。从第一字线406的中心线到第二字线408的中心线测得的各单元的行间距大约是3F，其中的F是最小平板印刷特征尺寸。F对应着由各个存储单元401-1，401-2，401-3，401-4，401-5和401-6中最小尺寸的半导体支柱的表面所代表的长度和宽度。在位线402的中心线之间测得的各单元的列间距大约是2F。这样，各个存储单元401-1，401-2，401-3，401-4，401-5和401-6的表面面积就大约是6F2。
图4C的立体图表示按照本发明的开放位线存储器阵列410局部的另一实施例。图4C表示的部分有六个包括超薄单晶体垂直晶体管430的存储单元401-1，401-2，401-3，401-4，401-5和401-6。按照本发明，这些超薄单晶体垂直晶体管430是参照图3所述沿着从半导体衬底400向外延伸的支柱侧面形成的。这些支柱形成在用位线BL0-BLn表示的位线402的导电段上。在图4C所示的实施例中，第一字线406A和406B的导电段代表任意一条字线WL0-WLm，根据参照图2A和2B所述的理想电路结构，它们在设置有特定的第一字线406A和406B的沟槽的相对一侧为超薄单晶体垂直晶体管430提供整体形成的第一栅极。第二字线408A和408B的导电段代表任意一条字线R0-Rm，它们在设置有特定的第二字线408A和408B的沟槽的相对一侧为超薄单晶体垂直晶体管430提供整体形成的第二栅极。字线WL0-WLm和字线R0-Rm被交替(交指)设置在阵列410内。
正如参照图3所述，超薄单晶体垂直晶体管430被形成在从下层衬底410向外延伸的支柱侧面。如下所述，衬底400包括成块半导体原材料，绝缘体加硅(SOI)原材料，或是在加工过程中由成块半导体原材料形成的SOI材料。
图4C表示采用成块硅处理技术的一个实施例。如图4C所示，支柱包括在成块硅衬底400上形成的n+硅层，产生第一接触层412和整体形成的n++导电掺杂的位线402，如图2A和2B中BL0-BLn所示限定了特定的一列存储单元。在n+第一接触层412上形成一个氧化层414。在氧化层414上形成另一个n+硅层，产生支柱中的第二接触层416。在第二接触层416上采用任何适当的技术形成存储电容432，这是本领域普通技术人员阅读过说明书之后都能理解的。
字线WL0-WLm被交替(交指)设置在阵列410内。例如，第一字线406A和406B被设置在支柱401-1与401-3之间和支柱401-2与401-4之间的沟槽431内，并且用一种绝缘材料例如是氧化物隔开。第二字线408A和408B被设置在存储单元对的半导体支柱401-3与401-5之间和支柱401-4与401-6之间的沟槽432内，并且被绝缘材料例如是氧化物隔开。从图4C中还可以看出，第一和第二字线406A，406B和408A，408B都是按沿着支柱侧面形成的超薄单晶体垂直晶体管430的栅极形成的，使字线连接到各行相邻支柱中的超薄单晶体垂直晶体管430，形成本发明的开放位线DRAM器件。同样如图4C中所示，沿着支柱侧面形成的超薄单晶体垂直晶体管430通过第一接触层412接触到位线402。在本实施例中，位线402接触到成块半导体衬底400。
隔离沟槽提供相邻存储单元401-1，401-2，401-3，401-4，401-5和401-6的超薄单晶体垂直晶体管430之间的隔离。沿着位线方向的各列支柱被随后充满一种适当的绝缘材料例如是二氧化硅的沟槽420隔开。例如，一个沟槽420提供支柱401-1与401-2之间和支柱401-3与401-4之间的隔离。包括超薄单晶体垂直晶体管430的各行支柱被沟槽431和432交替隔开，如上所述，沟槽中各自包含字线WL0-WLm和R0-Rm。这些字线WL0-WLm和R0-Rm被下文所述的一个下层绝缘层与衬底400隔开，并且同样如下文所述被一层栅极氧化物与超薄单晶体垂直晶体管430(参见图3)的超薄垂直取向单晶体区隔开。沟槽431和432与位线402大体上垂直地延伸。
按照一个实施例，各自的第一和第二字线406A，406B和408A，408B分别是由一种耐熔金属例如是钨或钛制成的。按照另一实施例，可以用n+掺杂的多晶硅形成第一和第二字线406和408。第一和第二字线406A，406B和408A，408B同样也可以采用其它合适的导体。本领域普通技术人员阅读说明书时都能理解，可以通过改变掺杂类型来使此处所述的导电类型反向，而本发明同样适用于具有超薄垂直取向单晶体p-沟道型晶体管430的结构。本发明不限于此。
将第一和第二字线406A，406B和408A，408B掩埋在半导体下面，由垂直支柱的顶面在存储单元401-1，401-2，401-3，401-4，401-5和401-6的上部提供额外的空间，用来形成存储电容433。增加用来形成存储电容433的有效面积就有可能增大所获得的存储电容433的电容值。按照一个实施例，存储电容433是层叠电容，可以按本领域中公知的各种电容结构和制作程序来形成。也可以用其它技术来制作存储电容433。分别对第一和第二字线406A，406B和408A，408B的接触可以从存储器阵列410的外部制作。
图4D是沿图4C中的切割线4D-4D截取的一个截面图，笼统表示包括超薄单晶体垂直晶体管430的支柱。如图4D所示，第一字线406A和406B被形成在与给定一列中包括超薄单晶体垂直晶体管430相邻的支柱431的相对侧面，例如是在连接到同一位线的支柱401-2和401-4之间。如图4C所示，第一字线406A和406B还在相邻的一列中但是连接到不同位线402的包括超薄单晶体垂直晶体管430的相邻支柱之间共享，由此形成开放位线DRAM器件。用栅极氧化物418将第一字线406A和406B与沟槽431各侧的支柱侧面的超薄单晶体垂直晶体管430中的垂直取向单晶体超薄体区隔开。
如图4D所示，第二字线408A和408B形成在与给定一列中包括超薄单晶体垂直晶体管430的支柱相邻的沟槽432的相对侧面，例如是在连接到同一位线的支柱401-4和401-6之间。如图4C中所示，第二字线408A和408B还在处于相邻列中但是连接到不同位线402的包括超薄单晶体垂直晶体管430的相邻支柱之间共享，由此形成开放位线DRAM器件。用栅极氧化物418将第二字线408A和408B与沟槽432各个侧面上支柱旁边的超薄单晶体垂直晶体管430中的垂直取向单晶体超薄体区隔开。第二字线408A和408B的结构关系与第一字线406A和406B的类似。
图5A-5C表示按照本发明形成支柱的一种初步处理顺序，此后作为形成开放位线DRAM的一部分可以沿着支柱形成垂直超薄体晶体管。建议的尺寸是采用0.1μm单元尺寸(CD)技术并且能按照其它CD尺寸来成比例变换。图5A的实施例采用一种p-型成块硅衬底510原材料。在衬底510上采用例如离子注入，外延生长，或是这些技术的组合形成一层n++和n+硅合成第一接触层512，形成单晶体第一接触层512。按照本发明，将第一接触层512更高浓度掺杂的下部也用作位线502。第一接触层512的n++部的厚度是所需位线502的厚度，它大约在0.1到0.25μm之间。第一接触层512的总厚度大约在0.2到0.5μm之间。在第一接触层512上形成厚度约为100毫微米(nm)，0.1μm或以下的氧化层514。按照一个实施例，可以用热氧化物生长技术形成氧化层514。在氧化层514上形成n+硅的第二接触层516，形成一个单晶体第二接触层516。形成第二接触层516的厚度在100nm或以下。
接着在第二接触层516上淀积一个大约10nm的薄二氧化硅层(SiO2)518。在薄二氧化硅层(SiO2)518上淀积一个厚度约为20到50nm的较厚的氮化硅层(Si3N4)520，形成焊盘层518和520。这些焊盘层518和520可以用任何适当的技术例如是化学蒸气淀积(CVD)淀积而成。
施加一种光刻胶并且选择性地曝光，为沟槽525的定向蚀刻提供一个掩模，例如是采用反应离子蚀刻(RIE)。定向蚀刻产生多个列条530，它包含氮化层520，焊盘氧化层518，第二接触层516，氧化层514和第一接触层512的层叠。沟槽525被蚀刻到足以到达衬底510表面532的深度，由此在导电掺杂位线502之间形成隔离。消除光刻胶。在位线502的方向上排列条530。按照一个实施例，条530的表面线宽度约在0.1微米或以下。各个沟槽525的宽度约等于条530的线宽度。目前在图5A中表示了这种结构。
在图5B中，淀积隔离材料532例如是SiO2来填充沟槽525。然后用化学机械抛光/找平(CMP)将加工面找平。施加第二种光刻胶并且选择性地曝光以为与位线502的方向垂直的沟槽535定向蚀刻提供一个掩模。可以用任何适当的技术例如是反应离子蚀刻(RIE)形成沟槽535。沟槽535被蚀刻穿透暴露的SiO2和暴露的氮化层520、焊盘氧化层518、第二接触层516及氧化层514的层叠，并且进入第一接触层512，但是仅仅达到足以留下所需位线502厚度的深度，例如是留下100nm的典型位线厚度。在图5B中表示这种结构，图中单独限定了支柱540-1，540-2，540-3和540-4。
图5C表示图5B中所示结构沿切线5C-5C截取的截面图。图5C表示连接任一给定列中相邻支柱540-1和540-2的连续位线502。在相邻各行支柱，例如是支柱540-1和540-4形成的行与支柱540-2和540-3形成的行之间保留沟槽535，用于此后如下所述形成字线。
图6A-6C表示可以按成块CMOS技术衬底或绝缘体加硅(SOI)技术衬底来实施结合图5A-5C所述的上述技术。图6A表示图5A-5C中所示处理步骤的完整顺序，减去形成在轻微掺杂的p-型成块硅衬底610上的焊盘层。图6A所示的结构与图5C中的截面图类似，表示了在上面已经形成支柱层叠640-1和640-2的一条连续位线602。支柱640-1和640-2包括n+第一接触层612，在其上面形成的氧化层614，以及在氧化层614上形成的第二n+接触层616。
图6B表示图5A-5C中所示处理步骤的完整顺序，减去形成在一种商用SOI晶片例如是SIMOX上的焊盘层。如图6B所示，掩埋的氧化层611出现在衬底610的表面上。图6B所示的结构仍然与图5C中的截面图类似，表示了在上面已经形成支柱层叠640-1和640-2的一条连续位线602，只是连续位线602在此处被掩埋的氧化层611与衬底610隔开。同样，支柱640-1和640-2包括n+第一接触层612，在其上面形成的氧化层614，以及在氧化层614上形成的第二n+接触层616。
图6C表示图5A-5C中所示处理步骤的完整顺序，减去焊盘层，在绝缘体上形成岛状的硅，其中绝缘体613是通过有氧切割形成的。这种方法包括在1997年11月25日授予Leonard Forbes的名为“Technique forProducing Small Islands of Silicon on Insulator”专利号为5,691,230的美国专利中详细描述的方法，该文献在此引入作为参考。图6C所示的结构仍然与图5C中的截面图类似，表示了在上面已经形成支柱层叠640-1和640-2的一条连续位线602，只是连续位线602在此处被绝缘体613与衬底610隔开，绝缘体是按照参考文献的方法通过有氧切割形成的。同样，支柱640-1和640-2包括n+第一接触层612，在其上面形成的氧化层614，以及在氧化层614上形成的第二n+接触层616。按照本发明，如图5A-5C中所示的形成支柱的方法步骤的顺序还可以包括如图6A-6C所示在至少三个不同类型的衬底上形成支柱。
图7A-7C表示的方法顺序紧接着图5A-5C所提供的支柱和图6A-6C中所示的任一衬底的形成实施例，沿着支柱例如是图5C中支柱540-1和540-2的侧面形成垂直超薄体晶体管。仅仅是出于解释的目的，在图7A中表示的实施例是形成在一个p-型衬底710上并且被沟槽730隔开的支柱740-1和740-2。与结合着图5A-5C的描述类似，图7A表示第一单晶体n+接触层712，它的一部分在一个实施例中是用一条n++位线702整体形成的。在第一接触层712上的支柱740-1和740-2中形成氧化层区714。图中所示的第二n+接触层716形成在支柱740-1和740-2中的氧化层区714上。另外，(SiO2)718和(Si3N4)720焊盘层分别如图所示形成在支柱740-1和740-2中的第二接触层716上。
在图7B中，在支柱740-1和740-2上面淀积一个轻微掺杂的p-型多晶硅层745，并且定向蚀刻留下支柱740-1和740-2侧壁750上的轻微掺杂的p-型多晶硅层745。在按照本发明技术的一个实施例中，对轻微掺杂的p-型材料745进行定向蚀刻，留下支柱740-1和740-2侧壁750上的轻微掺杂的p-型材料745，其宽度或是水平厚度在10nm或以下。在图7B中表示这种结构。
以下结合图7C来描述后续的方法步骤。在这一步可以采用与上述相同的另一个掩模步骤以各向同性地蚀刻掉一些侧壁750上的多晶硅745，如果是出于某种特定结构的需要，例如是要仅仅在支柱740-1和740-2的一个侧面形成超薄体晶体管，可以仅仅留下支柱740-1和740-2侧壁上的多晶硅745。
在图7C中表示了仅仅在支柱740-1和740-2的一侧形成超薄单晶体垂直晶体管或是超薄体晶体管的实施例。在图7C中，将晶片加热到约550到700摄氏度。在这一步骤，多晶硅745会再结晶，并且会垂直地发生横向外延生长固相再生。如图7C中所示，支柱740-1和740-2底部的单晶硅会种植这一晶体生长，并且会形成一个超薄单晶体薄膜746，它可以用做超薄单晶体垂直MOSFET晶体管的沟道。在图7C的实施例中，仅在支柱一侧留下薄膜，结晶会垂直进行并且进入支柱740-1和740-2顶上的n+多晶硅第二接触材料/层716。然而，如果支柱740-1和740-2的两侧被覆盖，结晶就会在支柱740-1和740-2顶部中心处附近留下晶界。图7D表示这一实施例。
如图7C和7D所示，在退火步骤中，通过n+掺杂在第一和第二接触层712和716中向外扩散，会沿着支柱740-1和740-2的侧壁在超薄单晶体薄膜746中分别形成漏极和源极区751和752。在退火步骤中，随着垂直地发生横向外延生长固相再生，超薄单晶体薄膜746中含有n+杂质的这些部位同样会再结晶成单晶体结构。该结构如图7C或7D中所示。本领域的普通技术人员阅读过说明书后就能理解。可以在这一超薄单晶体薄膜746上生长或淀积一个常规的栅极绝缘体。并且可以在沟槽730中形成水平或垂直的栅极结构。
本领域的普通技术人员阅读过说明书后就能理解，按照本发明，在超薄单晶体薄膜746中分别形成的漏极和源极区751和752构成了超薄单晶体垂直晶体管或是超薄体晶体管的一部分。此处的超薄单晶体薄膜746包括连接到第一接触层712的超薄单晶体垂直第一源极/漏极区751和连接到第二接触层716的超薄单晶体垂直第二源极/漏极区752。超薄p-型单晶体垂直体区753仍然沿着氧化层714的侧面或是在其对面，并且将第一源极/漏极区751连接到第二源极/漏极区752。超薄p-型单晶体垂直体区753能有效地隔离各个漏极和源极区751和752，并且在通过施加电压而形成一个沟道时从电路上连接漏极和源极区751和752。在退火步骤中发生的横向固相外延再生长可以用单晶体材料形成各个漏极和源极区751和752及超薄体区753。
该结构的尺寸包括垂直长度小于100nm的超薄单晶体区753，在其中可以形成一个垂直长度小于100nm的沟道。该尺寸还包括各个漏极和源极区751和752，它们具有的由超薄单晶体薄膜746的水平厚度所限定的结深度例如是小于10nm。因此，本发明所提供的结深度要远远小于器件的沟道长度，并且可以按照设计规定相应地收缩。本发明还为晶体管提供了一种带超薄体的结构，以使晶体管体内表面空间电荷区的规格随其它晶体管尺寸规格的所缩小而缩小。实际的表面空间电荷区因在物理上使MOSFET体区变超薄，比如10nm或以下而被缩小了。
本领域的普通技术人员阅读过说明书就能理解，可以通过改变掺杂类型来使此处所述的导电类型反向，而本发明同样适用于具有超薄垂直取向单晶体p-沟道型晶体管430的结构。本发明不受限于此。从上述方法的描述中看出可以继续执行制作方法，如下文中结合附图所述在沟槽730中形成若干不同水平和垂直栅极结构的实施例。
图8A-8C表示按照本发明形成水平栅极结构实施例或是在此称为水平替代栅极的一种方法的顺序。在以下的方法的步骤中建议的尺寸是0.1微米CD技术，并且可以按照其它CD尺寸来缩放。图8A表示的结构与图7C中所示类似。图8A表示在沟槽830中沿着支柱840-1和840-2的侧壁的一个超薄单晶体薄膜8 46。此处的超薄单晶体薄膜846包括连接到第一接触层812的一个超薄单晶体垂直第一源极/漏极区851和连接到第二接触层816的一个超薄单晶体垂直第二源极/漏极区852。沿着一个氧化层814的侧面或是对面有一个超薄p-型单晶体垂直体区853，并且将第一源极/漏极区851连接到第二源极/漏极区852。按照图8A所示的处理实施例，采用CVD技术将按照本领域技术人员所知的一个n+掺杂氧化层821或是PSG层淀积在支柱840-1和840-2上面。然后找平n+掺杂氧化层821，除去支柱840-1和840-2的顶面。执行一个蚀刻步骤，在沟槽830底部留下约50nm。接着在支柱840-1和840-2的上面淀积一个未掺杂的多晶硅层822或未掺杂的氧化层822，并且执行CMP找平，再次削去支柱840-1和840-2的顶面。然后用比如RIE蚀刻未掺杂的多晶硅层822，在沟槽830中留下100nm或以下的厚度。接着在支柱840-1和840-2上面用例如CVD工艺淀积另一个本领域技术人员所知的n+掺杂的氧化层823或是PSG层。所得的结构如图8A所示。
图8B表示遵循制作步骤的后序的结构。在图8B中施加热处理，使n-型杂质扩散到PSG层外，例如按821和823所示分别进入垂直超薄单晶体薄膜846中，分别形成额外的漏极和源极区851和852。接着，如图8B所示按照本领域普通技术人员阅读过上文后所能理解的方式执行选择性蚀刻，消除顶部PSG层823和沟槽830中未掺杂的多晶硅层822或是氧化层822。所得的结构如图8B所示。
接着在图8C中按照本领域技术人员公知的方式例如是通过热氧化为超薄单晶体垂直体区853表面上的超薄单晶体垂直晶体管或是超薄体晶体管生长一层薄栅极氧化物825。接着可以淀积掺杂的n+型多晶硅层842，为超薄单晶体垂直晶体管或是超薄体晶体管形成栅极842。对这一结构执行CMP处理，从支柱840-1和840-2的顶面上消除掺杂的n+型多晶硅层842并且用RIE蚀刻为超薄单晶体垂直晶体管或是超薄单晶体管形成所需厚度的栅极842。在一个实施例中，蚀刻掺杂的n+型多晶硅层842以形成一个整体形成的水平取向字线/栅极，它与超薄单晶体垂直体区853相对的垂直侧小于100毫微米。接着用比如CVD工艺淀积一个氧化层844，并用CMP工艺找平来填充沟槽830。按照上述技术执行一个蚀刻方法以从结构上剥离氮化层820。其中包括采用磷酸的磷蚀刻步骤。所得的结构如图8C所示。
本领域的普通技术人员阅读过说明书就能理解，可以在支柱840-1和840-2顶上形成与第二接触层816的接触以接续电容形成和标准的BEOL处理。
图9A-9D表示按照本发明用来形成垂直栅极结构实施例的一种方法的顺序。在以下的处理步骤中建议的尺寸是0.1微米CD技术，并且可以按照其它CD尺寸来缩放。图9A表示的结构与图7C中所示类似。图9A表示在沟槽930中沿着支柱940-1和940-2的侧壁950的一个超薄单晶体薄膜956。此处的超薄单晶体薄膜956包括连接到第一接触层912的一个超薄单晶体垂直第一源极/漏极区951和连接到第二接触层916的一个超薄单晶体垂直第二源极/漏极区952。沿着一个氧化层914的侧面或是对面有一个超薄p-型单晶体垂直体区953，并且将第一源极/漏极区951连接到第二源极/漏极区952。按照图9A所示的处理实施例，利用比如CVD淀积大约20nm的相似的钝氮化层，并且定向蚀刻以仅仅在侧壁950上留下一部分。然后用热氧化生长一个厚度约为50nm的氧化层921，用来隔离暴露的位线条902。然后用本领域普通技术人员所公知的常规的剥离工艺剥离氮化层。所得的结构如图9A所示。
如图9B所示，在超薄单晶体薄膜956的侧壁950上为超薄单晶体垂直晶体管或是超薄体晶体管生长一个薄栅极氧化层957。
在图9C中，淀积一层厚度在约50nm或以下的n+掺杂多晶硅材料或适当的金属941构成的字线导体。然后定向蚀刻字线导体941，仅仅留下支柱上垂直薄栅极氧化层957上的一部分形成隔离且垂直的整体形成的字线/栅极941A和941B。所得的结构如图9C所示。
在图9D中用CVD淀积一个氧化层954，用来填充相邻支柱940-1和940-2的隔离且垂直的整体形成的字线栅极941A和941B之间的沟槽930中的空隙。用CMP消除支柱940-1和940-2的顶部，找平氧化层954。然后用RIE对剩下的焊盘材料918和920进行蚀刻，消除支柱940-1和940-2的顶部。接着淀积CVD氧化物955覆盖支柱940-1和940-2的表面。所得的结构如图9D所示。本领域的普通技术人员阅读说明书时就能理解，本方法接下来可以执行存储电容形成和BEOL处理步骤。
本领域的普通技术人员阅读说明书时就能理解，以上的处理步骤产生的整体形成的垂直取向字线导体/栅极941A和941B可用做沿支柱940-1和940-2侧面的垂直栅极。这样产生的开放位线DRAM结构实施例与上文中图4C的立体图和沿图4D中的位线方向截取的截面图相似。
结论
以上按举例而不是限制的方式描述而是关于一种具有超薄体晶体管的开放位线DRAM的上述结构和方法。所揭示的不同类型的栅极结构可以用来在三种不同类型的衬底上形成开放位线DRAM存储器阵列。
已经看出，对DRAM提出的越来越高的密度要求导致其结构尺寸和晶体管越来越小。常规的平面晶体管结构难以缩小到深亚微米区的尺寸。本发明提供的垂直接入或传送晶体管器件是用沿着一个氧化物支柱的侧壁生长的超薄单晶硅薄膜制作的。尽管具有超薄体区尺寸的这些晶体管的本身尺寸越来越小，仍然能提供小型器件的优越性能。在开放位线存储器阵列中能够同时获得小尺寸，高密度和高性能的优点。

Claims (55)

1.一种晶体管，包括：
从半导体衬底向外延伸的支柱，其中支柱包括被氧化层垂直隔开的单晶体第一接触层和单晶体第二接触层；
沿着支柱侧面形成单晶体垂直晶体管，单晶体垂直晶体管包括超薄单晶体垂直体区，它将超薄单晶体垂直第一源极/漏极区和超薄单晶体垂直第二源极/漏极区隔开；以及
与超薄单晶体垂直体区相对的栅极。
2.按照权利要求1的晶体管，其特征是超薄单晶体垂直体区包括沟道，沟道的垂直长度小于100毫微米。
3.按照权利要求1的晶体管，其特征是超薄单晶体垂直体区的水平宽度小于10毫微米。
4.按照权利要求1的晶体管，其特征是超薄单晶体垂直体区是通过固相外延生长形成的。
5.一种存储单元，包括：
从半导体衬底向外延伸的支柱，其中支柱包括被氧化层隔开的单晶体第一接触层和单晶体第二接触层；
沿支柱侧面形成的单晶体垂直晶体管，其中单晶体垂直晶体管包括：
连接到第一接触层的超薄单晶体垂直第一源极/漏极区；
连接到第二接触层的超薄单晶体垂直第二源极/漏极区；
沿氧化层的侧面形成的超薄单晶体垂直体区，其中单晶体垂直体区将第一源极/漏极区连接到第二源极/漏极区；以及
与垂直体区相对并且被栅极氧化物与其隔开的栅极；
用单晶体半导体材料形成，并且被设置在超薄单晶体垂直体区下面的埋藏位线，其中埋藏位线连接到第一接触层；
连接到第二接触层的电容；以及
与埋藏位线垂直地设置在支柱顶面以下的沟槽中的字线，用于对栅极寻址。
6.按照权利要求5的存储单元，其特征是埋藏位线的掺杂浓度比第一接触层更高，并且是与第一接触层整体形成的。
7.按照权利要求5的存储单元，其特征是超薄单晶体垂直体区包括p-型沟道，其垂直长度小于100毫微米。
8.按照权利要求7的存储单元，其特征是超薄单晶体垂直体区的水平宽度小于10毫微米。
9.按照权利要求5的存储单元，其特征是支柱从半导体衬底的绝缘部位向外延伸。
10.按照权利要求5的存储单元，其特征是半导体衬底包括绝缘体加硅衬底。
11.按照权利要求5的存储单元，其特征是栅极包括水平取向栅极，其中水平取向栅极的垂直侧的长度小于100毫微米。
12.按照权利要求5的存储单元，其特征是栅极包括垂直取向栅极，其垂直长度小于100毫微米。
13.一种存储单元，包括：
从半导体衬底向外延伸的支柱，支柱包括被一个氧化层隔开的单晶体第一接触层和单晶体第二接触层；
沿支柱相对两侧形成的一对单晶体垂直晶体管，其中各个单晶体垂直晶体管包括：
连接到第一接触层的超薄单晶体垂直第一源极/漏极区；
连接到第二接触层的超薄单晶体垂直第二源极/漏极区；
沿氧化层的侧面形成的超薄单晶体垂直体区，由超薄单晶体垂直体区将第一源极/漏极区连接到第二源极/漏极区；以及
与垂直体区相对并且被栅极氧化物与其隔开的栅极；
用单晶体半导体材料形成，并且被设置在超薄单晶体垂直体区下面的埋藏位线，其中埋藏位线连接到第一接触层；
连接到第二接触层的电容；以及
一对字线，其中每一字线各自对一对单晶体垂直晶体管的一个栅极独立寻址。
14.按照权利要求13的存储单元，其特征是一对字线各自独立设置在支柱相对两侧的一对沟槽中，使一对字线与埋藏位线垂直，并且位于支柱的顶面之下。
15.按照权利要求13的存储单元，其特征是各个超薄单晶体垂直体区包括p-型沟道，p-型沟道的垂直长度小于100毫微米。
16.按照权利要求13的存储单元，其特征是埋藏位线是与第一接触层整体形成的，并且由一个氧化层与半导体衬底隔开。
17.按照权利要求13的存储单元，其特征是各个栅极包括水平取向的栅极，栅极的垂直侧长度小于100毫微米。
18.按照权利要求13的存储单元，其特征是各个栅极包括一个垂直取向的栅极，垂直取向的栅极的垂直长度小于100毫微米。
19.一种开放位线DRAM器件，包括：
存储单元阵列，其中存储单元阵列中的各个存储单元包括：
从半导体衬底向外延伸的支柱，其中支柱包括被氧化层隔开的单晶体第一接触层和单晶体第二接触层；
沿支柱侧面形成的单晶体垂直晶体管，其中单晶体垂直晶体管包括：
连接到第一接触层的超薄单晶体垂直第一源极/漏极区；
连接到第二接触层的超薄单晶体垂直第二源极/漏极区；
与氧化层相对的，并且连接第一和第二源极/漏极区的超薄单晶体垂直体区；以及
与垂直体区相对并且被栅极氧化物与其隔开的栅极；
用单晶体半导体材料形成，并且被设置在阵列存储单元的支柱下面的多个埋藏位线，用来与存储单元阵列中列相邻支柱的第一接触层互连；以及
多个字线，各个字线与多个埋藏位线垂直地设置在成行支柱之间的沟槽中，用于对邻接沟槽的单晶体垂直晶体管的栅极寻址。
20.按照权利要求19的开放位线DRAM器件，其特征是各个单晶体垂直体区包括p-型沟道，p-型沟道的垂直长度小于100毫微米。
21.按照权利要求19的开放位线DRAM器件，其特征是多个埋藏位线各自被氧化层与半导体衬底隔开。
22.按照权利要求19的开放位线DRAM器件，其特征是沿着一行支柱的各个栅极是与相邻沟槽内的多个字线之一整体形成的，且多个字线各自包括水平取向的字线，其与单晶体垂直体区相对的垂直侧小于100毫微米。
23.按照权利要求19的开放位线DRAM器件，其特征是沿着一行支柱的各个栅极是与相邻沟槽内的多个字线之一整体形成的，且多个字线各自包括垂直取向的字线，其垂直长度小于100毫微米。
24.一种存储器件，包括：
存储单元阵列，其中存储单元阵列中的各个存储单元包括：
从半导体衬底向外延伸的支柱，其中支柱包括被氧化层隔开的单晶体第一接触层和单晶体第二接触层；
沿各个支柱相对两侧形成的一对单晶体垂直晶体管，其中各个单晶体垂直晶体管包括：
连接到第一接触层的超薄单晶体垂直第一源极/漏极区；
连接到第二接触层的超薄单晶体垂直第二源极/漏极区；
沿着氧化层侧面形成，并且连接第一和第二源极/漏极区的超薄单晶体垂直体区；以及
与垂直体区相对并且被栅极氧化物与其隔开的栅极；
用单晶体半导体材料形成，并且被设置在阵列存储单元中支柱的下面的多个埋藏位线，用来与存储单元阵列中列相邻支柱的第一接触层互连；以及
多个字线，各个字线与多个埋藏位线垂直地设置在支柱行之间的沟槽中，用于对邻接沟槽的单晶体垂直晶体管的栅极寻址，并且沿着一行支柱的各个栅极是与相邻沟槽中的字线整体形成的。
25.按照权利要求24的存储器件，其特征是各个字线对行和列相邻的单晶体垂直晶体管的栅极寻址。
26.按照权利要求24的存储器件，其特征是各个支柱包括连接到第二接触层的电容。
27.按照权利要求24的存储器件，其特征是各个单晶体垂直体区的垂直长度小于100毫微米。
28.按照权利要求22的存储器件，其特征是各个单晶体垂直晶体管的垂直长度小于100毫微米，并且其水平宽度小于10毫微米。
29.按照权利要求22的存储器件，其特征是多个字线各自包括水平取向的字线，其与单晶体垂直体区相对的垂直侧小于100毫微米。
30.按照权利要求22的存储器件，其特征是多个字线各自包括一个垂直取向的字线，其与单晶体垂直体区相对的垂直长度小于100毫微米。
31.一种开放位线DRAM器件，包括：
存储单元阵列，其中存储单元阵列中的各个存储单元包括：
从半导体衬底向外延伸的支柱，其中支柱包括被氧化层隔开的单晶体第一接触层和单晶体第二接触层；
沿各个支柱相对两侧形成的一对单晶体垂直晶体管，其中各个单晶体垂直晶体管包括：
连接到第一接触层的超薄单晶体垂直第一源极/漏极区；
连接到第二接触层的超薄单晶体垂直第二源极/漏极区；
沿着氧化层侧面形成，并且连接第一和第二源极/漏极区的超薄单晶体垂直体区；以及
与垂直体区相对并且被栅极氧化物与其隔开的栅极；
用单晶体半导体材料形成，并且被设置在阵列存储单元中支柱的下面的多个埋藏位线，用来与存储单元阵列中列相邻支柱的第一接触层互连；以及
多个第一字线，各第一字线与多个埋藏位线垂直地设置在支柱行之间的沟槽中，用于对邻接沟槽第一侧的单晶体垂直晶体管的栅极寻址；以及
多个第二字线，各第二字线与多个埋藏位线垂直地设置在成行支柱之间的沟槽中，并且被绝缘体与各第一字线隔开，使第二字线邻接沟槽的第二侧，并且对邻接沟槽第二侧的单晶体垂直晶体管的栅极寻址。
32.按照权利要求31的开放位线DRAM器件，其特征是沿着邻接沟槽第一侧的一行支柱的各个栅极是与邻接沟槽的第一侧的多个第一字线之一整体形成的，而沿着邻接沟槽第二侧的一行支柱的各个栅极是与邻接沟槽的第二侧的多个第二字线之一整体形成的。
33.按照权利要求32的开放位线DRAM器件，其特征是第一和第二字线各自包括垂直取向字线，其垂直长度小于100毫微米。
34.按照权利要求31的开放位线DRAM器件，其特征是各个单晶体垂直晶体管的垂直长度小于100毫微米，且水平宽度小于10毫微米。
35.一种电子系统，包括：
处理器；以及
连接到处理器的开放位线DRAM器件，其中开放位线DRAM器件包括：
存储单元阵列，其中存储单元阵列中的各个存储单元包括：
从半导体衬底向外延伸的支柱，其中支柱包括被氧化层隔开的单晶体第一接触层和单晶体第二接触层；
沿着支柱侧面形成的一个单晶体垂直晶体管，它所具有的垂直长度小于100毫微米，且水平宽度小于10毫微米，各个单晶体垂直晶体管包括：
连接到第一接触层的超薄单晶体垂直第一源极/漏极区；
连接到第二接触层的超薄单晶体垂直第二源极/漏极区；
沿着氧化层侧面形成，并且连接第一和第二源极/漏极区的超薄单晶体垂直体区；以及
与垂直体区相对并且被栅极氧化物与其隔开的栅极；
用单晶体半导体材料形成并且被设置在阵列存储单元中支柱的下面的多个埋藏位线，用来与存储单元阵列中列相邻支柱的第一接触层互连；以及
多个字线，各个字线与多个埋藏位线垂直地设置在支柱行之间的沟槽中，用于对邻接沟槽的单晶体垂直晶体管的栅极寻址。
36.一种形成晶体管的方法，包括：
形成从半导体衬底向外延伸的支柱，其中支柱的形成包括形成第一导电型的单晶体第一接触层，并形成被氧化层垂直隔开的第二导电型的单晶体第二接触层；
沿着支柱侧面形成单晶体垂直晶体管，其中单晶体垂直晶体管的形成包括：
在支柱上面淀积第二导电型的轻微掺杂多晶硅层，并定向蚀刻第二导电型的多晶硅层，仅留下支柱侧壁上的部分；
将支柱退火，以使第二导电型的轻微掺杂多晶硅层再结晶，并且垂直地发生横向外延固相再生长，以形成第二导电型的单晶体垂直取向材料；并且
其中退火造成第一导电型的单晶体第一和第二接触层的第一导电型单晶体材料生长植入轻微掺杂的第二导电型多晶硅层，以形成垂直取向的第一导电型的第一和第二源极/漏极区，被第二导电型的单晶体垂直取向材料隔开；并且
形成栅极，与第二导电型的单晶体垂直取向材料相对。
37.按照权利要求36的方法，其特征是沿着支柱侧面形成单晶体垂直晶体管包括形成晶体管，以使晶体管的超薄单晶体垂直体区的水平宽度小于10毫微米。
38.按照权利要求36的方法，其特征是沿着支柱侧面形成单晶体垂直晶体管包括形成晶体管，以使晶体管的垂直沟道长度小于100毫微米，并具有第一和第二源极/漏极区，第一和第二源极/漏极区的水平宽度小于10毫微米。
39.一种形成存储单元的方法，包括：
形成一个从半导体衬底向外延伸的支柱，其中支柱的形成包括形成第一导电型的单晶体第一接触层，并形成被氧化层垂直隔开的第二导电型的单晶体第二接触层；
沿着支柱侧面形成单晶体垂直晶体管，其中单晶体垂直晶体管的形成包括：
在支柱上面淀积第二导电型的轻微掺杂多晶硅层，并定向蚀刻第二导电型的多晶硅层，仅留下支柱侧壁上的部分；
将支柱退火，以使第二导电型的轻微掺杂多晶硅层再结晶，并且垂直地发生横向外延固相再生长，以形成第二导电型的单晶体垂直取向材料；并且
其中退火造成第一导电型的单晶体第一和第二接触层的第一导电型单晶体材料生长植入轻微掺杂的第二导电型多晶硅层，以形成垂直取向的第一导电型的第一和第二源极/漏极区，被第二导电型的单晶体垂直取向材料隔开；并且
形成栅极，与第二导电型的单晶体垂直取向材料相对，并且被栅极氧化物与其隔开；
在支柱下面形成单晶体半导体材料，并连接到第一接触层的埋藏位线；
形成连接到第二接触层的电容；以及
在支柱顶面以下的沟槽中形成与埋藏位线垂直的字线，用于对栅极寻址。
40.按照权利要求39的方法，其特征是埋藏位线的形成包括形成埋藏位线，它的掺杂浓度比第一接触层更高，并且与第一接触层整体形成。
41.按照权利要求39的方法，其特征是沿着支柱侧面形成单晶体垂直晶体管包括形成晶体管，以使晶体管具有带p-型沟道的超薄单晶体垂直体区，沟道的垂直长度小于100毫微米。
42.按照权利要求41的方法，其特征是形成晶体管以使晶体管具有超薄单晶体垂直体区的步骤包括形成超薄单晶体垂直体区，以使其水平宽度小于10毫微米。
43.按照权利要求39的方法，其特征是在支柱下面形成单晶体半导体材料的埋藏位线的步骤包括形成埋藏位线，用绝缘层将其与半导体衬底隔开。
44.按照权利要求39的方法，其特征是形成栅极包括形成水平取向的栅极，其中水平取向栅极的垂直侧的长度小于100毫微米。
45.按照权利要求39的方法，其特征是形成栅极包括形成垂直取向的栅极，其垂直长度小于100毫微米。
46.一种形成开放位线DRAM器件的方法，包括：
形成存储单元阵列，其中存储单元阵列中各存储单元的形成包括：
形成从半导体衬底向外延伸的支柱，其中支柱的形成包括形成第一导电型的单晶体第一接触层，并形成被氧化层垂直隔开的第一导电型的单晶体第二接触层；
沿着支柱侧面形成单晶体垂直晶体管，其中单晶体垂直晶体管的形成包括：
在支柱上面淀积第二导电型的轻微掺杂多晶硅层，并定向蚀刻第二导电型的多晶硅层，仅留下支柱侧壁上的部分；
将支柱退火，以使第二导电型的轻微掺杂多晶硅层再结晶，并且垂直地发生横向外延固相再生长，以形成第二导电型的单晶体垂直取向材料；并且
其中退火造成第一导电型的单晶体第一和第二接触层将第一导电型单晶体材料生长植入轻微掺杂的第二导电型多晶硅层，以形成垂直取向的第一导电型的第一和第二源极/漏极区，第一和第二源极/漏极区被第二导电型的单晶体垂直取向材料隔开；并且
形成栅极，与第二导电型的单晶体垂直取向材料相对，并且被栅极氧化物与其隔开；
形成多个单晶体半导体材料的埋藏位线，并且设置在阵列存储单元中支柱的下面，以使多个埋藏位线各自连接到存储单元阵列中列相邻支柱的第一接触层；并且
形成与多个埋藏位线垂直设置的多个字线，其中多个字线的形成包括在支柱行之间的沟槽内各自形成多个字线当中的每一个，用于对邻接沟槽的单晶体垂直晶体管的栅极寻址。
47.按照权利要求46的方法，其特征是各个单晶体垂直晶体管的形成包括形成带p-型沟道的超薄体区，沟道的垂直长度小于100毫微米，且水平宽度小于10毫微米。
48.按照权利要求46的方法，其特征是多个埋藏位线的形成包括形成用氧化层与半导体衬底隔开的多个埋藏位线。
49.按照权利要求46的方法，其特征是多个字线的形成包括沿着一行支柱形成各个栅极，在邻接的沟槽中有多个字线之一，而多个字线各自的形成包括面对单晶体垂直晶体管形成水平取向的字线，其垂直侧小于100毫微米。
50.按照权利要求46的方法，其特征是多个字线的形成包括沿着一行支柱整体形成各个栅极，在邻接的沟槽中有多个字线之一，而多个字线各自的形成包括形成垂直取向的字线，其垂直长度小于100毫微米。
51.按照权利要求46的方法，其特征是在支柱行之间的沟槽中形成对单晶体垂直晶体管寻址的多个字线包括形成多个字线，以使各个字线对行和列相邻的单晶体垂直晶体管的栅极寻址。
52.一种形成存储器件的方法，包括：
形成存储单元的阵列，其中存储单元阵列中各存储单元的形成包括：
形成从半导体衬底向外延伸的支柱，其中支柱的形成包括形成第一导电型的单晶体第一接触层，并形成被氧化层垂直隔开的第一导电型的单晶体第二接触层；
沿着支柱的相对两侧形成一对单晶体垂直晶体管，其中一对中各自一个单晶体垂直晶体管的形成包括：
在支柱上面淀积第二导电型的轻微掺杂多晶硅层，并定向蚀刻第二导电型的多晶硅层，仅留下支柱的相对侧壁上的部分；
将支柱退火，以使第二导电型的轻微掺杂多晶硅层再结晶，并且垂直地发生横向外延固相再生长，以形成第二导电型的单晶体垂直取向材料；并且
其中退火造成第一导电型的单晶体第一和第二接触层将第一导电型单晶体材料生长植入轻微掺杂的第二导电型多晶硅层，以形成垂直取向的第一导电型的第一和第二源极/漏极区，第一和第二源极/漏极区被第二导电型的该单晶体垂直取向材料隔开；并且
形成一对栅极，各个栅极与第二导电型的单晶体垂直取向材料相对，并且被栅极氧化物与其隔开；
形成多个单晶体半导体材料的埋藏位线，并且设置在阵列存储单元中支柱的下面，以使多个埋藏位线各自连接到存储单元阵列中列相邻支柱的第一接触层；并且
在支柱行之间的沟槽内形成与多个埋藏位线垂直设置的多个第一字线，用于对邻接沟槽第一侧的单晶体垂直晶体管的栅极寻址；并且
在支柱行之间的沟槽内形成与位线垂直设置的多个第二字线，并且用绝缘体与各个第一字线隔开，以使第二字线邻接沟槽的第二侧，并对邻接沟槽第二侧的单晶体垂直晶体管的栅极寻址。
53.按照权利要求52的方法，其特征是多个第一字线的形成包括沿着邻接沟槽第一侧的一行支柱整体形成各个栅极，多个字线各自与沟槽的第一侧邻接，而多个第二字线的形成包括沿着邻接沟槽第二侧的一行支柱整体形成各个栅极，多个字线各自与沟槽的第二侧邻接。
54.按照权利要求53的方法，其特征是多个第一和第二字线各自的形成包括形成垂直取向的字线，其垂直长度小于100毫微米。
55.按照权利要求53的方法，其特征是各个单晶体垂直晶体管的形成包括形成垂直长度小于100毫微米，而水平宽度小于10毫微米的单晶体垂直晶体管。
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