CN1509497A - 半导体集成电路器件及其制造方法 - Google Patents

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Abstract

淀积氮化硅膜中使用的CVD装置(100)变为热分解源气体的热壁炉(103)和晶片(1)表面上形成膜的小室(101)互相分开的构造。在小室(101)的上方，设有热分解源气体用的热壁炉(103)，在其外周，设置可将炉内设定到最高1200℃左右高温气氛的加热器(104)。通过配管(105)、(106)向热壁炉(103)供应的源气体，在该炉内预先分解，其分解成分送到小室(101)的载片台(102)上边，在晶片(1)表面形成膜。

Description

半导体集成电路器件及其制造方法
技术领域
本发明涉及一种半导体集成电路器件及其制造方法，特别是，涉及在具有使用CVD(Chemical Vapor Deposition：化学气相淀积)法在衬底上边淀积氮化硅膜工序的半导体集成电路器件上应用有效的技术。
背景技术
就近年来微细化、高度集成促进LSI制造工艺来说，通过利用氧化硅膜与氮化硅膜的蚀刻速度差，或者在硅衬底上形成元件隔离沟(Shallow Groove Isolation：SGI浅槽隔离)，或者对MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘物半导体场效应晶体管)的栅电极，进行自调整(自对准)形成接触孔。关于这种元件隔离沟(SGI)的形成方法，例如在特开平11-16999号公报等上都有记载。并且，关于自对准接触(Self AlignContact：SAC)的形成方法，例如特开平11-17147号公报等上都有记载。
在上述元件隔离沟形成工序和自对准接触工序中使用的氮化硅膜，一般采用把甲硅烷(SiH4)等硅烷系气体和氨(NH3)或氮气(N2)用于源气体的CVD法来形成，但是大家都知道，该氮化硅膜中，引进来自源气体的大量氢。
特开2000-58483号公报(峰等人)指出，如果在包括p型多晶硅膜的栅电极上部到侧面淀积成为自对准接触阻挡膜的氮化硅膜，作为p型多晶硅膜中掺杂的硼(B)就扩散到栅绝缘膜和硅衬底，或使平带电压(Vfb)或阈值电压(Vth)变动，或使栅绝缘膜的可靠性恶化的这个问题。这个问题，一般认为原因是氮化硅膜中含有来自原料气体的氢增加硼扩散(加速扩散)。
作为解决上述问题的对策，该公报公开一种技术，使用不含氢的源气体淀积氮化硅膜，通过把膜中的氢浓度降低到1×1021atom/cc以下，抑制硼的加速扩散。就不含有氢的源气体来说，举例为诸如SiF4、SiCl4、SiBr4、SiI4这样的硅的卤素化合物和氮的混合气体。
特开2000-114257号公报(村冈等人)指出，用使用甲硅烷(SiH4)和氮的等离子CVD法淀积的氮化硅膜，因为膜中引入大量氢，将该膜用于栅绝缘膜的场合，发生MISFET(Metal InsulatorSemiconductor Field Effect Transistor：金属绝缘物半导体场效应晶体管)的热载流子恶化、漏电流增大等恶劣影响的这种问题。另一方面，又指出使用象SiF4这样的卤素硅化物代替甲硅烷的场合，虽然膜中没有引入氢，但是大量引入卤素，因此造成陷阱位置增加的问题。
作为解决上述问题的对策，该公报公开采用激发二氟化硅(SiF2)和氮的至少一方供给衬底的办法，形成氢和卤素含有量低的氮化硅膜技术。就获得激发二氟化硅的方法来说，公开了或通过微波放电，电激发四氟化硅(SiF4)，或使四氟化硅接触加热的Si块的方法。并且，作为把激发后的这些气体供给衬底的方法，还公开了在这两种气体进入反应槽以前，在为混合这些气体而设置的，与反应槽不同的预备槽内进行混合后供给反应槽的方法。
特开平11-46000号公报(坂本)公开一种技术，是把多晶硅用作半导体区的薄膜晶体管制造中，在多晶硅膜上边形成栅绝缘膜和层间绝缘膜的时候，采用以氧化硅膜构成栅绝缘膜，以氮化硅膜构成层间绝缘膜的办法，在干式蚀刻这两层绝缘膜形成到达多晶硅薄膜的接触孔工序中，降低多晶硅膜的过蚀刻量的技术。
并且，该公报中，由氢含有率高的下层氮化硅膜和氢含有率低的上层氮化硅膜构成上述层间绝缘膜。如果提高下层氮化硅膜的氢含有率，因为将大量的氢供给多晶硅膜中，所以多晶硅膜的晶体缺陷减少，使晶体管特性提高。另一方面，如果减少上层氮化硅膜的氢含有率，因为获得致密性针孔少的膜，所以使晶体管的绝缘耐压提高。
氢含有率不同的上述两层氮化硅膜，可使用等离子CVD装置连续淀积。氢浓度高的下层氮化硅膜，降低(250℃)衬底温度进行淀积，氢浓度低的上层氮化硅膜，升高(390℃)衬底温度进行淀积。
特开平9-289209号公报(园田等人)公开，采用把用作层间绝缘膜或钝化膜的氮化硅膜中的Si-H键合量规定为0.6×1021atom/cm-3的办法，抑制栅绝缘膜或隧道氧化膜中发生电子陷阱，防止晶体管的阈值变动的技术。上述氮化硅膜是用等离子CVD法淀积，该等离子CVD法使用具有甲硅烷(SiH4)或二氯硅烷(Si2H6)的Si-H键合气体。
特开2000-340562号公报(伊藤等人)指出，由于用于最终保护膜(最终钝化膜)等的氮化硅膜中含氢的影响，使MISFET的阈值电压变动，将缩短器件制品的寿命，存在负偏压温度不稳定性(Negative Bias Temperature Instability：NBTI)的问题。
作为抑制因氮化硅膜中的氢而引起器件特性变动的对策，该公报提出，把Si-N键合作为主构造，把Si-NH2键合作为从构造，在FTI(Fourier Transform Infrared Spectro-Photo：傅里叶变换型红外分光光度计)，使用Si-N键合强调峰的积分强度为Si-NH2键合强度峰的积分强度1000倍以上的氮化硅膜。
另外，关于使用一般远程等离子体的CVD炉等，公开在日本特许公开公报，例如特开平9-181055号公报(对应美国申请号08/570058，美国申请日95.12.11)、特开平10-154703号公报(对应美国申请号08/748883，美国申请日96.11.13)、特开平10-154706号公报(对应美国申请号08/746631，美国申请日96.11.13)、特开平10-163184号公报(对应美国申请号08/748960，美国申请日96.11.13)、特开平10-178004号公报(对应美国申请号08/748095，美国申请日96.11.13)、特开平10-189467号公报(对应美国申请号08/748049，美国申请日96.11.13)、特开平10-256244号公报(对应美国申请号08/747830，美国申请日96.11.13)、特开平12-74097号公报(对应美国申请号08/839007，美国申请日97.4.23)等上。
发明内容
在自对准接触的形成工序等中使用的氮化硅膜，通常采用高温下热分解象甲硅烷(SiH4)或二氯硅烷(Si2H6)的这种硅烷系气体和氨气的热壁型批量式热CVD装置进行淀积。
但是，最近的微细化后的MISFET，作为防止阈值电压低下的对策，正在促进分别由n型多晶硅构成n沟道型MISFET的栅电极，由p型多晶硅构成p沟道型MISFET，把两者共同作为表面沟道型，所谓双栅极CMOS(或CMIS(称为Complementary MetalInsulator Semiconductor：互补金属绝缘物半导体)构造的采用。
这个场合，在栅电极形成后的工序如果增加高温热处理，由p型多晶硅构成的栅电极中p型杂质(硼)就通过栅氧化膜扩散到半导体衬底(阱)内，有使MISFET的阈值电压变动的危险，所以栅电极形成后的工序淀积氮化硅膜时，要求降低源气体的热分解温度。
并且，为了提高微细化后的MISFET工作特性，需要形成浅pn结构成源和漏，然而在源和漏形成后的工序如果增加高温热处理，使源、漏区的杂质扩散，pn结就扩展了，所以在源和漏形成后的工序淀积氮化硅膜时，也要求降低源气体的热分解温度。
然而，为了完全离解硅烷系气体中的Si-H键合和氨气中的N-H键合，需要约800℃以上的高温，所以如降低源气体的热分解温度，含氢的未离解Si-H键合和N-H键合就大量被引进氮化硅膜中，导致上述现有技术中指出的这种晶体管特性下降。
作为其对策，提出采用在相对低温(约400℃)使用可能成膜的等离子CVD装置，等离子分解分子中不含氢的源气体的办法，降低氮化硅膜氢含量的方案，还提出通过增加对等离子体RF隔离，完全分解硅烷系气体中的Si-H键合的方案。但是，在栅电极刚形成之后的工序应用等离子CVD法的场合，衬底表面和栅绝缘膜受到等离子体的损伤，因此担心晶体管特性降低。并且，等离子CVD法，如与热CVD法比较，膜的覆盖特性较低，所以难以在微细的栅电极间隙淀积要求膜厚的氮化硅膜。
本发明的目的在于提供一种在图形密度有稀疏区和稠密区的半导体晶片上边用热CVD法淀积氮化硅膜时，能够降低图形密度在稀疏区和稠密区的氮化硅膜膜厚差的技术。
本发明的目的在于提供一种不给晶体管带来热负荷，能够形成氢含有量少的氮化硅膜。
本发明的另一个目的在于提供一种不给晶体管造成等离子体损伤，能够形成氢含有量少的氮化硅膜。
本发明的又一个目的在于提供一种不给晶体管带来热负荷和造成等离子体损伤，能够形成台阶覆盖性良好的氮化硅膜。
本发明的上述和其它目的以及新的特征，由本说明书的叙述和附图将变得更清楚。
在本申请公开的发明之中，简单说明代表性的发明概要如下。
本发明半导体集成电路器件的制造方法，包括以下工序。
(a)将含有分子中有硅的第1气体和分子中有氮的第2气体的源气体导入到加热处理部，在所述第1和第2气体的热分解温度以上的温度加热处理所述源气体的工序；
(b)将含有在所述加热处理部生成的所述第1和第2气体的分解生成物的气体供给成膜处理部，在温度低于所述源气体热分解温度下保持的半导体晶片主面上边，淀积以氮化硅膜为主成分的第1绝缘膜的工序。
本发明半导体集成电路器件的制造方法，包括以下工序。
(a)将含有分子中有硅的第1气体和分子中有氮的第2气体的源气体导入到等离子处理部，等离子处理所述源气体的工序；
(b)将含有在所述等离子处理部生成的所述第1和第2气体的分解生成物的气体供给成膜处理部，在半导体晶片主面上边，淀积以第1氮化硅膜为主成分的第1绝缘膜的工序。
并且，本发明半导体集成电路器件的制造方法，是设定所述第1氮化硅膜中含有的氢浓度为2×1021atom/cm3以下，较好为1×1021atom/cm3以下，最好为0.5×1021atom/cm3以下。
另外，本申请中，称为半导体集成电路器件时，特别是不仅单晶硅衬底上边制作的器件，除特别表明不是这个意思的场合外，认为包括诸如SOI(Siiicon On Insulator)衬底和TFT(Thin FilmTransistor)液晶制造用衬底之类其它衬底上边制作的器件。并且，所谓晶片是用于半导体集成电路器件制造的单晶硅衬底、SOI衬底、玻璃衬底、其它绝缘、半绝缘或半导体衬底等和这些复合的衬底总称。
并且，本申请中，称为SiN、Si3N4、硅氮化物、氮化硅、氮化矽等时，除特别表明不是这个意思的场合外，不仅化学理论上的，而且组成偏离的，即富氮的、富硅的、含有其它元素的、含有相当量氢的等等，包括通常半导体工业中如此称呼的氮硅化合物。
并且，本发明中规定的氮化硅膜中氢浓度，用FTIR(傅里叶变换型红外分光光度计)测定刚成膜后(as depo)的膜中含有的氢时的浓度。
并且，称为NBTI寿命时，就是说对栅电极施加负偏压的状态下放置在85℃，由阈值电压的平均时间移动量算出制品寿命。
称为冷壁型CVD装置时，一般是把晶片加热到高于小室内周壁温度(电阻加热、高频感应加热、或灯加热)方式的CVD装置，所谓非直接使用等离子体等的装置。
进而，以下的实施例中，说到要素的数等(包括个数、数值、数量、范围等)的场合，除特别明确表示时和原理性清楚限定于特定的数外，就不是限定于该特定的数，而且无论在特定数以上无论在以下也都可以。进而，在以下的实施例中，其它构成要素(包括要素步骤等)，除特别明确表示的场合和原理性明确认为需要的场合外，不言而喻不是一定需要的。
同样，以下的实施例中，当说到构成要素等的形状、位置关系时，除特别明确表示的场合和原理性明确认为不是如此的场合外，一般认为包括实质上与该形状等近似或类似的形状等。这样关于上述数值和范围也是同样的。
附图说明
图1是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图2是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图3是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图4是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图5是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图6是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图7是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图8是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图9是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图10是表示本发明一实施例中使用的CVD装置主要部分概略图。
图11是表示采用升温脱离法，评价使用出售的减压CVD装置淀积的氮化硅膜中氢脱离举动的结果曲线图。
图12是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图13是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部平面图。
图14是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图15是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图16是表示评价覆盖栅电极上部和侧壁的氮化硅膜中的Si-H键合浓度与NBTI寿命之关系的结果曲线图。
图17是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图18是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图19是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图20是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部平面图。
图21是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图22是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图23是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部平面图。
图24是表示作为本发明一实施例的DRAM-逻辑电路混装LSl制造方法的半导体衬底要部剖面图。
图25是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部平面图。
图26是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图27是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部平面图。
图28是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图29是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图30是表示作为本发明一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图31是表示作为本发明另一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图32是表示作为本发明另一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图33是表示作为本发明另一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图34是表示作为本发明另一实施例中使用的CVD装置主要部分概略图。
图35是表示作为本发明另一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图36是表示作为本发明另一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图37是表示作为本发明另一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图38是表示作为本发明另一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图39是表示作为本发明另一实施例的DRAM-逻辑电路混装LSI制造方法的半导体衬底要部剖面图。
图40是表示作为本发明另一实施例的快擦写储存器制造方法的半导体衬底要部剖面图。
图41是表示作为本发明另一实施例的快擦写储存器制造方法的半导体衬底要部剖面图。
图42是表示作为本发明另一实施例的快擦写储存器制造方法的半导体衬底要部剖面图。
图43是表示作为本发明另一实施例的快擦写储存器制造方法的半导体衬底要部剖面图。
图44是表示作为本发明另一实施例的快擦写储存器制造方法的半导体衬底要部剖面图。
图45是表示作为本发明另一实施例的快擦写储存器制造方法的半导体衬底要部剖面图。
图46是表示作为本发明另一实施例的快擦写储存器制造方法的半导体衬底要部剖面图。
图47是表示作为本发明另一实施例的快擦写储存器制造方法的半导体衬底要部剖面图。
图48是表示作为本发明另一实施例的快擦写储存器制造方法的半导体衬底要部剖面图。
图49是表示作为本发明另一实施例的快擦写储存器制造方法的半导体衬底要部剖面图。
图50是表示作为本发明另一实施例的快擦写储存器制造方法的半导体衬底要部剖面图。
图51是表示作为本发明另一实施例的快擦写储存器制造方法的半导体衬底要部剖面图。
具体实施方式
以下，按照附图详细说明本发明的实施例。另外，在说明实施例用的全部附图中具有同一功能的部件附加同一标号，并省略其重复说明。并且，特别需要时除外，作为原则不再重复同一或同样的部分说明。
本实施例的半导体集成电路器件是在同一半导体衬底上边形成DRAM(Dynamic Random Access Memory：动态随机存取储存器)和逻辑电路的DRAM-逻辑电路混装LSI。利用图1～图30按工序顺序说明该LSI的制造方法。另外，说明制造方法的各剖面图中，左侧和中央区表示DRAM形成区，右侧区表示逻辑电路形成区。
首先，如图1所示，通过在800～850℃，热氧化由例如具有1～10Ωcm左右电阻率的p型单晶硅构成的半导体衬底(以下，称为衬底。并且，有时也称为晶片)1，在衬底1的主面上形成以绘画应力和保护有源区为目的的氧化硅膜(缓冲氧化膜)2以后，在氧化硅膜2的上部，用CVD法淀积氮化硅膜3。
上述氮化硅膜3，通过使用二氯硅烷(SiH2Cl2)和氨(NH3)，或甲硅烷和氮(N2)为源气体的减压CVD法(LP-CVD法)来淀积。并且，由于氮化硅膜3需要比较厚的膜厚(例如120nm)，所以使用具备热壁炉的分批式热CVD装置，例如采用同时处理50片到100片左右衬底1的办法，提高成膜产量是使希望的。热壁型的热CVD装置是间接地加热晶片的方式(由管壁外加热器的辐射加热)的装置，就是把小室(反应室)的内壁或小室内的整个气氛加热到源气体分解温度以上温度的构造。
在淀积上述氮化硅膜3之际，在800℃以上高温热分解源气体是所希望的。在800℃以上高温热分解源气体的场合，源气体中含有的Si-H键合和N-H键合即后完全离解，因而得到氢含有量极少的氮化硅膜3。因此，后述的元件隔离沟形成工序中进行热处理时可将从氮化硅膜3向衬底1扩散的氢量降到极低程度，因而能够确实抑制因衬底1上残留氢而引起元件特性变动。
其次，如图2所示，以光刻胶膜60为掩模的干式蚀刻中，除去元件隔离区的氮化硅膜3和氧化硅膜2。接着，除去光刻胶膜60以后，如图3所示，以氮化硅膜3为掩模的干式蚀刻中，在元件隔离区的衬底1上形成深度大约350nm的元件隔离沟4，接着，通过在950℃左右使衬底1热氧化，在元件隔离沟4的内壁形成氧化硅膜5。形成氧化硅膜5，是为了恢复元件隔离沟4内壁上发生的蚀刻损伤，同时在下一道工序中缓和对埋入元件隔离沟4内部氧化硅膜5的应力。
然后，如图4所示，用CVD法在衬底1主面上边淀积氧化硅膜7，接着在1000℃左右热处理衬底1，个数氧化硅膜7的质量以后，利用化学机械研磨(Chemical Mechanical Polishing：CMP)法，研磨氧化硅膜7，使其表面平坦化。该研磨中将上述氮化硅膜3用作阻挡膜，仅在元件隔离沟4的内部留下氧化硅膜7。通过到此为止的工序，对衬底1主面完成元件隔离沟4。如图5所示，通过形成上述元件隔离沟4，在DRAM形成区的衬底1上，形成周围具有由元件隔离沟4包围着的细长岛状图形的多个有源区L。另外，图4(和说明制造方法的各剖面图)的左侧区域是沿图5的A-A线的剖面，中央区域是沿B-B线的剖面。
接着，用热磷酸除去衬底1主面上边残留的氮化硅膜3以后，如图6所示，对衬底1的一部分离子注入B(硼)形成p型阱8，对另一部分离子注入P(磷)形成n型阱9。接着，用氢氟酸除去衬底1表面上残留的氧化硅膜2以后，通过在850℃左右湿式氧化衬底1，在p型阱8和n型阱9的表面上形成膜厚6nm左右由洁净氧化硅膜构成的栅绝缘膜10。栅绝缘膜10也可以由氧氮化硅膜、氮化硅膜、氧化硅膜和氮化硅膜的复合绝缘膜等代替氧化硅膜来形成。
接着，如图7所示，用CVD法在栅绝缘膜10上部淀积膜厚70nm左右的多晶硅膜11以后，把光刻胶膜(图未示出)用作掩模，对p型阱8上部的多晶硅膜11离子注入P(磷)，对n型阱9上部的多晶硅膜11离子注入P(硼)。因此，多晶硅膜11的导电型，在p型阱8的上部保持n型，n型阱9的上部保持p型。进行该离子注入，以便把构成逻辑电路的n沟道型MISFET和p沟道型MISFET作成表面沟道型。
接着，用氢氟酸清洗多晶硅膜11表面以后，如图8所示，用溅射法在多晶硅膜11上部连续淀积膜厚7nm左右的WNx膜12和膜厚70nm左右的W膜13。WNx膜12是，热处理衬底1的工序中防止多晶硅膜11与W膜13反应起阻挡膜作用。另外，在WNx膜12上部，也可以淀积Mo(钼)而不用W膜13。并且，也可以使用含有Ge(锗)约5％～50％的硅膜。硅中含有锗的场合，因发生硅的带隙变窄和杂质固溶界限提高的缘故，有降低与上层的WNx膜12接触电阻的优点。就硅中含有锗而言，除对硅膜离子注入锗外，还有采用使用甲硅烷(SiH4)和GeH4的CVD法淀积含锗硅膜的方法。
接着，如图9所示，用CVD法在W膜13的上部淀积膜厚约160nm的氮化硅膜14。该氮化硅膜14用作覆盖后工序所形成的栅电极上面的覆盖绝缘膜。本实施例中，使用如下的装置淀积该氮化硅膜14。
图10是表示用于淀积氮化硅膜14的CVD装置100主要部分概略图。在该CVD装置100的小室101中央部分，设置搭载晶片(衬底)1的载片台102。该载片台102内装以要求的温度加热晶片1的加热器(图未示出)。即，该CVD装置100的小室101，不是将其整个内部加热到同样的温度的热壁构造，而是变成了只加热载片台102上的晶片1的冷壁构造。冷壁型的小室101由于源气体热分解成分几乎没有淀积在内壁上，因而可能是生产率很高的成膜。并且，该CVD装置100的小室101，在载片台102上边采用对每一片搭载晶片1进行成膜的单片方式，与分批式热CVD装置比较时，能够高精度设定晶片1的温度，晶片平面内的膜厚均匀性良好。
另外，关于最新单片式氮化硅CVD炉和该方法，公开在本发明人的日本专利申请2000-332863号(日本申请日2000年10月31日)、日本专利申请2000-232191号(日本申请日2000年7月31日)等上，因而这里不再重复这些记载。
上述小室101的上方，设有热分解源气体用的热壁炉103。热壁炉103是由石英等耐热材料构成，在其外周设置有加热器104，可设定炉内为最高约1200℃的高温气氛。通过配管105、106供给热壁炉103的源气体，在该炉内预先热分解，将该分解成分送到小室101的载片台102上边并在晶片1的表面上形成膜。源气体，例如是二氯硅烷(SiH2Cl2)和氨(NH3)。
这样，上述CVD装置100成了热分解源气体的热壁炉(加热处理部分)103和晶片1表面上形成膜的小室(成膜处理部分)101互相分开的构造，因而可以独立控制源气体的分解温度和晶片1的温度。
图11是表示采用升温脱离法(Thermal DesorptionSpectrometry：TDS)，评价把二氯硅烷(SiH2Cl2)和氨(NH3)、及甲硅烷(SiH4)和氮(N2)用于源气体，使用市场出售的减压CVD装置淀积的氮化硅膜中氢的脱离举动的结果曲线图，横轴表示源气体的分解温度，纵轴表示膜中的氢离子强度。
如图那样，可以认为氢的脱离峰在400℃附近和750℃～800℃附近。氮化硅膜中的氢，可以考虑作为Si-H键合和N-H键合而存在，因为Si-H键合键合能比N-H键合小，可以推断在400℃附近的脱离起因于Si-H键合，750℃～800℃附近的脱离起因于N-H键合。
根据该测定结果，上述CVD装置100的热壁炉103内热分解时的加热器104温度，应把促进N-H键合离解的600℃附近作为下限，在此以下的温度，发生很多含有N-H键合的中间杂质，因而是不实用的。为了减少含有N-H键合的中间杂质生成量，设定加热器104的温度为700℃以上是较好的，最好设为800℃以上，使Si-H键合和N-H键合几乎完全离解。
另一方面，作为成膜处理部分的小室101，由于与热壁炉103分开，即使把加热器104的稳定设定在800℃以上的场合，也可以把搭载晶片1的载片台102温度降到室温以下。并且，由于小室101成了只加热载片台102上的晶片1的冷壁构造，所以即使设定载片台102的温度为低温，成膜的生产率降低也少。
成膜时载片台102的实用性下限温度为0℃左右，然而如载片台102的温度过低，或成膜的生产率降低，或存在热壁炉103内生成后的源气体的中间体到达晶片1表面的途中被冷却生成杂质的担心，因而理想的是要设定为400℃以上。载片台102的上限温度是晶片1主面上所形成的器件特性方面容许的上限温度，因器件而异，所以不能一概规定，但是例如本实施例DRAM混装LSI的场合为700℃～750℃。载片台102的温度如超过该温度上限，多晶硅膜11中的B(硼)扩散到n型阱9里，就有使构成逻辑电路一部分的p沟道型MISFET阈值电压变动的担心。
并且，源气体的压力规定为至少0.013kPa(0.1Torr)以上，但是考虑到成膜生产率，通常规定为45.5kPa(350Torr)左右是理想的。另一方面，气体压力的上限，考虑到源气体的安全性等时，规定为98.8kPa(760Torr)以下是理想的。
形成氮化硅膜14方面使用的源气体，不限于上述的二氯硅烷(SiH2Cl2)和氨(NH3)的组合，利用减压CVD(LP-CVD)装置形成氮化硅膜中所用的已知源气体，例如SiH4和Si2H6等，一般点说，可以使用组合由SiHyX(4-y)(x是F、Cl、Br、I等卤素，y是0、1、2、3或4)表示的硅化合物和NH3、N2H4或N2的源气体等。
通过使用上述硅化合物之中，分子中不含有氢的源气体，例如象SiF4、SiCl4、Si2Cl6、SiBr4、SiI4之类硅化合物和N2组合的源气体，可更进一步降低氮化硅膜中的氢浓度。使用这些硅化合物的场合，与分子中含有氢的源气体场合比较，台阶覆盖有些降低，但氮化硅膜14淀积到平坦的基底表面上，所以没有障碍。
这样，通过使用上述CVD装置100，可在800℃以上高温使源气体热分解，因而可获得膜中氢浓度极其之低的氮化硅膜14。并且，可将成膜中晶片(衬底)1的温度设为低温，因而能确实控制因热负荷而引起的特性变动。
接着，如图12所示，把光刻胶膜61作为掩模，通过顺序干式蚀刻氮化硅膜14、W膜13、WNx膜12和多晶硅膜11，在DRAM形成区的栅绝缘膜10上边形成栅电极11a(字线WL)，在逻辑电路形成区的栅绝缘膜10上边形成栅电极11b、11c。栅电极11a～11c是由多晶硅膜11上部层叠WNx膜12和W膜13的多金属(Polymetal)构造而构成。如图13所示，DRAM形成区的栅电极11a沿与有源区L的长边垂直的方向延伸，并在弋阳腔以外的区域构成字线WL。栅电极11a的栅长与相邻栅电极11a的间隔，例如为0.13～1.4μm。
接着，除去光刻胶膜61以后，如图14所示，通过利用光刻胶膜(图未示出)为掩模，对p型阱8离子注入As(砷)，对n型阱9离子注入B(硼)，在栅电极11a、11b两侧的p型阱8内形成n-型半导体区15，在栅电极11c两侧的n型阱9内形成p-型半导体区16。
接着，如图15所示，淀积覆盖栅电极11a、11b、11c的上部和侧壁的膜厚约50nm的氮化硅膜17。该氮化硅膜17利用淀积上述氮化硅膜14中使用的CVD装置100进行淀积，成膜条件(加热器104和载片台102的温度、源气体的种类和压力)也与氮化硅膜14的成膜条件相同。因此，与上述氮化硅膜14同样，可得到膜中氢浓度极其之低的氮化硅膜17，同时能够确实控制因热负荷而引起的器件特性变动。
图16是表示评价覆盖栅电极的上部和侧壁的氮化硅膜中Si-H键合浓度NBTI(阈值电压移动20mv的时间)之关系的结果曲线图。氮化硅膜是将甲硅烷(SiH4)和氨(NH3)用作源气体，使用市场出售的减压CVD装置进行淀积的，并使用傅里叶变换型红外分光光度计(FTIR)测定膜中的Si-H键合浓度。并且，对于将甲硅烷(SiH4)和氮(N2)用作源气体，使用市场出售的等离子CVD装置淀积后的氮化硅膜也同样进行评价。
其结果，NBTI寿命存在与氮化硅膜中的Si-H键合浓度相关关系，并判明与Si-H键合浓度的1.2次方成正比降低。因此，采用覆盖栅电极11a、11b、11c上部的上述氮化硅膜14和覆盖侧壁的氮化硅膜17的场合，设定刚成膜之后的氢浓度为2×1021atoms/cm3以下，最好是0.5×1021atoms/cm3以下的办法，就能够确实提高器件的NBTI寿命。
接着，如图17所示，采用以光刻胶膜(图未示出)覆盖DRAM形成区的衬底1，各向异性蚀刻电路部分的氮化硅膜17的办法，在逻辑电路形成区的栅电极11b、11c侧壁上形成侧壁间隔层(侧壁绝缘膜)17s。随后，通过用光刻胶膜为掩模，对逻辑电路形成区的p型阱8离子注入As(砷)，对n型阱9离子注入B(硼)，在栅电极11a、11b两侧的p型阱8内形成n+型半导体区(源、漏区)18，在在栅电极11c两侧的n型阱9内形成p+型半导体区(源、漏区)19。通过至此的工序，完全构成逻辑电路的n沟道型MISFETQn和p沟道型MISFETQp。
接着，如图18所示，在栅电极11a～11c上部，例如形成由旋涂玻璃膜和2层氧化硅膜构成的层间绝缘膜20。为了形成层间绝缘膜20，首先在栅电极11a～11c上部，旋转涂布旋涂玻璃膜。该旋涂玻璃膜，跟用CVD法淀积的氧化硅膜比较，微细布线间的间隙充填性方面优良，因而即使DRAM形成区的栅电极11a(字线WL)间极窄的情况下，也能很好地埋入该间隙。接着，在旋涂玻璃膜上部，用CVD法淀积氧化硅膜以后，用化学机械研磨法，研磨该氧化硅膜使之平坦化。然后，为了修补用化学机械研磨法研磨时产生的氧化硅膜表面微细损伤(微擦痕)，在氧化硅膜上部，用CVD法淀积第2层氧化硅膜。
接着，如图19和图20所示，以光刻胶膜(图中未示)为掩模的干式蚀刻法，除去DRAM形成区的n-型半导体区15上部的层间绝缘膜20。该蚀刻是在增大层间绝缘膜20(旋涂玻璃膜和氧化硅膜)对氮化硅膜14、17的蚀刻速率这样的条件下进行的。
然后，通过以上述光刻胶膜为掩模的干式蚀刻法，除去n-型半导体区15上部的氮化硅膜17，使n-型半导体区15的表面露出，形成接触孔21、22。接触孔21其一部分离开有源区延伸到元件隔离沟4的上部。
上述氮化硅膜17的蚀刻，要在增大氮化硅膜17对埋入元件隔离沟4内的氧化硅膜7的蚀刻速率这样的条件下进行，使得元件隔离沟4削减不很深。并且，该蚀刻是在各向异性蚀刻氮化硅膜17的这种条件下进行，在栅电极11a(字线WL)的侧壁上残留氮化硅膜17。因此，对栅电极11a(字线WL)以自调整方式形成具有微细直径的接触孔21、22。
接着，如图21所示，在接触孔21、22内部形成柱塞23。为了形成柱塞23，用CVD法，在接触孔21、22的内部和层间绝缘膜20的上部，淀积掺P后的低电阻多晶硅膜，接着用干式蚀刻法除去层间绝缘膜20上部不要的多晶硅膜。
接着，采用在氮气气氛中热处理衬底1，使构成柱塞23的多晶硅膜中的P扩散到n-型半导体区15内的办法，形成低电阻的源和漏区。通过至此的工序，在DRAM形成区内形成存储单元选择用MISFETQt。
接着，如图22和图23所示，用CVD法在层间绝缘膜20上部淀积氧化硅膜24以后，用光刻胶膜(图未示出)为掩模的干式蚀刻法，通过干式蚀刻逻辑电路形成区的氧化硅膜24和其下层的层间绝缘膜20，在n沟道型MISFETQn的源、漏区(n+半导体区18)上部形成接触孔25，并在p沟道型MISFETQp的源、漏区(p+半导体区19)上部形成接触孔26。并且，通过蚀刻DRAM形成区的氧化硅膜24，在接触孔21的上部形成通孔27。
接着，如图24和图25所示，上述接触孔25、26和通孔27的内部形成柱塞28以后，在DRAM形成区的氧化硅膜24上部形成位线BL，逻辑电路形成区的氧化硅膜24上部形成布线30～33。
为了形成柱塞28，例如用溅射法和CVD法，在包括接触孔25、26和通孔27的内部的氧化硅膜24上部淀积TiN膜和W膜以后，用化学机械研磨法，除去氧化硅膜24上部不要的W膜和TiN膜。并且，为了形成无线BL和布线30～33，用溅射法在氧化硅膜24上部淀积W膜以后，用光刻胶膜为掩模的干式蚀刻法，把W膜制成图形。位线BL通过通孔27和接触孔21，与存储单元选择用MISFETQt的源、漏区的一方(n-型半导体区15)电连接。并且，布线30、31通过接触孔25、25与n沟道型MISFETQn的源、漏区(n+半导体区18)电连接，布线32、33通过接触孔26、26与p沟道型MISFETQp的源、漏区(p+半导体区19)电连接。
接着，如图26和图27所示，氧CVD法在位线BL和布线30～33上部淀积氧化硅膜35，然后干式蚀刻接触孔22上部的氧化硅膜35、24，形成通孔36以后，在通孔36内部形成由多晶硅膜构成的柱塞37。为了形成柱塞37，氧CVD法在通孔36内部和氧化硅膜35上部淀积掺P(磷)的多晶硅膜以后，用干式蚀刻法(或化学机械研磨)除去氧化硅膜35上部的不要多晶硅膜。
接着，如图28所示，用CVD法在氧化硅膜35上部淀积氮化硅膜38，然后用CVD法在氮化硅膜38上部淀积氧化硅膜39以后，采用干式蚀刻通孔36上部的氧化硅膜39和氮化硅膜38的办法形成沟40。
接着，如图29所示，在沟40的内壁上形成由多晶硅膜构成的下部电极41。为了形成沟40，首先在沟40内部和氧化硅膜39上部，用CVD法淀积掺P(磷)的非晶硅膜(图未示出)以后，用干式蚀刻法除去氧化硅膜39上部的不要非晶硅膜。随后，用氢氟酸清洗液，湿式清洗沟40内部残留的非晶硅膜表面以后，在减压气氛中向非晶硅膜表面供给甲硅烷(SiH4)，接着热处理衬底1，使非晶硅膜结晶，同时其表面上生长硅粒。因此，形成由表面粗糙化后的多晶硅膜构成的下部电极41。表面粗糙化后的多晶硅膜由于其面积很大，所以能够增加微细化的信息存贮用电容元件的存贮电荷量。
接着，如图30所示，在沟40内部形成了下部电极41的上部，形成由Ta2O5(氧化钽)膜构成的电容绝缘膜42，通过在电容绝缘膜42上部形成由TiN构成的上部电极43，就形成由下部电极41、电容绝缘膜42和上部电极43构成的信息存贮用电容C。信息存贮用电容C的电容绝缘膜42，除Ta2O5膜外，也可以由PZT、PLT、PLZT、PbTiO3、SrTiO3、BaTiO3、BST、SBT或Ta2O5等，具有钙钛矿型或复合钙钛矿型结晶构造的高介电体或以强介电体为装成分的膜构成。通过至此的工序，完全由存储单元选择用MISFETQt和与其串联连接的信息存贮用电容元件C构成的DRAM存储单元。
附图虽然省略，但是而后，信息存贮用电容元件C的上部夹着由氧化硅膜构成的层间绝缘膜，形成约2层的Al布线，进而通过在Al布线上部形成由氮化硅膜和氧化硅膜的层叠膜构成的钝化膜，完全本实施例的DRAM。构成钝化膜一部分的氮化硅膜，因为淀积1μm以上的膜厚，所以要求进行高生产率的成膜。并且，就形成存储单元选择用MISFETQt和信息存贮用电容元件C以后的工序来说，要求在低温度下进行成膜。所以，构成钝化膜一部分的氮化硅膜，不是上述图10中所示的CVD装置，而是利用周知的分批式等离子CVD装置，在约400℃的低温下进行成膜。
(实施例2)
本实施例的半导体集成电路器件是CMOS-逻辑电路LSI。利用图31～图39，按工序顺序说明该LSI的制造方法。
首先，如图31所示，用与上述实施例1同样的方法，在衬底1上形成元件隔离沟4、p型阱8和n型阱9。其次，使用氢氟酸的湿式蚀刻法，清洗衬底1表面以后，如图32所示，通过约800～850℃下使衬底1热氧化，在p型阱8和n型阱9的各自表面上形成清洁的栅绝缘膜10。随后在栅绝缘膜10上部形成栅电极11d、11e。栅电极11d、11e是采用用CVD法在栅绝缘膜10上部淀积膜厚约200nm～250nm的多晶硅膜，接着对多晶硅膜的一部分离子注入n型杂质(磷)，对另一部分离子注入p型杂质(硼)以后，以光刻胶膜作为掩模干式蚀刻多晶硅膜的办法而形成。栅电极11d由掺磷的n型多晶硅膜构成，用作构成逻辑电路一部分的n沟道型MISFET(Qn)的栅电极。栅电极11e由掺硼的p型多晶硅膜构成，用作构成逻辑电路一部分的p沟道型MISFET(Qp)的栅电极。
其次，如图33所示，对p型阱8离子注入磷或砷(As)形成低杂质浓度的n-型半导体区15，对n型阱9离子注入硼形成低杂质浓度的p-型半导体区16以后，用CVD法在衬底1主面上边淀积膜厚约50nm的氮化硅膜29。对本实施例而言，使用如下的装置淀积该氮化硅膜29。
图34是表示用于氮化硅膜29淀积的CVD装置200主要部分概略图。CVD装置200在作为成膜处理部分的小室201外部，设置利用微波等发生等离子体的遥控等离子体部分(等离子处理部)202。源气体在该遥控等离子体部分202内被分解以后，导入小室201内。小室201与上述实施例1同样的CVD装置100，就是只加热载片台203上晶片1的冷壁构造。
这样，上述CVD装置200，由于变成了将等离子体分解源气体的遥控等离子体部分202和小室201互相分开的构造，所以几乎没有给载片台203上的晶片1带来等离子体的影响。即，不担心给晶片1造成损伤，可把RF功率设定为高功率(例如频率400kHz，输出5kW以上)促进源气体分解，因而可使源气体中的Si-H键合和N-H键合几乎完全离解。从而，也不需要把晶片1的温度设为高温，因而会降低器件的热负荷。进而，象已有的等离子CVD装置一样，也无须给晶片1施加偏压，因而能够形成台阶覆盖性高的膜。
成膜时载片台203的实用性下限温度虽然是0℃左右，但是如载片台203的温度过低，或成膜的生产率降低，或遥控等离子体部分202内生成后的源气体的中间体到达晶片1表面的途中被冷却而有生成杂质的担心，因而理想的是要设定为400℃以上。载片台203的上限温度是晶片1主面上所形成的器件特性方面容许的上限温度，例如本实施例CMOS逻辑电路LSI的场合为700℃～750℃。
小室201的内壁，例如保持在100℃以下。通过降低内壁的温度，导入小室201的游离基就变得难以附着于内壁，因而增加成膜速度。因此，因此，即使降低载片台203的温度也能以短时间进行成膜，进而降低器件的热负荷。
源气体的压力规定为0.013kPa(0.1Torr)以上，1.3kPa(10Torr)以下的范围，通常规定为0.2kPa(1.5Torr)左右是理想的。
形成氮化硅膜14方面使用的源气体，利用减压CVD(LP-CVD)装置形成氮化硅膜中所用的已知源气体，例如SiH4和Si2H6等，一般点说，可以使用组合由SiHyX(4-y)(X是F、Cl、Br、I等卤素，y是0、1、2、3或4)表示的硅化合物和NH3、N2H4或N2的源气体等。使用这些硅化合物之中，分子中不含有氢的源气体，例如象SiF4、SiCl4、Si2Cl6、SiBr4、SiI4之类硅化合物和N2组合的源气体的场合，可更进一步降低氮化硅膜中的氢浓度。
通过使用上述CVD装置200淀积氮化硅膜12，可将刚成膜后的膜中含有的氢浓度降到2×1021atoms/cm3以下，较好是1×1021atoms/cm3以下，最好是0.1×1021atoms/cm3以下。能确实提高器件的NBTI寿命。
接着，如图35所示，采用各向异性干式蚀刻上述氮化硅膜29的办法，在栅电极11d、11e的各自侧壁上形成侧壁间隔层29s。接着如图36所示，对p型阱8离子注入磷或砷(As)，形成高杂质浓度的n+半导体区(源、漏区)18，对n型阱9离子注入硼形成高杂质浓度的p+半导体区(源、漏区)19，然后，使用氢氟酸的湿式蚀刻法，除去n+半导体区(源、漏区)18和p+半导体区(源、漏区)19各自表面的栅绝缘膜10以后，用溅射法在衬底1上边淀积Co膜，通过热处理的硅化物反应，在n+半导体区(源、漏区)18和p+半导体区(源、漏区)19各自表面上形成Co硅化物层45以后，用湿式蚀刻法除去未反应的Co膜。通过至此的工序，完成构成逻辑电路LSI的n沟道型MISFETQn和p沟道型MISFETQp。
接着，如图37所示，用CVD法在衬底1主面上边淀积膜厚约50nm的氮化硅膜46。该氮化硅膜46是使用淀积氮化硅膜29中使用的上述CVD装置200。成膜条件可以与上述氮化硅膜46的成膜条件相同。并且，也可以使用上述实施例1的CVD装置100淀积氮化硅膜29和氮化硅膜46。
接着，如图38所示，采用例如用将氧和四乙氧硅烷用于源气体的等离子CVD法，在氮化硅膜46上部淀积氧化硅膜47以后，以光刻胶膜(图未示出)为掩模顺序干式蚀刻氧化硅膜47和氮化硅膜46的办法，在n+半导体区(源、漏区)18和p+半导体区(源、漏区)19的上部形成接触孔48～51。
上述氧化硅膜47的干式蚀刻，是把氮化硅膜46用作蚀刻阻挡膜，在氧化硅膜47的蚀刻速度大于氮化硅膜46的蚀刻速度的条件下进行的。并且，氮化硅膜46的蚀刻，是在其的蚀刻速度大于元件隔离沟4内埋入氧化硅膜7蚀刻速度的条件下进行的。
接着，如图39所示，把氧化硅膜47上部淀积的金属膜造成图形，形成第1层的布线52～55。
(第3实施例)
本实施例的半导体集成电路器件是快擦写储存器。以下，利用图40～图52，按工序顺序说明该快擦写储存器制造方法的一例。
首先，如图40所示，用与上述实施例1同样的方法，在衬底1的主面上形成元件隔离沟4、p型阱8、及栅绝缘膜10以后，如图41和图42所示，CVD法在衬底1上边淀积膜厚以70nm～100nm的多晶硅膜71。对多晶硅膜71来说，在其淀积工序中掺入n型杂质，例如磷(P)。或者，淀积非掺杂的多晶硅膜以后，用离子注入法掺入n型杂质也行。多晶硅膜71用作构成存储单元的MISFET浮动栅电极。
其次，入图43和图44所示，通过以光刻胶膜(图未示出)作为掩模，干式蚀刻多晶硅膜71，在有源区上部，形成沿该延伸方向延伸具有长带状平面图形的多晶硅膜71。
接着，如图45和图46所示，在形成了多晶硅膜71的衬底1上边，形成由氧化硅膜、氮化硅膜和氧化硅膜构成的ONO膜72。ONO膜72用作构成存储单元的MISFET第2栅绝缘膜，例如用CVD法在衬底1上边，通过顺序淀积膜厚5nm的氧化硅膜、膜厚7nm的氮化硅膜和膜厚4nm的氧化硅膜而构成。
接着，如图47和图48所示，在ONO膜67上部顺序淀积掺P(磷)的n型多晶硅膜73、WNx膜74、W膜75和氮化硅膜76。N型多晶硅膜73、WNx膜74和W膜75，用作构成存储单元的MISFET的控制栅电极(字线WL)。并且，氮化硅膜76用作保护控制栅电极上部的绝缘膜。N型多晶硅膜73也可以由最大含有50％左右Ge(锗)的硅膜构成。
氮化硅膜76由使用上述实施例1的CVD装置100或上述实施例2的CVD装置200来淀积。因此，可以把刚成膜之后的膜中含有的氢浓度降到2×1021atoms/cm3以下，较好是1×1021atoms/cm3以下，最好是0.1×1021atoms/cm3以下。
接着，如图49所示，采用以光刻胶膜(图未示出)作为掩模顺序干式蚀刻氮化硅膜76、W膜75、WNx膜74、多晶硅膜73、ONO膜72和多晶硅膜71的办法，形成由多晶硅膜71构成的浮动栅电极71f和由W膜75、WNx膜74和多晶硅膜73构成的多金属构造的控制栅电极(字线WL)77c。
接着，如图50所示，形成构成MISFET的源区和漏区的n型半导体区70。n型半导体区70是通过对p型阱8离子注入n型杂质(例如砷(As)以后，在以900℃对衬底1进行热处理，使上述n型杂质象p型阱8内扩散而形成。
接着，清洗衬底1表面以后，如图51所示，在衬底1上边淀积氮化硅膜79。氮化硅膜79是使用上述实施例1的CVD装置100或上述实施例2的CVD装置200淀积的。因此，可以把刚成膜之后的膜中含有的氢浓度降到2×1021atoms/cm3以下，较好是1×1021atoms/cm3以下，最好是0.1×1021atoms/cm3以下。
以上，虽然基于实施例具体地说明了按照本发明人做出的发明，但是本发明不限于上述实施例，不言而喻，在不脱离其要旨的范围内可以有种种变更。
一般地说，DRAM和快擦写储存器等的存储器LSI，在一个芯片内包括有存储矩阵和外围电路。其中，为了实现大规模存储容量，对存储矩阵，使构成存储单元的MISFET相互配置极其紧密，但外围电路与存储矩阵比较则MISFET相互配置疏松。因此，晶片1上形成MISFET栅电极的场合，在晶片上边划分的多个芯片区各自出现栅电极图形密度稀疏的区域(外围电路)和紧密的区域(存储矩阵)的结果，在外围电路和存储矩阵发生覆盖栅电极的氮化硅膜膜厚不同的现象。
上述这个问题(膜厚不均匀)发生时，采用干式蚀刻氮化硅膜的办法，或者在存储矩阵的栅电极侧壁和外围电路的栅电极侧壁上形成侧壁间隔层，或者对栅电极或元件隔离区以自调整方式形成接触孔时，因为完全蚀刻外围电路上淀积的厚氮化硅膜的场合，不仅在存储矩阵上淀积薄氮化硅膜，而且其底下(栅氧化膜和衬底)的表面也被削去了，所以构成存储单元的MISFET特性就恶化了。
上述实施例1的CVD装置100或实施例2的CVD装置200，因为预先在小室外部几乎完全分解源气体后供给晶片的表面，所以即使栅电极图形密度存在稀疏区域和紧密区域的场合，也能形成不依赖于栅电极图形疏密的均匀厚度的氮化硅膜。
由本申请公开的发明之中，简单地说明由代表性的发明获得的效果如下。
按照本申请发明的一个方案，因为不会使晶体管受到热负荷，能够形成氢含有量少的氮化硅膜，所以能够提高器件的NBTI寿命。
按照本申请发明的另一个方案，因为不会使晶体管受到等离子体损伤，能够形成氢含有量少的氮化硅膜，所以能够提高器件的NBTI寿命。

Claims (46)

1.一种半导体集成电路器件，其特征是具有在半导体衬底的主面上边形成的MISFET，和覆盖所述MISFET栅电极的至少一部分，以第1氮化硅膜为主成分的第1绝缘膜，所述第1氮化硅膜中含有的氢浓度是2×1021atoms/cm3以下。
2.根据权利要求1所述的半导体集成电路器件，其特征是所述第1氮化硅膜中含有的氢浓度是1×1021atoms/cm3以下。
3.根据权利要求2所述的半导体集成电路器件，其特征是所述第1氮化硅膜中含有的氢浓度是0.1×1021atoms/cm3以下。
4.根据权利要求1所述的半导体集成电路器件，其特征是所述氢是由所述第1氮化硅膜中含有的Si-H键合离解而产生的。
5.根据权利要求1所述的半导体集成电路器件，其特征是所述第1氮化硅膜是使用含有硅烷系气体和氨或氮气的源气体，用CVD法淀积的。
6.根据权利要求5所述的半导体集成电路器件，其特征是所述硅烷系气体是甲硅烷(SiH4)或二氯硅烷(SiH2Cl2)。
7.根据权利要求1所述的半导体集成电路器件，其特征是所述第1氮化硅膜是覆盖所述栅电极上面的覆盖绝缘膜，或对所述栅电极自调整地形成接触孔时使用的蚀刻阻挡膜。
8.根据权利要求1所述的半导体集成电路器件，其特征是所述第1氮化硅膜是覆盖所述栅电极侧壁的侧壁绝缘膜。
9.根据权利要求1所述的半导体集成电路器件，其特征是在形成所述MISFET后的所述半导体衬底主面的最上层上，还具有以第2氮化硅膜为主成分的第2绝缘膜，所述第2氮化硅膜中含有的氢浓度高于2×1021atoms/cm3。
10.根据权利要求9所述的半导体集成电路器件，其特征是所述第2氮化硅膜是使用含有硅烷系气体和氨或氮气的源气体，用等离子CVD法淀积的。
11.一种半导体集成电路器件的制造方法，包括以下工序：
(a)将含有分子中有硅的第1气体和分子中有氮的第2气体的源气体导入到加热处理部，在所述第1和第2气体的热分解温度以上的温度加热处理所述源气体的工序；
(b)将含有在所述加热处理部生成的所述第1和第2气体的分解生成物的气体供给成膜处理部，在温度低于所述源气体热分解温度下保持的半导体晶片主面上边，淀积以氮化硅膜为主成分的第1绝缘膜的工序。
12.根据权利要求11所述的半导体集成电路器件的制造方法，其特征是所述氮化硅膜中含有的氢浓度是2×1021atoms/cm3以下。
13.根据权利要求12所述的半导体集成电路器件，其特征是所述氮化硅膜中含有的氢浓度是1×1021atoms/cm3以下。
14.根据权利要求13所述的半导体集成电路器件，其特征是所述氮化硅膜中含有的氢浓度是0.5×1021atoms/cm3以下。
15.根据权利要求11所述的半导体集成电路器件的制造方法，其特征是所述成膜处理部具备将所述半导体晶片加热到比所述成膜处理部的内壁还要高温的冷壁构造。
16.根据权利要求11所述的半导体集成电路器件的制造方法，其特征是所述成膜处理部具备以单片方式处理所述半导体晶片的单片处理构造。
17.根据权利要求11所述的半导体集成电路器件的制造方法，其特征是所述第1气体包括甲硅烷(SiH4)或二氯硅烷(SiH2Cl2)，所述第2气体包括氨(NH3)或氮。
18.根据权利要求11所述的半导体集成电路器件的制造方法，其特征是所述第1和第2的气体是分子中不含有氢的。
19.根据权利要求11所述的半导体集成电路器件的制造方法，其特征是在所述加热处理部内加热处理所述源气体的温度是600℃以上。
20.根据权利要求19所述的半导体集成电路器件的制造方法，其特征是在所述加热处理部内加热处理所述源气体的温度是700℃以上。
21.根据权利要求19所述的半导体集成电路器件的制造方法，其特征是在所述加热处理部内加热处理所述源气体的温度是800℃以上。
22.根据权利要求21所述的半导体集成电路器件的制造方法，其特征是淀积所述第1绝缘膜时的晶片温度是750℃以下。
23.根据权利要求22所述的半导体集成电路器件的制造方法，其特征是淀积所述第1绝缘膜时的晶片温度是400℃以上。
24.根据权利要求11所述的半导体集成电路器件的制造方法，其特征是供给所述成膜处理部的所述气体压力是0.013kPa以上，且98.8kPa以下的范围。
25.根据权利要求24所述的半导体集成电路器件的制造方法，其特征是供给所述成膜处理部的所述气体压力是约45.5kPa。
26.一种半导体集成电路器件的制造方法，包括以下工序：
(a)将含有分子中有硅的第1气体和分子中有氮的第2气体的源气体导入到等离子处理部，等离子处理所述源气体的工序；
(b)将含有在所述等离子处理部生成的所述第1和第2气体的分解生成物的气体供给成膜处理部，在半导体晶片主面上边淀积以第1氮化硅膜为主成分的第1绝缘膜的工序。
27.根据权利要求26所述的半导体集成电路器件的制造方法，其特征是所述第1氮化硅膜中含有的氢浓度是2×1021atoms/cm3以下。
28.根据权利要求27所述的半导体集成电路器件，其特征是所述第1氮化硅膜中含有的氢浓度是1×1021atoms/cm3以下。
29.根据权利要求28所述的半导体集成电路器件，其特征是所述第1氮化硅膜中含有的氢浓度是0.5×1021atoms/cm3以下。
30.根据权利要求26所述的半导体集成电路器件的制造方法，其特征是所述成膜处理部具备将所述半导体晶片加热到比所述成膜处理部的内壁还高温的冷壁构造。
31.根据权利要求26所述的半导体集成电路器件的制造方法，其特征是所述第1气体包括甲硅烷(SiH4)或二氯硅烷(SiH2Cl2)，所述第2气体包括氨(NH3)或氮。
32.根据权利要求26所述的半导体集成电路器件的制造方法，其特征是所述第1和第2的气体是分子中不含有氢的。
33.根据权利要求26所述的半导体集成电路器件的制造方法，其特征是淀积所述第1绝缘膜时的晶片温度是750℃以下。
34.根据权利要求33所述的半导体集成电路器件的制造方法，其特征是淀积所述第1绝缘膜时的晶片温度是400℃以上。
35.根据权利要求26所述的半导体集成电路器件的制造方法，其特征是供给所述成膜处理部的所述气体压力是0.013kPa以上，且1.3kPa以下的范围。
36.根据权利要求35所述的半导体集成电路器件的制造方法，其特征是供给所述成膜处理部的所述气体压力是约0.2kPa。
37.一种半导体集成电路器件的制造方法，包括以下工序：
(a)在半导体晶片的主面上边形成第1导电膜的工序；
(b)把含有分子中有硅的第1气体和分子中有氮的第2气体的源气体导入到CVD装置的加热处理部，在所述第1和第2气体的热分解温度以上的温度加热处理所述源气体的工序；
(c)把含有在所述加热处理部生成的所述第1和第2气体的分解生成物的气体供给所述CVD装置的成膜处理部，在比所述源气体的热分解温度还要低温下保持的所述半导体晶片的所述第1导电膜上边，淀积以氮化硅膜为主成分的第1绝缘膜的工序；
(d)通过把所述第1绝缘膜和所述第1导电膜制成图形，形成由所述第1导电膜构成，其上面用所述第1绝缘膜覆盖的栅电极的工序。
38.根据权利要求37所述的半导体集成电路器件的制造方法，其特征是所述氮化硅膜中含有的氢浓度是2×1021atoms/cm3以下。
39.一种半导体集成电路器件的制造方法，包括以下工序：
(a)在半导体晶片的主面上边形成第1导电膜的工序；
(b)把含有分子中有硅的第1气体和分子中有氮的第2气体的源气体导入到CVD装置的等离子处理部，等离子处理所述源气体的工序；
(c)把含有在所述等离子处理部生成的所述第1和第2气体的分解生成物气体供给所述CVD装置的成膜处理部，所述半导体晶片的所述第1导电膜上边，淀积以氮化硅膜为主成分的第1绝缘膜的工序；
(d)通过把所述第1绝缘膜和所述第1导电膜制成图形，形成由所述第1导电膜构成，其上面用所述第1绝缘膜覆盖的栅电极的工序。
40.根据权利要求39所述的半导体集成电路器件的制造方法，其特征是所述氮化硅膜中含有的氢浓度是2×1021atoms/cm3以下。
41.一种半导体集成电路器件的制造方法，包括以下工序：
(a)在半导体晶片的主面上边形成多个栅电极的工序；
(b)把含有分子中有硅的第1气体和分子中有氮的第2气体的源气体导入到CVD装置的加热处理部，在所述第1和第2气体的热分解温度以上的温度加热处理所述源气体的工序；
(c)通过把含有在所述加热处理部生成的所述第1和第2气体的分解生成物的气体供给所述CVD装置的成膜处理部，在比所述源气体的热分解温度还要低温下保持的所述半导体晶片上边淀积以氮化硅膜为主成分的第1绝缘膜，用所述第1绝缘膜覆盖所述多个栅电极的上面和侧壁的工序。
42.根据权利要求41所述的半导体集成电路器件的制造方法，其特征是所述氮化硅膜中含有的氢浓度是2×1021atoms/cm3以下。
43.根据权利要求41所述的半导体集成电路器件的制造方法，其特征是所述多个栅电极的一部分包括掺入硼的多晶硅膜。
44.一种半导体集成电路器件的制造方法，包括以下工序：
(a)在半导体晶片的主面上边形成多个栅电极的工序；
(b)把含有分子中有硅的第1气体和分子中有氮的第2气体的源气体导入到CVD装置的等离子处理部，等离子处理所述源气体的工序；
(c)通过把含有在所述等离子处理部生成的所述第1和第2气体的分解生成物气体供给所述CVD装置的成膜处理部，在所述半导体晶片上边淀积以氮化硅膜为主成分的第1绝缘膜，用所述第1绝缘膜覆盖所述多个栅电极的上面和侧壁的工序。
45.根据权利要求44所述的半导体集成电路器件的制造方法，其特征是所述氮化硅膜中含有的氢浓度是2×1021atoms/cm3以下。
46.根据权利要求44所述的半导体集成电路器件的制造方法，其特征是所述成膜处理部具备将所述半导体晶片加热到比所述成膜处理部的内壁还要高温的冷壁构造。
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