CN1521826A - 双槽隔离的交叉存储器阵列及其制造方法 - Google Patents
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Abstract
提供了存储器阵列双槽隔离结构及其形成方法。该方法包含：形成p－掺杂的硅(p－Si)基材；在p－Si基材上形成n－掺杂的(n+)Si层；在形成n+Si位线之前，在n+Si层上形成p+Si层；在p+层上形成氮化硅层；在氮化硅层上形成氧化物顶层；进行氧化物顶层、氮化硅层、p+Si层和部分n+Si层的第一次选择性蚀刻，以形成n+Si位线和在位线间的位线槽；在多个n－掺杂的硅(n+Si)位线上形成金属底电极阵列，其具有居间p－掺杂的(p+)Si区域；形成多个字线氧化物隔离结构，该结构在垂直于n+Si位线且在n+Si位线上，邻近底电极，并且隔离开p+Si区域；形成多个顶电极字线，所述字线垂直于n+Si位线，其在底电极上具有夹入存储器电阻器材料；和邻近字线形成氧化物填充的字线槽。
Description
技术领域
本发明一般涉及集成电路(IC)制造，并且更具体而言，涉及一种存储器阵列，其具有在一个电阻器/一个二极管(1R1D)底电极的阵列下面的p/n连接之间形成的改善隔离区。
背景技术
典型地，1R1D电阻器随机存储器(RRAM)使用n-掺杂的硅(n+Si)位线。在具有居间p-掺杂(p+)Si区域的位线之上形成底电极的阵列。p+Si和n+Si位线之间的界面形成p/n连接。常规的制造方法允许在位线之间形成适宜的氧化物隔离区，由于在方法中可以在相对早地形成延伸至下面的硅(Si)基材的槽和氧化物隔离结构。但是，更难以沿着共同(相同)的位线隔离邻近的p/n连接。适宜隔离的缺乏可以导致在读取和程序操作期间电极之间的交扰。
图1是槽隔离电阻器存储器阵列在两个正交轴的局部截面图(现有技术)。如在图1的左侧所示，通过氧化物槽将每条n+位线与其它位线隔离。该图的右侧显示沿着n+位线的横截面。有p+区域的地方，在n+位线上形成p/n连接。尽管p+区域和底电极是自我对准的，但通过离子注入浅结来形成p+区域。作为结果，击穿电压可以很低并且在相邻底电极之间的交扰可以很高。
如果相邻的1R1D底电极的p/n连接沿着共同的位线更充分地隔离，这是有利的。
发明内容
本发明描述了双氧化物槽隔离结构，该结构提供了改善的1R1D底电极p/n连接之间的氧化物隔离区。通常，通过用相对深的槽隔离n+位线，同时将较浅的槽用于隔离p/n位线连接，来达到更高程度的隔离。作为一种选择，可以将存储器电阻器封装于底电极金属、阻挡隔离材料(如TiO2)和顶电极金属中，以防止氧化硅与存储器电阻器之间的反应，典型地，存储器电阻器或者为巨磁致电阻(colassal magetoresistance)(CMR)，或者为高温超导材料。
因而，提供了一种在存储器阵列中形成双槽隔离结构的方法。该方法包含：形成p-掺杂的硅(p-Si)基材；在p-Si基材上形成n-掺杂的(n+)Si层；在形成n+Si位线之前，在n+Si层上形成p+Si层；在p+层上形成氮化硅层；在氮化硅层上形成氧化物顶层；进行氧化物顶层、氮化硅层、p+Si层和部分n+Si层的第一次选择性蚀刻，以形成n+Si位线和在位线间的位线槽；在多个n-掺杂的硅(n+Si)位线上形成金属底电极阵列，具有居间p-掺杂的(p+)Si区域；形成多个字线氧化物隔离结构，所述结构垂直于n+Si位线且在n+Si位线上方，邻近底电极，并且隔离开p+Si区域；形成多个顶电极字线，所述字线垂直于n+Si位线，其具有位于底电极上的夹入存储器电阻器(interposing memory resistor)材料；和，邻近字线形成氧化物填充的字线槽。
在该方法的一些方面，在n+Si位线上形成多个字线氧化物隔离结构的步骤包括：形成延伸入下面的n+Si位线的部分字线氧化物隔离结构。
在其它的方面，在多个n+Si位线上形成具有居间p+Si区域的金属底电极阵列的步骤包括：进行第二次蚀刻，加深位线槽和蚀刻氧化物顶层、氮化硅层、p+Si层、n+Si层和部分p-Si基材，以形成垂直于位线槽的字线槽；用槽氧化物填充位线和字线槽；化学-机械抛光(CMP)槽氧化物和顶层氧化物至氮化硅层；蚀刻以除去氮化硅并且暴露p+Si区域的阵列；各向同性地沉积底电极金属；和，化学-机械抛光底电极金属至槽氧化物。
下面将提供上面所述的方法和具有双槽隔离结构的存储器阵列的补充细节。
附图说明
图1是槽隔离电阻器存储器阵列沿着两正交轴的局部截面图(现有技术)。
图2是本发明具有双槽隔离结构的存储器阵列沿着各正交轴的平面图和局部截面图。
图3是在A-A′横截面中氧化物填充位线槽的详图。
图4是在B-B′横截面中字线隔离结构的详图。
图5是在氮化硅沉积之后，沿着各正交轴的平面图和局部截面图。
图6是在第二次蚀刻之后，沿着各正交轴的平面图和局部截面图。
图7是在氧化物填充和CMP之后，沿着各正交轴的平面图和局部截面图。
图8是在底电极的形成之后，沿着各正交轴的平面图和局部截面图。
图9是在第一阻挡绝缘体的形成之后，沿着各正交轴的平面图和局部截面图。
图10是在顶电极的形成之后，沿着各正交轴的平面图和局部截面图。
图11a至11b是本发明在存储器阵列中形成双槽隔离结构的方法的流程图。
具体实施方式
图2是本发明具有双槽隔离结构的存储器阵列沿着各正交轴的平面图和局部截面图。所示的存储器阵列是一种1R1D的存储器阵列，但是，下面描述的隔离结构的原理可以应用于其它类型的存储器阵列。存储器阵列200包括：多个n-掺杂的硅(n+Si)位线202。在A-A′横截面显示了4条位线202，但此阵列不局限于任何特别条数的位线。金属底电极阵列204叠加在n+Si位线202之上，具有居间p-掺杂(p+)Si区域206。
多个字线氧化物隔离结构208垂直于n+Si位线202并且在n+Si位线202之上。字线氧化物隔离结构208与底电极204相邻并且隔开各p+Si区域206。多个顶电极字线210与位线202垂直，其具有在底电极204之上的夹入存储器电阻器材料212。尽管在平面图中显示的是10条字线210，但是，该阵列不局限于任何特别条数的字线。氧化物填充的字线槽214叠加在字线氧化物隔离结构208上，其与位线210相邻。
存储器阵列200还包含：p-掺杂的硅(p-Si)基材216。多个n+Si位线202叠加在p-Si基材216上。在阵列200的一些方面(如所示)，字线氧化物隔离结构208延伸进入下面的n+Si位线。在各位线202之间、字线210下面形成氧化物填充的位线槽218。典型地，存储器电阻器212是这样一种材料，如Pr0.3Ca0.7MnO3(PCMO)，巨磁致电阻(CMR)或高温超导(HTSC)材料。但是，此阵列不局限于任何特别类型的存储器电阻器材料。
在一些方面，存储器阵列200还包含：在氧化物填充的位线槽218上和邻近底电极204的第一阻挡绝缘层220。在其它方面，存储器阵列200还包含：插入在字线210和氧化物填充的字线槽214之间的第二阻挡绝缘侧壁222。
图3是在A-A′横截面中氧化物填充的位线槽218的详图。如所示，第一阻挡绝缘层220具有在10至30纳米(nm)范围的厚度300。氧化物填充的位线槽218具有厚度302，其延伸在n+Si位线和下面的p-Si基材的界面之下。在一些方面，厚度302在400至700nm的范围内。
图4是在B-B′横截面中字线隔离结构208的详图。第一和第二阻挡绝缘器是诸如TiO2、Al2O3或Si3N4的材料。但是，也可以使用其它的材料。如所示，字线氧化物隔离结构208具有延伸在p+Si区域和下面的n+Si位线的界面402(p/n连接)之下的底部400。字线氧化物隔离结构208具有从底电极204和存储器电阻器212之间的界面至字线氧化物隔离结构底部400定义的厚度404，厚度404在200至500nm的范围内。以相同的CMP方法形成字线隔离结构208的上表面406，其定为底电极的上表面。因此，在字线隔离结构上表面406处，沿着底电极204和存储器电阻器212之间的界面，氧化物填充的字线槽214与字线氧化物隔离结构208通过界面连接。氧化物填充的字线槽214的厚度408在300至400nm范围内。备选地，可以考虑字线隔离结构208和氧化物填充的字线槽214为以分开的方法形成的单个元件，其总厚度在500至900nm的范围内。
功能描述
本发明的双槽隔离系统提供非常高密度的交叉电阻存储器阵列(crosspoint resistor memory array)，其每个存储位用氧化物隔离。此阵列显示小的单元尺寸和低的位-对-位交扰，还有，该制造方法与常规的超高密度集成电路的制造方法相容。
该方法从p-硅基材开始。常规的n-井和p-井分别用于pMOST和nMOST制造。在p-硅基材上制造存储器阵列，以使n+位线寄生电容最小化。制造的方法如下：
用注入方法，使用100KeV至200KeV的能量和5×1014至2×1015/cm2的磷剂量或200KeV至400KeV的能量和5×1014至2×1015/cm2的砷剂量，形成相对更深的n+接合处。注入之后，接着是窄的p+离子注入，如具有1×1015至4×1015/cm2的硼剂量的5至20KeV，或者具有1×1015至4×1015/cm2的BF2剂量的20至80KeV，在p-基材上形成p/n连接。沉积氮化硅薄层500，其厚度约为100nm至300nm，接着具有50nm至500nm厚度的顶层氧化物涂层(未显示)。
图5是在氮化硅沉积之后，沿着两正交轴的平面图和局部截面图。将光刻胶用来蚀刻氮化硅500和下面的硅，形成位线槽502。位线槽深度502为约300nm至500nm。
图6是在第二次蚀刻之后，沿着两正交轴的平面图和局部截面图。在第一次槽蚀刻之后，剥去光刻胶并且涂布第二种光刻胶，以形成用于氧化物隔离结构的第二种槽600(参见208，图2)。第二种槽600的深度为约200nm至500nm。在第二次槽蚀刻期间，进一步蚀刻第一种(位线)槽进入基材216。第二种槽比n+/p-基材连接更深。蚀刻之后，将光刻胶剥去。
图7是在氧化物填充和CMP之后，沿着两正交轴的平面图和局部截面图。在氮化物层500处停止CMP方法。可以将任何常规方法用于重填充和CMP硅槽。
图8是在底电极的形成之后，沿着两正交轴的平面图和局部截面图。使用热H3PO4湿式蚀刻方法或其它常规方法选择性地除去氮化硅。将底电极沉积于和CMP至槽氧化物。
图9是在第一阻挡绝缘体的形成之后，沿着两正交轴的平面图和局部截面图。在BHF溶液或在等离子体中蚀刻晶片，以除去10nm至30nm的氧化物。沉积第一阻挡绝缘薄层220如TiO2或Si3N4，并且CMP以暴露底电极204。
图10是在顶电极的形成之后，沿着两正交轴的平面图和局部截面图。沉积存储器电阻器材料212如CMR或高温超导材料，接着沉积顶电极210。将光刻胶用作掩模以蚀刻顶电极210。也可以由单damascine CMP方法形成顶电极210。在顶电极蚀刻期间，也可以蚀刻存储器电阻器材料的暴露部分。
返回至图2，沉积第二阻挡绝缘器222如TiO2或Si3N4，接着钝化氧化物沉积和最终金属化。如所示，可以各向异性蚀刻第二阻挡绝缘器222，以除去在平坦表面上的所有阻挡氧化物，在存储器电阻器的侧壁处形成阻挡氧化物钝化。如果使用不与氧化硅和氢反应的存储器电阻器材料，则不需要第一和第二绝缘器220/222。
图11a至11b是本发明在存储器阵列中形成双槽隔离结构的方法的流程图。尽管为了清楚将方法描述为顺序编号的步骤，除非明确地指出，否则不应该从编号中推论次序。应当理解的是：可以跳过、平行地进行或在没有要求保持严格的顺序次序进行这些步骤中的一些步骤。该方法开始于步骤1100。
步骤1102形成p-掺杂的硅(p-Si)基材。步骤1104在p-Si基材上形成n-掺杂的(n+)Si层。步骤1106，在形成n+Si位线之前，在n+Si层上形成p+Si层。步骤1108在p+层上形成氮化硅层。步骤1110在氮化硅层上形成氧化物顶层。步骤1112，从n+Si层，形成多个n+Si位线。步骤1114在多个n-掺杂的(n+Si)位线上形成金属底电极阵列，其具有居间p-掺杂(p+)Si区域。步骤1116形成垂直于n+Si位线并在n+Si位线上的多个字线氧化物隔离结构。字线隔离结构与底电极相邻，隔离开p+Si区域。步骤1118用在底电极上的插入的存储器电阻器材料，形成多个垂直于n+Si位线的顶电极字线。步骤1120形成邻近字线的氧化物填充的字线槽。
在该方法的一些方面，在步骤1116中，在n+Si位线上形成多个字线氧化物隔离结构，包括：形成部分延伸入下面的n+Si位线的字线氧化物隔离结构。在其它的方面，在步骤1112中，形成n+Si位线，包括：第一次选择性蚀刻氧化物顶层、氮化硅层、p+Si层和部分n+Si基材，以在位线间形成位线槽。
在一些方面，在步骤1114，在多个n+Si位线上形成金属底电极阵列，其具有居间p+Si区域，包括一些子步骤。步骤1114a进行第二次蚀刻，加深位线槽和蚀刻氧化物顶层、氮化硅层、p+Si层、n+Si层和部分p-Si基材，以形成垂直于位线槽的字线槽。步骤1114b用槽氧化物填充位线和字线槽。步骤1114c CMP槽氧化物和顶层氧化物至氮化硅层。步骤1114d蚀刻以除去氮化硅并且暴露p+Si区域的阵列。例如，可以使用热H3PO4湿式蚀刻方法，以除去氮化硅并且暴露p+Si区域的阵列。步骤1114e各向同性地沉积底电极金属。步骤1114fCMP底电极金属至槽氧化物。
在一些方面，在步骤1118中，用在底电极上的插入的存储器电阻器材料，形成多个垂直于位线的顶电极字线，包括子步骤。步骤1118a沉积存储器电阻器材料。步骤1118b沉积顶电极金属。步骤1118c选择性地蚀刻顶电极和存储器电阻器材料，以在底电极上，垂直于位线形成多个字线。
在一些方面，在步骤1118a中，沉积存储器电阻器材料，包括：使用存储器电阻器材料如PCMO，巨磁致电阻(CMR)或高温超导(HTSC)材料。然后，该方法包含更多的步骤。在形成底电极阵列(步骤1114)之后，进行步骤1115a，其中使用一种包括BHF溶液或等离子体的方法，以除去字线氧化物隔离结构的层至10至30纳米(nm)范围的深度。步骤1115b在槽氧化物上形成第一阻挡绝缘层。步骤1115c CMP第一阻挡绝缘层至底电极金属。
在其它方面，在形成字线之后，步骤1119a沉积第二阻挡绝缘器。步骤1119b在第二阻挡绝缘器上沉积钝化氧化物层。步骤1119c各向异性地蚀刻钝化氧化物层和第二阻挡绝缘器，形成邻近字线的第二阻挡绝缘器侧壁。在步骤1115b和1119a中沉积的第一和第二阻挡绝缘器可以分别是TiO2、Al2O3或Si3N4。
在一些方面，在步骤1104中，在p-Si基材上形成n+Si层，包括用选自下列的方法掺杂n+Si层：用在100KeV至200KeV范围内的能级和5×1014至2×1015/cm2的剂量的磷，和用在200KeV至400KeV范围内的能级和5×1014至2×1015/cm2的剂量的砷。
在一些方面，在步骤1106中，在n+Si层上形成p+Si层，包括用选自下列的方法掺杂p+Si层：用在5KeV至20KeV范围内的能级和1×1015至4×1015/cm2的剂量的硼，和用在20KeV至80KeV范围内的能级和1×1015至4×1015/cm2的剂量的BF2。
在该方法的一些方面，在步骤1108中，在p+Si层上形成氮化硅层，包括：形成厚度为100至300nm的氮化硅层；并且在步骤1110中，在氮化硅上形成氧化物顶层，包括形成厚度为50至500nm的氧化物顶层。
在其它方面，在步骤1112中，进行第一次选择性蚀刻氧化物顶层、氮化硅层、p+Si层和部分n+Si层，以在各n+Si位线间形成位线槽，该步骤包括形成深度为200至500nm的位线槽。
在一些方面，在步骤1114a中，进行第二次蚀刻，加深位线槽和蚀刻氧化物顶层、氮化硅层、p+Si层、n+Si层和部分p-Si基材，以形成垂直于位线槽的字线槽的步骤，包括另外的子步骤：步骤1114a1蚀刻字线槽至低于在n+Si位线(p/n连接)上的p+Si界面的深度。步骤1114a2延伸位线槽至低于在p-Si基材上的n+Si位线界面的深度。
备选指出(但未显示)，在步骤1114a中进行第二次蚀刻包括：蚀刻字线槽至200至500nm的深度，并且延伸位线槽至400至700nm的总深度。
提供了存储器阵列双槽隔离结构及其形成方法。尽管在文中出现的是使用位线和字线的存储器阵列，但应当理解的是：本发明具有更广的应用并且可以用于更宽类型的阵列结构。此外，本发明已经表明与常规的IC制造方法相一致。应当理解的是：本发明不局限于用于证明制造隔离结构的具体方法。对于本领域的技术人员来说，作出本发明的其他各种改变和
实施方案是可能的。
Claims (29)
1.在存储器阵列中，一种形成双槽隔离结构的方法，该方法包含：
在多个n-掺杂的硅(n+Si)位线上，形成金属底电极阵列，其具有多个居间p-掺杂的(p+)Si区域；
形成多个字线氧化物隔离结构，该结构垂直于n+Si位线且在n+Si位线上，邻近底电极并且隔离开所述p+Si区域；
形成多个顶电极字线，所述字线垂直于n+Si位线，具有在底电极上的夹入的存储器电阻器材料；和，
邻近字线形成氧化物填充的字线槽。
2.根据权利要求1所述的方法，该方法还包含：
形成p-掺杂的硅(p-Si)基材；
在p-Si基材上形成n-掺杂的(n+)Si层；和，
从n+Si层，形成多个n+Si位线。
3.根据权利要求2所述的方法，其中在n+Si位线上形成多个字线氧化物隔离结构的步骤包括：形成延伸进入n+Si位线的部分字线氧化物隔离结构。
4.根据权利要求2所述的方法，该方法还包含：
在形成n+Si位线之前，在n+Si层上形成p+Si层；
在p+Si层上形成氮化硅层；
在氮化硅层上形成氧化物顶层；和，
其中形成n+Si位线的步骤包括：进行氧化物顶层、氮化硅层、p+Si层和部分n+Si层的第一次选择性蚀刻，以形成在位线间的位线槽。
5.根据权利要求4所述的方法，其中在多个n+Si位线上形成金属底电极阵列，其具有居间p+Si区域，包括：
进行第二次蚀刻，加深位线槽和蚀刻氧化物顶层、氮化硅层、p+Si层、n+Si层和部分p-Si基材，以形成垂直于位线槽的字线槽；
用槽氧化物填充位线和字线槽；
化学-机械抛光(CMP)槽氧化物和顶层氧化物至氮化硅层；
蚀刻以除去氮化硅并且暴露p+Si区域的阵列；
各向同性地沉积底电极金属；
和，
化学-机械抛光底电极金属至槽氧化物。
6.根据权利要求5所述的方法，其中形成多个顶电极字线，该字线垂直于位线，在底电极上具有插入的存储器电阻器材料，该步骤包括：
沉积存储器电阻器材料；
沉积顶电极金属；和，
选择性蚀刻顶电极和存储器电阻器材料，以在底电极之上形成垂直于位线的多个字线。
7.根据权利要求6所述的方法，其中沉积存储器电阻器材料的步骤包括使用选自Pr0.3Ca0.7MnO3(PCMO)，巨磁致电阻(CMR)和高温超导(HTSC)材料的存储器电阻器材料；
该方法还包含：
在形成底电极阵列之后，使用一种选自包括BHF溶液和等离子体的组的方法，以除去字线氧化物隔离结构层至10至30纳米(nm)范围的深度；
在槽氧化物上形成第一种阻挡绝缘层；和，
化学-机械抛光第一阻挡绝缘层至底电极金属。
8.根据权利要求7所述的方法，该方法还包含：
在形成字线之后，沉积第二种阻挡绝缘层；
在第二种阻挡绝缘层之上沉积钝化氧化物层；和，
各向异性地蚀刻钝化氧化物层和第二种阻挡绝缘器，形成相邻于字线的第二种阻挡绝缘器侧壁。
9.根据权利要求2所述的方法，其中在p-Si基材上形成n+Si层的步骤包括：用选自包括下列的组的方法掺杂n+Si层：用在100KeV至200KeV范围内的能级和5×1014至2×1015/cm2的剂量的磷，和用在200KeV至400KeV范围内的能级和5×1014至2×1015/cm2的剂量的砷。
10.根据权利要求4所述的方法，其中在n+Si层上形成p+Si层的步骤包括用选自包括下列的组的方法掺杂p+Si层：用在5KeV至20KeV范围内的能级和1×1015至4×1015/cm2的剂量的硼，和用在20KeV至80KeV范围内的能级和1×1015至4×1015/cm2的剂量的BF2。
11.根据权利要求4所述的方法，其中在氮化硅上形成氧化物顶层的步骤包括：形成厚度为50至500nm的氧化物顶层。
12.根据权利要求4所述的方法，其中在p+Si层上形成氮化硅层的步骤包括：形成厚度为100至300nm的氮化硅层。
13.根据权利要求4所述的方法，其中进行氧化物顶层、氮化硅层、p+Si层和部分n+Si层的第一次选择性蚀刻，以在n+Si位线间形成位线槽的步骤包括形成深度为200至500nm的位线槽。
14.根据权利要求5所述的方法，其中进行第二次蚀刻，加深位线槽和蚀刻氧化物顶层、氮化硅层、p+Si层、n+层和部分p-Si基材，以形成垂直于位线槽的字线槽的步骤包括：
蚀刻字线槽至低于在n+Si位线上p+Si界面的深度；和，
延伸位线槽至低于在p-Si基材上n+Si位线界面的深度。
15.根据权利要求14所述的方法，其中进行第二次蚀刻的步骤包括：
蚀刻字线槽至200至500nm的深度；和，
延伸位线槽至400至700nm的总深度。
16.根据权利要求5所述的方法，其中蚀刻以除去氮化硅并且暴露p+Si区域的阵列的步骤包括使用热H3PO4湿式蚀刻方法。
17.根据权利要求7所述的方法，其中沉积第一和第二种阻挡绝缘器包括：沉积选自TiO2、A12O3和Si3N4的材料。
18.一种具有双槽隔离结构的存储器阵列，其包含：
多个n-掺杂的硅(n+Si)位线；
金属底电极阵列，其在n+Si位线上，其具有居间p-掺杂的(p+)Si区域；
多个字线氧化物隔离结构，其垂直于n+Si位线并且在n+Si位线上，邻近底电极，和隔离开p+Si区域；
多个顶电极字线，其垂直于位线，具有在底电极上的插入的存储器电阻器材料；和，
氧化物填充的字线槽，其在字线氧化物隔离结构之上，邻近字线。
19.根据权利要求18所述的存储器阵列，其还包含：
p-掺杂的硅(p-Si)基材；和，
其中多个n+Si位线叠加在p-Si基材之上。
20.根据权利要求19所述的存储器阵列，其中所述字线氧化物隔离结构延伸入n+Si位线。
21.根据权利要求20所述的存储器阵列，其还包含：
在位线间，字线下面的氧化物填充的位线槽。
22.根据权利要求21所述的存储器阵列，其中所述存储器电阻器材料选自Pr0.3Ca0.7MnO3(PCMO)，巨磁致电阻(CMR)和高温超导(HTSC)材料；
存储器阵列还包含：
第一阻挡绝缘层，其在氧化物填充的位线槽之上并且邻近底电极，其厚度为10至30纳米(nm)。
23.根据权利要求22所述的存储器阵列，其还包含：
第二阻挡绝缘器侧壁，其插入在字线和氧化物填充的位线槽之间。
24.根据权利要求23所述的存储器阵列，其中所述第一和第二种阻挡绝缘器为选自TiO2、Al2O3和Si3N4的材料。
25.根据权利要求21所述的存储器阵列，其中所述字线氧化物隔离结构具有延伸至p+Si区域和n+Si位线的界面之下的底部。
26.根据权利要求25所述的存储器阵列，其中所述字线氧化物隔离结构的厚度为200至500nm。
27.根据权利要求21所述的存储器阵列，其中所述氧化物填充的位线槽具有延伸至n+Si位线和p-Si基材的界面之下的厚度。
28.根据权利要求27所述的存储器阵列，其中所述氧化物填充的位线槽的厚度为400至700nm。
29.根据权利要求26所述的存储器阵列，其中所述氧化物填充的位线槽的厚度为300至400nm。
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