CN1556995A - 分段金属位线 - Google Patents

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Abstract

将一集成电路的一个存储单元阵列组织为金属位线是分段的。该存储单元可以是非易失性存储单元，如浮栅、闪存、EEPROM或EPROM存储单元。将该存储单元的位线捆扎到金属，并且该金属位线是分段的。按照所希望地允许配置(例如，编程)或者读该存储单元可将该各个片段接入至电压。该编程电压可以是一个高于该集成电路的VCC的高电压。通过将该金属位线分成片段，这将减少位线之间的噪声及提高性能和可靠性，并且因于相比于一条长的金属位线(即其中所有片段是接入在一起的并象一条那样操作)减少了寄生电容而减少了电量消耗。

Description

分段金属位线
技术领域
本发明涉及非易失性可擦除可编程存储器，尤其涉及用于在该集成电路上组织或布置该存储单元的技术。
背景技术
存储器和贮存器技术是推动信息时代发展的关键技术领域之一。随着因特网、万维网(WWW)、无线电话、个人数字助理(PDA)、数码相机、数码便携摄像机、数字音乐播放器、计算机、网络等的快速发展，人们不断要求有更好的存储器和贮存器技术。一种典型的存储器是非易失性存储器。即使在去除电源时，一个非易失性存储器也能保持它的存储内容或存储状态。一些非易失性可擦除可编程存储器的类型包括闪存(Flash)、EEPROM、EPROM、MRAM、FRAM、铁电和磁存储器。一些非易失性贮存器产品包括压缩闪存(CF)卡、多媒体卡(MMC)、闪存PC卡(如ATA闪存卡)、智能媒体卡(SmartMedia Card)和记忆棒。
一类广泛使用的半导体记忆存储单元是闪存存储单元或浮栅存储单元。还有其它类型的存储单元技术，如上面提及的那些技术。仅仅将闪存和浮栅存储单元作为一个例子来论述。该申请中的论述也可经过适当调整而应用到除了闪存和浮栅存储技术的其它存储技术。可将该存储单元配置或编程为所希望的配置状态。特别地，在一个闪存存储单元的浮栅上放置电荷或从上除去电荷以将该单元设置成两个或多个存储状态。一个状态是一个编程状态，而另外一个状态是一个可擦除状态。可用一个闪存存储单元表现至少两个二进制状态，0或者1。一个闪存存储单元也可以存储多于两个二进制状态的状态，如00、01、10或11；可以称这种能存储多个状态的单元为多状态存储单元。此单元能存储多重状态，并可被称为一个多态存储单元、一个多电平(multilevel)或多位存储单元。由于每一存储单元能表现不只一位，就允许不用增加存储单元的数目而制造更高密度的存储器。该单元具有多于一个编程状态的状态。例如，由于一个存储单元表现两位，就有四位编程状态。
尽管在非易失性存储器方面取得了成功，仍旧需要进一步改进该项技术。而我们期望提高的是这些存储器的密度、速度、耐久性和可靠性。减小其电量消耗和降低每位的存储成本也是所期望的。
正如我们所希望的，需要提高性能和减少非易失性存储器的电量消耗。特别是，通过安排和布置一集成电路的该存储单元使该存储单元的位线分成片段，这将减少位线之间的噪声并提高性能和可靠性，并且减少电量消耗。
发明内容
本发明提供一种用于一集成电路的存储单元的组织形式，其中金属位线是分段的。在一具体实施例中，该存储单元是非易失性存储单元，如浮栅、闪存、EEPROM、和EPROM单元。将该存储单元的位线捆扎至金属(例如，金属-2)，并且此金属是分段的。可按照所希望的配置(例如，编程)或者读该存储单元而可选地将该各个片段连接至电压。通过将该金属位线分成片段，这将减少位线之间的噪声及提高性能和可靠性，并且因为相比于一条长的金属位线(即其中所有片段是连接在一起的并象一条那样操作的)减少了充电或放电的寄生电容而降低了电量消耗。在该片段之间至少有两个传输门(例如，三个传输门)。一个传输门将两个片段连接在一起或者断开该连接。对于该片段的每一片段，有一个传输门将该片段连接至一条供电导线或者断开该连接。该供电导线将可选地连接至一个电压，如VPP或VSS(地)。
尽管关于金属位线描述了本发明，也可以将本发明应用到其它金属线，如金属字线，以对于那些导线得到同样的益处。然而，本发明对于金属位线特别有效果是由于为了编程将位线提升至VPP(例如，6.5伏特)。并且从0伏特转换为VPP是一个足够显著的摆动以致于在该转换期间产生很大的噪声，并消耗了动态能量。
在一实施例中，本发明是一种包括一个非易失性存储单元阵列的集成电路，其中该阵列包括了一条分成一第一片段和一第二片段的金属位线。尤其是，在此阵列中，将该金属位线连接或捆扎至存储单元的一列的一个位线点。在第一片段和第二片段之间接入一第一传输门。在第一片段和一供电导线之间接入一第二传输门。例如，该供电导线可以是VPP或VSS。在一实施方式中，第一和第二传输门是NMOS晶体管。在另一实施方式中，第一和第二传输门是CMOS晶体管。
在操作中，该供电导线可选地连接至VPP或VSS，其中VPP是一个高于该集成电路的VCC电平的编程电压电平。VSS是地。本发明也可另外包括在一VPP线和第一供电导线之间接入的一第三传输门，与在一VSS线和第一供电导线之间接入的一第四传输门。在一第一操作模式中，开第一传输门和关第二传输门。在一第二操作模式中，关第一传输门和开第二传输门。
另外，该存储单元可以是浮栅存储单元，其包括闪存、EEPROM或EPROM存储单元。该存储单元可以是多态存储单元。每一个存储单元能存储多个二进制数据位。
在另一实施例中，每一片段能有连接至VSS和VPP的专用连接。特别是，在第一片段和一第一供电导线之间接入一第二传输门。并且，在第二片段和一第二供电导线之间接入一第三传输门。例如，第一供电导线可以是VPP，第二供电导线可以是VSS，或者与此相反。在一实施方式中，第一、第二和第三传输门是NMOS晶体管。在另一实施方式中，第一第二和第三传输门是CMOS传输门。
在操作中，第一供电导线可选地连接至VPP或VSS，其中VPP是一个高于该集成电路的VCC电平的编程电压电平。第二供电导线可选地连接至VPP或VSS，其中VPP是一个高于该集成电路的VCC电平的编程电压电平。VSS是地。本发明也可另外包括一个在一VPP线和第一供电导线之间接入的第四传输门和在一VSS线和第一供电导线之间接入的第五传输门。
在一第一操作模式中，开第一传输门，并关第二和第三传输门。在一第二传输模式中，关第一传输门和开第二传输门。另外在第二操作模式中，关第三传输门。
通过对下面的详细描述和附图的理解，本发明的其它目的、方面和优点将显得很清楚。所有附图中始终用相同的附图标记代表相同的元件。
附图说明
图1一般性地示出一个可结合本发明的多个方面的电子系统。
图2示出了一个具有字线和位线的存储单元阵列。
图3示出了一些连接至一个单独位线的非易失性存储单元的一个更详细的图。
图4示出了一个存储单元阵列，其中连接至该位线的该金属层是分段的。
图5示出了一个分段金属位线和存储单元的一个更详细的图。
图6示出了一个存储单元阵列的另外一个实施例，其中连接至该位线的该金属层是分段的。
图7示出了一个分段金属位线和图6的存储单元的一个更详细的图。
具体实施方式
图1大体上示出了一个电子系统，如一个计算机系统，其中可结合本发明的多个方面。一些电子系统的例子包括：计算机、膝上型电脑、手持(handheld)电脑、掌上型电脑、个人数字助理(PDA)、MP3和其它音频播放器、数码相机、视频录像机、电子游戏机、无线和有线电话装置、对讲机、录音机和网络路由器。这个电子系统结构包括连接至系统总线23的随同该系统总线随机存取的处理器或微处理器21、主系统存储器25、与至少一个或多个输入—输出单元27，如一键盘、监视器、调制解调器等。另外一个连接至一典型计算机系统总线23的主计算机系统元件是长期、非易失性存储器29。与易失性存储器如DRAM(动态RAM)或者SRAM(静态RAM)相反，非易失性存储器即使在从该装置中除去电源后仍保持其存储状态。典型地，如一存储器是一个具有兆字节、十亿字节或千兆字节的数据存储容量的使用磁技术或者光技术的盘驱动器。可重新得到此数据并输入到系统易失性存储器25以在当前处理中使用，并能增补、改变或者变换此数据。
本发明的一个方面是替代用于盘驱动器的一特定类型的半导体存储器系统但不必牺牲非易失性、易擦除与易将数据写入存储器的重写、存取速度、低成本和可靠性。这可通过利用一个电子可擦除可编程只读存储器(例如，EEPROM)集成电路芯片阵列来实现。这种类型的存储器具有另外优点：操作需要的电量较少与在重量上比一个硬盘驱动的磁介质存储器轻，因此，特别适用于电池操作的便携式电脑。这些非易失性半导体存储器包括闪存盘驱动器、压缩闪存(TM)卡、智能媒体(TM)卡、个人标签(P-Tag)、多媒体卡、安全数字(SD)卡和记忆棒(R)。
大容量存储器29由一个连接至该计算机系统总线23的存储控制器31和一个闪存或者EEPROM集成电路芯片阵列33构成。数据与指令主要经过一条数据线35从控制器31传输到闪存或EEPROM阵列33。同样，数据与状态信号经数据线37从闪存或EEPROM33传输到控制器31。数据线35和37可以是串行或并行，这依赖于其实现方式。控制器31和EEPROM阵列33之间的其它控制和状态电路没有在图1中示出。另外，该控制器和存储器可以位于分离的集成电路上，或一个存储器集成电路可以包含该控制器。该存储器可以位于分离集成电路上。例如，可结合多块存储器集成电路来得到所需的存储容量。
闪存EEPROM系统、非易失性单元和存储的进一步讨论是在美国专利US5,602,987、US5,095,344、US5,270,979、US5,380,672、US5,712,180、US5,991,517、US6,222,762和US6,230,233中论述的。连同在本申请中的引用的所有参考以参照方式并入本申请。
图2示出了一个存储单元阵列103一个存储器集成电路(或芯片)。在一个实施例中，此阵列是图1的闪存存储器33的一部分。在一个单独芯片上可有多个存储单元阵列。该集成电路可以是一个如闪存芯片的存储器或者是带有一个嵌入式存储部分的另一类集成电路，如一个ASIC或芯片上带有存储器的微处理器。该存储单元存储二进制位信息。在一个具体实施例中，该存储单元是非易失性存储单元。一些非易失性存储器的例子是浮栅单元(闪存、EEPROM或EPROM单元)、相变单元、铁电单元(FRAM)、磁单元及其它。该存储单元排列在一个行列阵列中。可有任意数目的行和列。使用该阵列的行来访问该存储单元。
存储单元行108连接至字线或者该存储单元的行线。存储单元列112连接至位线或者该存储单元的列线。为了操作该存储单元，为在该存储单元或单元集合上执行一期望的操作，该字线和位线连接至适当的电压上。例如，为了配置该存储单元，如擦除或编程，为了将该存储单元配置成所希望的状态，该字线和位线连接至适当的电压上。这些电压典型地是高电压，电压电平高过该芯片的VCC(或VDD)电平。用于编程的高电压电平可被称为VPP电压。例如，电压泵117可连接至该集成电路的位线上。并且为了一些操作，该位线可连接至地或VSS。
图2也示出了一区域133。区域133是该存储单元阵列103之外的一个区域，但仍位于该同块存储集成电路中。例如，在该存储阵列外是该电压泵117和其它在该集成电路操作中使用的电路。区域133中此种电路的例子包括：电荷泵、读出放大器、编程电路、擦除电路、解码器、衰减器、输入缓冲器、输出缓冲器、逻辑、参考电压生成器及其它。
在一具体实施例中，该存储单元是多态单元，每个单元能存储多位数据。多态存储单元可存储两位或者多位数据，如三位、四位和更多位。每个单元能存储多位数据的单元有时可被称为多位或多电平单元。在美国专利US5,991,517中论述了一个多态存储单元的一些具体实现细节，其以参照方式引入本申请。本发明的原理也可应用于这些类型的多态存储单元。
图3示出了存储单元的一个位线204的一个更详细的图。在一位线中有大量存储单元208，每个存储单元有一个选择晶体管211和一个非易失性存储单元晶体管215。该选择晶体管有时可被称为一个读出晶体管。用于位线的每个选择晶体管的一个门电极连接至一个不同的字线。也就是，对于位线204，该选择晶体管连接至位线WL1至WLx，其中x是一个整数。在一个实施例中，晶体管215可以是一个浮栅晶体管，正如上面所述的一个闪存单元。该浮动晶体管的门可被称为一个控制门或擦除门电极，并且连接在一起。在图3中示出的该存储单元和在本申请的其它地方的存储单元仅是一示例，并且本发明可应用到其它类存储单元。例如，该存储单元可是MRAM、FRAM或相变元件，并且，本发明也可被应用到易失性存储单元，如DRAM和SRAM单元。
通常用扩散来连接位线。该选择晶体管是一个NMOS或N沟道晶体管的情况下，该扩散是n+扩散。为了使电阻最小，此位线被捆扎到(连接至)一个顶层金属或具有比扩散低的电阻的其它导体。在本申请中论述的一个具体实施例中，一个位线可捆扎进一第二层金属，金属-2。然而，应知晓对于一给定集成电路工艺，典型地具有许多不同的金属层，并且一给定工艺可有两层或多层金属。本发明同样可应用到位线跑和连接至除了金属-2的金属或其它导电层。例如，本发明的该位线可跑在任意的金属或导电层中，如金属-1，金属-2，金属-3，金属-4，金属-5，金属-6或其它。
在一具体实施例中，用一个金属-1(第一层金属，在第二层金属下面)的跳线将该位线捆扎到金属-2(第二层金属)。在此过程中，图2和3中的该位线跑在金属-2，而该字线跑在金属-1中。该字线和位线通常不跑在相同金属层中是由于这意味着该金属字线和位线将互相短出。在一可替代的实施例中，该位线和字线分别跑在金属-1和金属-2中。
每一位线具有对地的寄生电容(例如图2的寄生电容)。为了简化此图，图3没有示出对地的寄生电容，但在图2中示出了。另外，不仅有对地的寄生电容，在这些位线之间也有寄生电容(例如，寄生电容125和128)。这些电容是分布电容，分布在该位线上。
当速度(性能)是一个重要因素时，尽管不是一个直流元件，给该位线充电和放电都转换为大电流，特别对于大规模并行(读出或)编程。如一实施例，尽管该位线的寄生电容可能是大约1皮法至3皮法，在编程期间，在大约6.5伏特的VPP电平下给2000条位线充电0.5微秒，将转换为大约25毫安至80毫安的VPP电流。这将转换为大约100毫安至大约250毫安IDD总电流。这是明显的动态电量消耗。这可能严重地限制并行处理的单元数目，并因此限制性能。
图4示出了一存储单元阵列的另一组织形式。将金属(例如金属-2)位线分成大量片段，如304和308。在一具体实施例中，该存储单元阵列被分成8个部分，并有7个位线部分。该阵列的一端是连接至该位线的电路311。用传输门315连接至该位线或断开该连接。
在金属位线片段之间的是电路322。在一个实施例中，此电路存在于每个金属位线片段之间。该用于一个位线的电路包括三个晶体管。有一个能将片段304与308连接在一起的传输晶体管或传输门328。有一个能连接片段304与线337或者断开该连接的传输晶体管333。有一个能连接片段308与线347或者断开该连接的传输晶体管343。示出的该传输晶体管是NMOS晶体管。然而，可以使用许多传输晶体管来实现，和结合这些晶体管来实现。例如，该传输晶体管可以是一个CMOS传输门，其中NMOS和PMOS晶体管是并行连接。
当维护(如连接VCC)该传输晶体管的门时，该传输晶体管通过一很小电阻的路径连接其电源和耗尽点。这可称为开启传输门打开或者开传输门。例如，当晶体管328的门连接至VDD时，片段304和308有效地连接在一起。同样，当晶体管333的门连接至VDD时，片段304有效地连接至线337。并且，当晶体管343的门连接至VDD时，片段308有效地连接至线347。当该传输门接地时，它们断开电源与耗尽点的连接。这可称为关闭传输门或者关传输门。
另一个可被使用的进程使用高电压传输门，其中比VCC高的电压连接至该传输门的门。这将减少该电源和耗尽点之间的电阻或者阻抗。
图5示出了金属片段304与308和该片段之间的电路的一个更详细的图，在此图中，晶体管328的门或者控制电极被称为VPG点。字线WL1至WLn的用于存储单元的位线连接至金属片段304。字线WLn+1至WLm的用于存储单元的位线连接至金属片段304。在该存储单元被均匀分开的情况下，由于对于每一片段有相等数目的存储单元，所以m等于2*n。一个金属位线片段包括三个传输晶体管，一个分别用作(串行)连接元件与数据点或断开该连接，其它的用作局部路径与地或电压的连接或者断开该连接，该电压或者是VPP或者一个停止电压(例如，VSS)。这个现在的组合也用作Y选择。在下表A中总结了用于该分段存储阵列结构的一些模式。
                        表A
    传输门333     传输门328     传输门343
    模式A     关     开     关
    模式B     开     关     关
    模式C     关     关     开
当一存储单元阵列的一个完整部分式处于模式A状态时，该阵列的各个片段连接在一起。然后该阵列的操作与图2中的操作相同。在模式B，片段304连接线333。此片段可通过传输门405连接至VPP或者通过传输门407连接至VSS，这依赖与所希望的操作。在模式C，片段308连接线347。此片段可通过传输门415连接至VPP或者通过传输门417连接至VSS，这依赖与所希望的操作。在一实施例中，传输门405、407、415和417形成在该存储单元阵列的外面(如在图2的区域133中)，输出、线334和347被馈送进该阵列。此配置允许该存储单元最大的封装。在另一可替代的实施例中，传输门405、407、415和417嵌入到该存储单元阵列。
通过将该金属位线分成大量片段和方便地连接或者分离它们，相应地降低了编程或读出期间的高的交流电流。这是因为一个金属片段的长度比整个金属片段(图2中的整个金属片段)的长度要短很多。对于一个较短的片段就有较小的寄生电容，并因此改善了并行读出或编程时的性能，并降低了该动态电量消耗。
图6示出了一存储单元阵列的另一组织形式。此组织形式与图4中的组织形式相同，但是该存储片段间的该电路分配是不同的。然而，该电路的操作相同。将金属(例如金属-2)位线分成大量片段，如304和308。在一具体实施例中，该存储单元阵列被分成8个部分，并有7个位线部分。该阵列的一端是连接至该位线的电路311。用传输门315连接至该位线或断开该连接。
在每个金属位线片段之间的是电路321。位于片段间的靠近电路321的电路323是同电路321一样的电路。在部分321中，该用于一条位线的电路包括两个晶体管。有一个能将片段304和308连接在一起的传输晶体管或传输门328。有一个能连接片段304与线337或者断开该连接的传输晶体管333。在部分323中，有一个能连接片段308与线347或者断开该连接的传输晶体管343。示出的该传输晶体管是NMOS晶体管。然而，可以使用许多传输晶体管来实现，和结合这些晶体管来实现。例如，该传输晶体管可以是一个CMOS传输门，其中NMOS和PMOS晶体管是并行连接。
当维护(如连接VCC)该传输晶体管的门时，该传输晶体管通过一很小电阻的路径连接其电源和耗尽点。这可被称为开启传输门或者开传输门。例如，当晶体管328的门连接至VDD时，片段304和308有效地连接在一起。同样，当晶体管333的门连接至VDD时，片段304有效地连接至线337。并且，当晶体管343的门连接至VDD时，片段308有效地连接至线337。当该传输门接地时，它们断开电源和耗尽点的连接。这可被称为关闭传输门或者关传输门。
另一个可被使用的进程使用高电压传输门，其中比VCC高的电压连接至该传输门的门。这将减小该电源和耗尽点之间的电阻或者阻抗。
图7示出了图6的金属片段304与308和该片段之间的电路的一个更详细的图，在此图中，晶体管328的门或者控制电极被称为VPG点。字线WL1至WLn的用于存储单元的位线连接至金属片段304。字线WLn+1至WLm的用于存储单元的位线连接至金属片段308。在该存储单元被均匀分开的情况下，由于对于每一片段有相等数目的存储单元，所以m等于2*n。一个金属位线片段包括两个传输晶体管，一个用作(串行)连接元件与数据点或断开其连接，另一个用作局部路径与地或电压源的连接或者断开该连接，该电压源分别是VPP或者一个停止电压源(例如，VSS)。这个现在的组合也用作Y选择。在下表B中总结了一些用于该片段式存储阵列结构的模式。
                 表B
    传输门333     传输门328
    模式A     关     开
    模式B     开     关
    模式C     关     关
当一存储单元阵列的一个完整部分是处于模式A状态时，该阵列的各个片段连接在一起。然后该阵列的操作与图2中的操作相同。在模式B，片段304连接线333。此片段可通过传输门405连接至VPP或者通过传输门407连接至VSS，这依赖与所希望的操作。在模式C，一或多个片段从或者临近片段或者VSS或者VPP或者这些合并中完全断开连接。当门343和328关闭时，片段308是浮动的。这就从阵列的剩余部分中去除了片段308的电容和寄生电容，并当操作该阵列的另一片段是可用于提高性能。在一实施例中，传输门405、407、415和417形成在该存储单元阵列的外面(如在图2的区域133中)，输出、线334和347被馈送进该阵列。此配置允许该存储单元最大的封装。在另一可替代的实施例中，传输门405、407、415和417嵌入到该存储单元阵列。
通过将该金属位线分成大量片段和方便地连接或者分离它们，相应地降低了编程或读出期间的高的交流电流。这是因为一个金属片段的长度比整个金属片段(图2中的整个金属片段)的长度要短很多。对于一个较短的片段就有较小的寄生电容，并因此改善了并行读出或编程时的性能，并降低了该动态电量消耗。
为了解释和描写的目的，已经展示了本发明的具体描述。但这并不意味已经穷举地描述了本发明，或者本发明只局限于所描述的具体形式，从上面的教导可对本发明作许多改进和变化。选择并描述这些实施例是为了最大程度的解释本发明的原理和其实际应用。该描述能够使本领域的技术人员以各种实现方式及各种适于具体用途的改进方式来最好的利用和实践本发明。本发明的范围将在下面的权利要求中加以定义。

Claims (20)

1.一种集成电路，包括：
一个非易失性存储单元阵列，其中该阵列包括一条分成一第一片段和一第二片段的金属位线；
一个在第一片段和第二片段之间接入的第一传输门；
一个在第一片段和一第一供电导线之间接入的第二传输门；及
一个在第二片段和一第二供电导线之间接入的第三传输门。
2.一种集成电路，包括：
一个非易失性存储单元阵列，其中该阵列包括一条分成一第一片段和一第二片段的金属位线；
一个在第一片段和第二片段之间接入的第一传输门；及
一个在第一片段和一第一供电导线之间接入的第二传输门。
3.如权利要求1所述的集成电路，其中该存储单元是浮栅、闪存、EEPROM或EPROM存储单元。
4.如权利要求1所述的集成电路，其中该存储单元是多态存储单元。
5.如权利要求1所述的集成电路，其中每一存储单元能存储多个二进制数据位。
6.如权利要求1所述的集成电路，其中第一、第二和第三传输门是NMOS晶体管。
7.如权利要求2所述的集成电路，其中第一、第二传输门是NMOS元件。
8.如权利要求1所述的集成电路，其中第一、第二和第三传输门是CMOS传输门。
9.如权利要求2所述的集成电路，其中第一供电导线可选地连接至VPP或VSS，其中VPP是一个高过用于该集成电路的VCC电平的电压电平。
10.如权利要求1所述的集成电路，其中该第二供电导线可选地连接至VPP或VSS，其中VPP是一个高过用于该集成电路的VCC电平的电压电平。
11.如权利要求1所述的集成电路，还包括：
一个在一VPP线和第一供电导线之间接入的第四传输门；
一个在一VSS线和第一供电导线之间接入的第五传输门。
12.如权利要求2所述的集成电路，还包括：
一个在一VPP线和第一供电导线之间接入的第三传输门；
一个在一VSS线和第一供电导线之间接入的第四传输门。
13.如权利要求1所述的集成电路，其中该VPP线处于或高于一用于该集成电路的VCC供电电压。
14.如权利要求1所述的集成电路，其中在一第一操作模式下，开第一传输门，并关第二和第三传输门。
15.如权利要求1所述的集成电路，其中在一第二操作模式下，关第一传输门，并开第二传输门。
16.如权利要求15所述的集成电路，其中关第三传输门。
17.如权利要求1所述的集成电路，其中第二和第三传输门位于该阵列的外面。
18.如权利要求1所述的集成电路，其中第一传输门处在该非易失性单元阵列中。
19.如权利要求1所述的集成电路，其中第一传输门处在该非易失性单元阵列中并且第二和第三传输门位于该非易失性单元阵列的外面。
20.如权利要求2所述的集成电路，其中在一操作模式下，两个传输门都关闭。
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