CN1577627A - 半导体记忆模块 - Google Patents

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Abstract

本发明关于一种半导体记忆模块，具有设置于至少一列之复数记忆芯片(1，2...，8)以及经由该模块内部之形成与一外部主要记忆总线之一接口之一时钟、地址、指令及数据总线驱动并接收至或来自该记忆芯片(1，2...，8)之时钟信号(CLK)以及指令与地址信号(C/A)至该记忆芯片(1，2...，8)之至少一缓冲芯片(10，11；10，10)，其中该半导体记忆模块(100)具有二、四、六或八个缓冲芯片(10，11；10，10)设置于其上，且所有该等记忆芯片至少由从包含具有时钟信号线(CLK)、数据信号线(DQ，DQS)以及指令与地址信号线(C/A)之群中之一信号线型态连接至二个别的缓冲芯片(10，11；10，10)，以及由来自该群之其余信号线而仅连接至该二缓冲芯片(10，11；10，10)之一，且提供控制装置(12，13；12，12)，用以控制至或自该等记忆芯片之个别数据写入及读取操作。

Description

半导体记忆模块
技术领域
本发明系关于具有复数设置于至少一列之记忆芯片以及至少一缓冲芯片之半导体记忆模块，该缓冲芯片驱动并接收给记忆芯片之时钟信号以及指令及地址信号，以及经由模块内部之一时钟，地址与指令及数据总线至记忆芯片或来自记忆芯片之数据信号，且其形成至外部主要记忆总线之接口。
背景技术
对于具有大积体化之极快速的记忆架构而言，例如DDR-IIIDRAMs，在未来将需要「缓冲芯片」。附第8图说明此种记忆系统，其中位于个别记忆模块100，200之缓冲芯片100，210以串连方式连接至流向一内存控制器300之主要记忆总线400。在缓冲芯片110，210上，切换装置S确保数据仅从个别的地址记忆模块100或200被读出或被写入其中。罗马数字I，II，III及IV指示个别的内存群组，每一群组具有在记忆模块100及200上之个别在列方向设置之一者在另一者之后的复数记忆芯片。缓冲芯片110，210转换「短线连接(stubbus)」，如今日在DDR及DDR-II系统中所使用，为阶层式的总线系统，其中仅发生有点对点(point-to-point)或点对二点(point-to-two-point)连接。此种连接允许远大于1Gbyte的数据传输速率。此外，串连的方式允许大数量的缓冲芯片互相串连且允许具有极大数目记忆芯片之记忆系统被制造在仅仅一个主要记忆总线400上。
附第9图表示具有一缓冲芯片(HUB)110之记忆模块如何能在内部设计8记忆芯片之布局图。以破折线及点表示之时钟信号线以及以破折线表示之指令及地址总线线(C/A)由缓冲芯片110集中驱动，并被连续传输至「飞行拓朴(fly-by topology)」之记忆芯片101，102，...，108(DRAMs)，并在端点a1，a2，b1，b2终点以避免信号反射。
在其它计算机及其记忆系统可被运作之高频上，前述连接在线之信号的传播时间很重要。在以下的描述中，将假设每一连结(缓冲芯片至DRAM以及DRAM至DRAM)的传播时间为200ps。从缓冲芯片110至第一DRAM(例如104)，所有的这些信号(CLK，C/A，DQ，DQS)因此需要200ps以及800ps至第四DRAM(例如101)。因为时钟信号CLK及指令与地址信号C/A具有相同的传播时间，指令及地址可无困难地从缓冲芯片110传输至个别的DRAM芯片。类似的情况适用于写入数据(DQ，DQS)至DRAM的移转。从整体系统来看，事实是在不同时间分别发生之DRAMs内真正的写入操作不太重要。
当数据将从DRAMs被读出时会产生以下问题：CLK信号及总线上之C/A信号之传播时间表示DRAM芯片在不同时间接收及读取指令。于我们所举之例中第一与最后DRAM之间的差异为600ps。在一段时间之后，假设对所有DRAMs而言都相同，DRAM芯片开始回送它们的数据至缓冲芯片110。从DRAM芯片至缓冲芯片的传播时间现在再度依据DRAM芯片在记忆模块(DIMM)上的地址而定，在此排列中最后接收指令之DRAM芯片的传播时间是最长的。为此理由，数据抵达缓冲芯片110时将有时间延迟，尤其是具有从缓冲芯片110至DRAM芯片之传播时间的二倍。所以从第一至最后数据经过1200ps＝1.2ns。
读取数据中的时间延迟限制最大操作频率为800MHz(＝1.125ns)之下，或需要由缓冲器中复杂的电路补偿，其将产生数据中的另一延迟，因为最早的数据可能以至少1.2ns加上补偿电路中的处理时间延迟。
DE 102 06 060描述一种记忆系统，其中每一记忆模块具有复数记忆芯片以及一缓冲芯片设置于其上。在读取模式中，时钟信号及读取信号具有相同的传播方向。此记忆系统相较于本半导体记忆模块具有其它基本的不同：首先，数据信号直接从一内存控制器经由支线传输给模块上的记忆芯片。指令及地址信号及数据信号之传播时间改变。同样地，从个别记忆模块至内存控制器之读取及写入数据信号之个别传播时间是不同的。最后，已知的记忆系统具有内存控制器产生之时钟信号WCLK之所有记忆模块用之同步时钟控制，以及每一记忆模块中之每一缓冲芯片中之读取时钟信号RCLK之同步产生。
发明内容
因此，所欲之目的在于允许一般型态之半导体记忆模块为可能，因此时钟或指令及地址信号与数据信号之间的时间延迟变得相当短。
此目的依据权利要求而可达成。
因此，本发明藉由具有复数设置于至少一列之记忆芯片以及至少一缓冲芯片之一半导体记忆模块而达成，该缓冲芯片驱动并接收给记忆芯片之时钟信号以及指令及地址信号，以及经由模块内部之一时钟，地址，指令及数据总线至记忆芯片或来自记忆芯片之数据信号，且其形成至外部主要记忆总线之接口，该半导体记忆模块之特征在于半导体记忆模块具有二、四、六或八缓冲芯片设置于其上，且所有的记忆芯片藉由来自包括时钟信号线，数据信号线以及指令与地址信号线之群组中之至少一信号线型态被连接至二个别的缓冲芯片，且由此群中之其它信号线被连接至二缓冲记忆芯片之一，且经由它们的线从一缓冲芯片至一个别记忆芯片之驱动信号之电子信号传播时间与在读取操作期间从此记忆芯片至其它缓冲芯片之数据信号之电子信号传播时间的总和对所有记忆芯片而言都是相同的，以及提供用以控制至记忆芯片或来自记忆芯片之个别数据写入及读取之控制装置，以便在数据写入及读取时经由模块内部总线于和数据信号相同的个别方向中驱动时钟信号及指令与地址信号。
本发明系以在半导体记忆模块上之记忆芯片之一列的二端提供至少二缓冲芯片，其亦被称为HUB芯片，为基础。此二缓冲芯片或HUB芯片可具有相同或不同的功能。半导体记忆模块上之记忆芯片使用至少一连接(时钟信号线CLK，指令及地址信号线C/A或数据线DQ，DQS)被连接于至少二缓冲芯片。
此控制装置确保写入数据时，指令及地址信号和数据信号在相同的方向移动，也就是说，从另一观点来看是同时抵达记忆芯片。这表示个别记忆芯片之间的时间延迟是无关的。
此控制装置也确保在读取数据时，指令及地址信号和数据信号在相同的方向移动，也就是说，从其它观点来看，它们同时到达一缓冲芯片。在此情况中，个别记忆芯片之间的时间延迟再次于指令信号接收时藉由数据信号之不同的传播时间而确实地受到补偿。
以本发明特定的改善而言，可有复数不同的实施例。当半导体记忆模块维持具有不同功能之二缓冲芯片时，一种解决的方法是让数据写入包含被动地反应之第二缓冲器芯片并仅设定时钟，指令及地址总线线用之主动终点。个别芯片之间的时间延迟存在，但系统内没有其它的干扰效应。在此变化中，读取包含时钟信号而指令及地址信号仅由第二缓冲芯片驱动，而第一缓冲芯片设置该终点。模块内部总线内之该时钟信号线及该指令与地址信号线因此是双向的，因为信号可以在二方向传输。来自记忆芯片之读取数据被传送至第一缓冲芯片(仅有此芯片被连接至与记忆芯片相关之数据信号线)。在此情况中，数据同时抵达第一缓冲芯片，因为离此第一缓冲芯片最远且具有最长之至第一缓冲芯片之传播时间之记忆芯片具有最短之来自第二缓冲芯片之指令与地址信号之传播时间，也就是说，此记忆芯片因此较早接收读取指令。
在另一种解决方案中(其未被表示于图中)，数据总线线连接至第一及第二缓冲芯片。读取依然包含驱动时钟信号及指令与地址信号之第一缓冲芯片，但读取数据同样从记忆芯片流动至第二缓冲芯片，也就是说从图的左边至右边，其中它们同样同时到达。第二缓冲芯片可以，但非必要，连接至时钟及指令与地址线。在此变化中，时钟，指另与地址线以及数据信号线是单向的，表示信号仅在一方向传输，也就是说从图的左边至右边。
另一变化实施例是具有二相同缓冲芯片之半导体记忆模块。在此情况中，半导体模块上之记忆芯片被分为二群，每一群具有相同数目的芯片。举例而言，第一组4个记忆芯片形成一第一群，而第二组4个记忆芯片形成一第二群。这些群藉由以它们的数据线将其连接至相关的缓冲芯片以及它们的时钟，指令与地址信号线将它们连接至二缓冲芯片之至少一者而与一个别的缓冲芯片产生关连。在具有二相同缓冲芯片之变化中，写入包括指令与地址信号以及写入数据一起从缓冲芯片流动至记忆芯片。读取包括第一群记忆芯片之指令与地址信号由第二缓冲芯片驱动且此群中的数据信号流更动至第一缓冲芯片。相反地，对第二群记忆芯片而言，指令与地址信号来自第一缓冲芯片且数据同时到达第二缓冲芯片。在此情况中，时钟，指令与地址信号线再次是双向的。从此变化中，可以引导出另一版本，因此时钟，指令与地址信号及数据信号仅在一方向被驱动，例如对第一群记忆芯片而言在从第一缓冲芯片至第二缓冲芯片之方向，对第二群记忆芯片而言在从第二缓冲芯片至第一缓冲芯片之方向。
另外一种变化也是可能的，其中读取运作及写入运作同时在相同的半导体模块上执行。在此情况中同样地指令与地址信号的流动方向与数据信号的流动方向相同。
本发明允许新颖型态的半导体记忆模块，其优点在于个别记忆芯片之间的时间延迟在数据写入的情况中是不相关的，而指令接收时之时间延迟在读取情况中藉由不同的数据传播时间而被精确补偿。
以下的描述依据图式说明本发明不同例示实施例之半导体记忆模块，假设例如，此记忆芯片为DRAM芯片，而记忆模块为DIMM模块。在此情况中，应该指出的是，在描述及权利要求内，数据，时钟及指令与地址信号的个别指定及参考编号也代表这些信号的个别信号线。同时应该指出的是在以下的描述中使用二缓冲芯片或HUB芯片为例。相对地，本发明之半导体记忆模块也可被配置四、六或八个缓冲芯片，如果希望降低个别缓冲芯片上之缓冲接脚(pin)数目的话。此种缓冲芯片数目的增加不脱离权利要求所界定之解决原理。
附图说明
在以下的图式，其中：
第1图表示具有二不同缓冲记忆芯片，以及例如具有四记忆芯片之半导体记忆模块之实施例，其余的芯片为简化而被省略；
第2图表示第1图之半导体记忆模块在写入操作期间之数据流；
第3图表示第1图之半导体记忆模块在读取操作期间之数据流；
第4A图表示具有二相同缓冲记忆芯片，以及例如具有八记忆芯片之半导体记忆模块之另一实施例；
第4B图表示具有四缓冲记忆芯片，以及例如具有八记忆芯片之半导体记忆模块之另一实施例，其中二个别缓冲芯片具有相同功能；
第5图表示第4图A所示之半导体记忆模块在写入操作期间之数据流；
第6图表示第4A图所示之半导体记忆模块在读取操作期间之数据流；
第7图表示第4A图所示之半导体记忆模块同时在写入及读取操作期间之数据流；
第8及9图表示具有串联缓冲芯片之习知内存系统(已经在引言中描述)并表示此装置内部使用的时钟拓朴。
具体实施方式
第1图表示依据本发明之半导体记忆模块，以标号100标示，具有复数记忆芯片1-4以及具有二不同的缓冲芯片10及11(也以HUB1及HUB2标示)用以驱动并接收时钟信号CLK及指令与地址信号至记忆芯片1-4以及经由模块内部之一时钟、地址、指令以及数据总线至记忆芯片1-4与来自记忆芯片1-4之数据信号DQ，DQS。在第1图所示之第一实施例中，二缓冲芯片10及11具有不同的功能。缓冲芯片10及11二者皆包含个别的控制装置12及13。
实线表示在记忆芯片1-4与表示在左边之第一缓冲芯片10之间流动的双向数据总线，该数据总线以DQ及DQS标示。虚线表示双向的指令/地址总线C/A，该指令/地址总线连接所有记忆芯片1-4至二缓冲芯片10及11。虚点线被用以表示双向的不同时钟总线线CLK。第1图底部所示的箭头表示写入与读取之个别的信号方向，如以下参照第2图及第3图所述之细节。左手边的缓冲芯片10或HUB1经由内部主要记忆总线接收一写入时钟CLK，写入指令与地址数据C/A，接收写入的数据并输出读取的数据DQ，DQS。第二缓冲芯片11或HUB2接收读取时钟CLK以及读取指令与地址信号C/A。控制装置12及13分别包含于缓冲芯片10及11之内以确保在数据写入的情况中，指令与地址信号C/A的移动方向与数据信号DQ，DQS相同。也就是说，从另一观点来看，写入指令与地址信号及写入数据同时到达记忆芯片，例如DRAM芯片1-4，这表示DRAM 1-4之间的时间延迟是不相关的。在数据读取的情况中，控制装置12及13同样确保指令与地址信号C/A的移动方向与数据信号DQ，DQS相同，也就是说，从另一观点来看，它们同时到达缓冲芯片12，11中之一。在此情况中，个别DRAM芯片之间在指令与地址接收时之时间延迟由数据信号之不同传播时间再度获得正确的补偿。在此情况中必须提及，控制装置12，13不需要是缓冲芯片10，11之部份，但可被包含于模块外部之一内存控制器内(未示出)。
第2图表示第1图所示依据本发明之半导体记忆模块之数据写入之流程。在此情况中，第二缓冲芯片11(HUB2)，表示于右边，表现出被动的行为且仅设定时钟线CLK及指令与地址总线线用之(主动的)终点。个别DRAM芯片1-4之间维持时间延迟但系统上没有其它的干扰效应。
在第3图所示之读取情况中，时钟信号CLK及指令与地址信号C/A由第二缓冲芯片11(HUB2)驱动。第一缓冲芯片10(HUB1)设立(主动的)该终点。时钟(CLK)及指令与地址总线线(C/A)是双向的，因为信号可在二方向上转换。从DRAM芯片1-4读取的数据被传送至第一缓冲芯片10(HUB1)。仅有第一缓冲芯片10连接至和DRAM芯片相关之数据信号线DQ，DQS。在此情况中，数据同时到达第一缓冲芯片10，因为离第一缓冲芯片10最远的DRAM芯片4对于到达第一缓冲芯片的数据有最长的传播时间，而对于来自第二缓冲芯片2之指令与地址数据而言具有最短的传播时间，也就是说相对地较早接收读取指令。
要指出的是此处第1图至第3图为简化起见仅表示4个DRAM芯片。一般的DIMM半导体记忆模块可以有8个，且通常16个DRAM芯片，其对于具有不同功能之二缓冲芯片10，11之读/写数据控制以及时钟及指令与地址信号的双向控制是以实际相图于参照第1图至第3图所描述之方式来操作。
第4A图表示依据本发明具有二相同缓冲芯片10之半导体记忆模块之例示。藉由实施例，此半导体记忆模块具有8个记忆芯片1-8。此8个记忆芯片1-8被分离相同大小的二群组，记忆芯片1-4之群组G1以及记忆芯片5-8之群组G2。关于它们的数据信号线DQ，DQS1，具有记忆芯片1-4之第一群G1系与表示于左边之缓冲芯片10相关，而具有记忆芯片5-8之第二群G2系与表示于右边之第二缓冲器10相关。对比之下，在二群组G1及G2中，亦即在所有记忆芯片1-8中，以虚线及点表示之时钟信号线CLK1及CLK2以及以虚线表示之指令与地址信号线C/A1及C/A2都连接至二缓冲芯片10，10二缓冲芯片10，10包含一个别的控制装置12，其可有选择性地被设置于模块外部，如已经描述者。
在第4B图所示之实例中，半导体记忆模块包含，例如8个记忆芯片1-8，其如同第4A图之实施例被分成二群G1及G2。但在第4B图之实例中，半导体记忆模块包含4个缓冲记忆芯片HUB1，HUB2，HUB3，HUB4，以第一群G1之记忆芯片1-4仅连接至具有不同功能之HUB1，HUB2，而第二群G2之记忆芯片5-8仅连接至具有不同功能之HUB3，HUB4。HUB1的功能与HUB3相同。HUB2的功能与HUB4相同。所有的缓冲芯片HUB1-HUB4包含有选择性地被设置于模块外部之个别的控制装置12。
第5图表示依据第4A图所示之半导体记忆模块实施例在写入时之数据流。从第5图中可看到写入过程包含分别一起来自外部从缓冲芯片10至DRAM芯片之时钟及指令与地址信号C/A以及数据信号DQ，DQS，尤其是从具有记忆芯片1-4之第一(上方)群之左手边缓冲芯片10开始，也就是说从左至右。对于第一群G1中之指令与地址信号线C/A以及差动时钟线CLK，表示于右边之缓冲芯片10(HUB2)设立一主动终点。对于记忆芯片5-8之群G2，数据DQ，DQS从第二记忆芯片10(HUB2)流动至左边，而指令与地址信号C/A及时钟信号CLK在相同方向流动。后者及指令与地址信号由第一缓冲芯片10(HUB1)主动地终止。
在第4A图所示具有二相同缓冲芯片10之半导体记忆模块之读取情况中，第6图表示具有DRAM芯片1-4之第一群G1之指令与地址信号C/A及时钟信号CLK由第二缓冲芯片10(HUB2)驱动，且从群G1之记忆芯片1-4读取之数据从右边流动至左边。在此情况中，表示于左边之第一缓冲芯片10(HUB1)分别形成时钟信号CLK，指令与地址信号C/A与读取数据信号DQ，DQS之主动的终点。对于表示于下方之具有DRAM芯片5-8之第二群G2而言，时钟信号CLK，指令与地址信号C/A与读取数据信号DQ，DQS之流动的方向逆转，也就是说从左至右，以表示于右边之第二缓冲芯片10(HUB2)形成一个别的主动终点。指令与地址信号C/A抵达第二缓冲芯片10(HUB2)的时间与读取数据信号DQ，DQS相同。在此情况中，时钟信号线CLK及指令与地址信号C/A再次为双向。
第7图表示第4A图所示之半导体记忆模块之变化并具有二相同的缓冲芯片10，10，该变化包括一读取运作及一写入运作同时在相同的半导体记忆模块100上执行。数据从第一群G1之DRAM芯片1-4被读取，而数据同时被写入第二群G2之DRAM记忆芯片5-8。在此情况中，对二群之所有信号(时钟信号CLK，指令与地址信号C/A与读取数据信号DQ，DQS)而言，指令与地址信号及数据信号的流动方向是相同的，于第7图所示之例中是从右至左，也就是说从第二缓冲芯片10(HUB2)至第一缓冲芯片10(HUB1)。
从以上参照第5图至第7图的描述，很明显地是本发明也可适用于第4B图所示具有4个缓冲芯片之变化，因为这仅包含第4A图之二缓冲芯片每一者的功能被分离于为二个别缓冲芯片之上(第4B图)。

Claims (9)

1.一种半导体记忆模块，具有设置于至少一列之复数记忆芯片(1，2...，8)以及经由该模块内部之形成与一外部主要记忆总线之一接口之一时钟、地址、指令及数据总线驱动并接收至或来自该记忆芯片(1，2...，8)之时钟信号(CLK)以及指令与地址信号(C/A)至该记忆芯片(1，2...，8)之至少一缓冲芯片(10，11；10，10)，其中
该半导体记忆模块(100)具有二、四、六或八个缓冲芯片(10，11；10，10)设置于其上，且所有该等记忆芯片至少藉由从包含具有时钟信号线(CLK)、数据信号线(DQ，DQS)以及指令与地址信号线(C/A)之群中之一信号线型态连接至二个别的缓冲芯片(10，11；10，10)，以及藉由来自该群之其余信号线而仅连接至该二缓冲芯片(10，11；10，10)之一，且经由它们的线从一缓冲芯片至一个别该等记忆芯片之驱动信号(CLK，CA)之电信号传播时间与从此记忆芯片至其它缓冲芯片之数据信号之电信号传播时间之总和于读取操作期间对所有该记忆芯片而言是相同的，以及
提供控制装置(12，13；12，12)，用以控制至或自该等记忆芯片之个别数据写入及读取操作，以便经由该模块内部之总线于数据被写入及读取时，在与该数据信号相同之个别方向中驱动该时钟信号(CLK)及该指令与地址信号(C/A)。
2.如权利要求第1项之半导体记忆模块，其中连接一记忆芯片之二缓冲芯片被设置于该记忆芯片之一列之每一端，且该二缓冲芯片(10，11)每一者具有一不同功能。
3.如权利要求第2项之半导体记忆模块，其中该记忆芯片(1，2，..8)藉由它们的时钟信号线(CLK)以及它们的指令与地址信号线(C/A)双向地被连接至两缓冲芯片(10，11)，且藉由它们的数据信号线(DQ，DQS)仅被连接至该缓冲芯片(10)之一，且该控制装置(12，13)于数据写入时，允许该第一缓冲芯片(10)驱动该时钟(CLK)及指令与地址信号(C/A)以及该写入数据信号(DQ，DQS)，以该第二缓冲芯片设置该时钟(CLK)及指令与该地址信号(C/A)之一主动终点，并于数据读取时，允许该第二缓冲芯片(10)驱动该时钟(CLK)及指令与地址信号(C/A)，以该第一缓冲芯片接收该读取数据并也设置该数据信号线(DQ，DQS)该时钟(CLK)及该指令与地址信号(C/A)之一主动终点。
4.如权利要求第2项之半导体记忆模块，其中该记忆芯片(1，2，..8)由它们的数据信号线(DQ，DQS)连接至该第一及第二缓冲芯片(10，11)且由它们的时钟以及指令与地址信号线(CLK，C/A)单向地至少连接至该第一缓冲芯片(10)，以及控制装置(12，13)于写入期间允许该第一缓冲芯片(10)驱动该写入数据信号(DQ，DQS)以及该时钟及指令与地址信号(CLK，C/A)，并于读取期间允许该第一缓冲芯片(10)驱动该时钟、指令与地址信号(CLK，C/A)，以该第二缓冲芯片(11)接收该读取数据信号(DQ，DQS)并为后者设置一主动终点。
5.如权利要求第4项之半导体记忆模块，该第二缓冲芯片(11)额外地至少连接至该时钟(CLK)及/或指令及地址信号线，并为这些信号线设置一主动终点。
6.如权利要求第1项之半导体记忆模块，其中连接一记忆芯片之该二缓冲芯片具有相同的功能且该记忆芯片(1-4，5-8)被分成至少二群(G1，G2)，每一群具有相同数目的芯片，每一芯片群由其数据信号线(DQ，DQS)连接至一个别之该缓冲芯片(10)，以及由其时钟(CLK)、指令与地址信号线(C/A)连接至该二缓冲芯片(10，10)之至少一者。
7.如权利要求第6项之半导体记忆模块，其中该控制装置(12)允许一个别内存群(G1，G2)之时钟、指令与地址信号由该个别相关之缓冲芯片(10，10)所驱动，其亦驱动该写入数据信号(DQ，DQS)，当数据被写入时，并当数据从个别之该内存群(G1，G2)被读出时，允许该时钟(CLK)、指令与地址信号(C/A)由其它不接收该读取数据信号之缓冲芯片(10)驱动。
8.如权利要求第1至7项任一项之半导体记忆模块，该记忆芯片(1，2...，8)系可于一多重数据速率上操作，尤其是DDR-DRAM芯片，且该数据信号(DQ，DQS)包含一数据闪控信号(DQS)。
9.如权利要求第9项之半导体记忆模块，其系具有二缓冲芯片(10，11；10，10)以及至少八或十六DRAM记忆芯片之一DIMM模块。
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