CN1577801A - 具有一非易失性内存的集成电路及其制造方法 - Google Patents

具有一非易失性内存的集成电路及其制造方法 Download PDF

Info

Publication number
CN1577801A
CN1577801A CNA2004100557083A CN200410055708A CN1577801A CN 1577801 A CN1577801 A CN 1577801A CN A2004100557083 A CNA2004100557083 A CN A2004100557083A CN 200410055708 A CN200410055708 A CN 200410055708A CN 1577801 A CN1577801 A CN 1577801A
Authority
CN
China
Prior art keywords
layer
grid
floating
partly
floating gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100557083A
Other languages
English (en)
Other versions
CN1309054C (zh
Inventor
丁逸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MAOXI ELECTRONIC CO Ltd TAIWAN
Original Assignee
MAOXI ELECTRONIC CO Ltd TAIWAN
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MAOXI ELECTRONIC CO Ltd TAIWAN filed Critical MAOXI ELECTRONIC CO Ltd TAIWAN
Publication of CN1577801A publication Critical patent/CN1577801A/zh
Application granted granted Critical
Publication of CN1309054C publication Critical patent/CN1309054C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及一种具有一非易失性内存的集成电路及其制造方法，于该非易失性内存单元中，其具有至少两个浮置栅极，而每一浮置栅极(160)则具有一向上突出的部分。该部分形成后可作为选择栅极(140)侧壁的一衬边。该衬边可由层(160.2)生成，其于作为浮置栅极较低部分的层(160.1)后所沉积。二者择一地，该向上突出的部分与该较低部分可由相同层别所生成或由两部分中的次要层所生成。控制栅极(170)可不通过光刻而被定义。

Description

具有一非易失性内存的集成电路及其制造方法
技术领域
本发明涉及一种具有一非易失性内存的集成电路及其制造方法，且该非易失性内存单元具有形成于选择栅极之后及有向上突出的多重浮置栅极。
背景技术
图1至图4显示一闪存流程，该流程见于Duuren等人的“精简型机械研磨多晶硅层嵌入的单或双位储存用闪存(Compact poly-CMP embedded flashmemory cells for one or two bit storage)”，其发表于美国加州蒙特瑞2003非易失性半导体内存研讨会(NVSMW 2003，Non-Volatile Semiconductor MemoryWorkshop)的会议资料第73至第74页中。其中信道氧化层(tunnel oxide)150、多晶硅浮置栅极(polysilicon floating gate)160、多晶硅间介电质层(inter-polydielectric)164、控制栅极(control gate)170及一氮化硅顶盖层(nitride caplayer)172制成一堆栈结构(浮置栅极/控制栅极堆栈，FG/CG stack)；而TEOS(tetraethoxysilane，四乙基硅氧烷)衬边(spacer)176则形成于堆栈的两侧。然后，成长一氧化层130以供存取栅极(Access gate)用。
AG(存取栅极)多晶硅层140沉积于该FG/CG堆栈上，请参阅图2。而如图3所示，多晶硅层140借助化学机械研磨(Chemical mechanical polishing，CMP)方式研磨。然后，多晶硅层140利用光刻胶173图案化以定义存取栅极，如图3及图4所示。源极/漏极区域(Source/drain region)174便形成，进而得到一单位内存单元102(见图4)。
正如Duuren等人的文章中所述，存取栅极140的长度取决于屏蔽对准(mask alignment)，“其将于数组中产生一奇偶字行效应(Odd-even word lineeffect)”。
图5揭示叙述于相同文章的一双位内存单元110。双FG/CG堆栈晶体管110L及110R共享一存取栅极140。根据Duuren等人的文章中所记载，该单元以如单元102的相同流程所制造，但该单元110可完全自我对准(fullyself-aligned)，因此对屏蔽误对准不敏感。
每一位110L及110R可以独立于其它位而被编码或抹除。该位可借助富尔诺罕穿遂(Fowler-Nordheim tunneling，FN)或源极端注入(Source sideinjection，SSI)的方式编码。Duuren等人于文中提及该双位内存单元已通过“一电压虚拟短路(Virtual ground)组态的180位数组”来研究。电压位110R的写入、编码(SSI)及抹除分别揭示于图6、图7及图8。在写入及编码操作时(见图6与图7)，供予位110L控制栅极的“通过”电压(6.0伏特)已足够驱动相对应的FG/CG晶体管，而不需顾虑其浮置栅极的状态。
为降低内存的操作电压，可借助增加“栅极耦合比(Gate coupling ratio)”来达成。该栅极耦合比即为浮置栅极与控制栅极间的电容值比上浮置栅极与基板间或浮置栅极与集成电路上其它组件间的电容值。
发明内容
本发明的主要目的，在于提供一种具有一非易失性内存的集成电路及其制造方法，且该非易失性内存单元具有形成于选择栅极之后及有向上突出的多重浮置栅极。
为了实现上述目的，本发明提供一种制造集成电路的方法，该集成电路包括一非易失性内存，该方法包括步骤：于一半导体基板形成一第一结构体，该第一结构体包含：一第一导电栅极于一非易失性内存单元；以及一第一介电质层于该第一导电栅极之上；形成一层(“FG层”)以提供至少两个导电浮置栅极予该内存单元，其中每一浮置栅极包含一第一部份及一向上突出的第二部份，而该第二部份形成于该第一介电质层上，并覆盖该第一导电栅极的侧壁。
本发明还提供一种集成电路，其包含：一半导体基板；一第一介电质区域，于该半导体基板上；一非易失性内存单元的一第一导电栅极，于该第一介电质区域上；内存单元的二第二介电质区域，于该半导体基板上；以及内存单元的二导电浮置栅极，于个别的该第二介电质区域，每一浮置栅极包含一第一部份及一向上突出的第二部份。
也就是说，本发明关于一具多重浮置栅极的内存单元(例如图5中所示的单元)。在本发明的某些实施例中，存取栅极形成于浮置栅极之前。而在某些实施例中，内存单元亦具有控制栅极(如图5)，且该存取栅极形成于浮置栅极与控制栅极之前。
以下以“选择栅极(select gate)”取代“存取栅极”。
一具形成于选择栅极之后的单一浮置栅极的内存单元已于2000年5月2日公告，Jenq的美国专利第6,057,575号所发表，并揭示于图9。该内存单元借助下列方法制得。二氧化硅层130热成长于半导体基板120之上。选择栅极140形成于氧化层130上。二氧化硅层150热成长于半导体基板120中未被选择栅极覆盖的一个区域上。一ONO层154(二氧化硅层、氮化硅层及二氧化硅层的三明治夹层)形成于选择栅极140上。浮置栅极160形成于介电层150、154上。该浮置栅极160的一部分设置于选择栅极140上。
ONO层164形成于浮置栅极与选择栅极上。控制栅极170形成于ONO层164上，其中控制栅极设置于浮置栅极160与选择栅极140上。
N+掺杂源极/漏极区174，178形成于该基板120。
由于浮置栅极160及控制栅极170于选择栅极上延伸，则浮置栅极与控制栅极间的电容值增加，而内存单元区域并不会对应增加。电容值的增加，为于选择栅极上浮置栅极与控制栅极的水平部份以及沿选择栅极侧壁的垂直部份等所致。
为达到减少内存的数组及增加内存的封装密度的目的，可利用自我对准(self-aligned)制程来制造内存，亦即该制程与光刻的相关性较低。图9中所示的单元即利用自我对准制程所制得，其中浮置栅极160及控制栅极170的左边与右边仅由单一光刻屏蔽所定义而得。
在本发明的某些实施例中，一内存单元具有由二个导电层所形成的双浮置栅极。在每个浮置栅极中，第二导电层提供了一向上突出毗邻于选择栅极。第二导电层形成于第一导电层之后。向上突出可作为覆盖于选择栅极侧壁的衬边结构(spacer)。
在另一实施例中，该向上突出及每一浮置栅极的较低部份均为同一层别所形成。
在某些实施例中，该控制栅极由一沉积于浮置栅极层及选择栅极上方的控制栅极层所构成。该控制栅极层由选择栅极上方向上突起。这些突起用以在自我对准方式中定义控制栅极，而无需使用光刻。
在有些实施例中，当由上方俯视该内存单元时，每一浮置栅极衬边及选择栅极间的距离比该选择栅极的宽度还小。
而在有些实施例中，每一控制栅极均覆盖于部份相对应的浮置栅极上，但该控制栅极的顶部并未高于该浮置栅极的顶部。
本发明的其它特征与优点叙述于下。
附图说明
图1至图9：显示以先前技术所制得的内存单元及其过渡结构的垂直剖面图。
图10A及图10B：显示本发明一实施例的内存单元的剖面图。
图10C：为图10A所示的一些特征的俯视图。
图10D：显示图10A所示的一些特征的水平剖面图。
图11：为本发明一实施例的内存数组的电路示意图。
图12A：为本发明一实施例的内存数组的俯视图。
图12B：为图12A所示内存的一些特征的透视图。
图13、图14A、图14B、图15A、图15B、图16A及图16B：显示本发明一实施例的集成电路结构的垂直剖面图。
图17：为本发明一实施例的集成电路结构的透视图。
图18、图19A、图19B、图20A、图20B、图21A、图21B及图22A：显示本发明一实施例的集成电路结构的垂直剖面图。
图22B：为本发明一实施例的集成电路结构的透视图。
图23A、图23B、图24A及图24B：显示本发明一实施例的集成电路结构的垂直剖面图。
图24C：为本发明一实施例的集成电路结构的透视图。
图25：为本发明一实施例的集成电路结构的俯视图。
图26：为本发明一实施例的集成电路结构的透视图。
图27A、图27B、图28、图29A、图29B、图30、图31、图32A、图32B、图33A、图33B、图34、图35A、图35B、图36A、图36B、图37A至图37D：显示本发明一实施例的集成电路结构的垂直剖面图。
图37E：为本发明一实施例的集成电路结构的俯视图。
图38、图39及图40：显示本发明一实施例的集成电路结构的透视图。
图41：为本发明一实施例的集成电路结构的俯视图。
其中，附图标记说明如下：
102 单位内存单元                 110 双位内存单元
110L、110R FG/CG堆栈晶体管       120 半导体基板
120i 基板与场氧化层的交界区域
130 氧化层/二氧化硅层/介电层
140 多晶硅层/存取栅极/选择栅极传导线/多晶硅栅极/NMOS晶体管栅极/PMOS晶体管栅极
150 信道氧化层/二氧化硅层/介电质层
154 ONO层/介电层
160 多晶硅浮置栅极/浮置栅极
160.1 双层结构/浮置栅极多晶硅层
160.2 双层结构/衬边/多晶硅层
160.2A 多晶硅衬边                    160.2B 衬边
160C 基板隔绝区突起之间的部份
164 多晶硅间介电质层/ONO层/介电质层
170 控制栅极/控制栅极传导线/控制栅极多晶硅层
170.1 多晶硅层突出部                 170C 多晶硅层凹陷
170G 多晶硅层间隙                    172 氮化硅顶盖层
173 光刻胶
174 源极/漏极区域/N+掺杂源极/漏极区/字符线区域
174C 位线与相对应的源极/漏极区域的相接交插区域
178 N+掺杂源极/漏极区                176 TEOS衬边
1710 氮化硅层                        180 位线
220 介电质层/场效隔离区域/氧化层/沟渠氧化层
220P 氧化层突起部                     220T 基板隔离沟渠
230 相对掺杂区域                      512H 高电压晶体管区域
512L 低电压晶体管区域                 512N NMOS晶体管区域
513P PMOS晶体管区域                   604 N型区域
810 介电质层/二氧化硅层                820 光刻胶层
1500 光刻胶屏蔽
1910 保护层/二氧化硅层/导电的硅化金属层
2720 光刻胶层                          2724N N井区
2724P P井区                            2730 源极/漏极区域
2730N NMOS晶体管源极/漏极区域
2730P PMOS晶体管源极/漏极区域
2820 光刻胶层                          2904 二氧化硅层
2910 氮化硅层                          2920 导电的硅化金属层
3204 介电质层                          3210 导电层
3220 金属层                            3230 介电质层
3240 金属层                            3250 钨插塞
BL0-5 字符线
D1控制栅极与其对应衬边的重叠区域
W1多晶硅层曝露部份的宽度    Ws选择栅极的宽度
Dfs衬边与选择栅极的距离
Ls选择栅极晶体管的信道长度/选择栅极的宽度
Lf浮置栅极的宽度            120W P型井区
具体实施方式
本节所叙述的实施例解释本发明，但不限制本发明。本发明不限定于特殊材料、制程步骤或尺寸。本发明由附加的专利申请范围定义。
图10A根据本发明的一实施例的内存单元的剖面图。该单元具有两个由双层160.1及160.2所形成的浮置栅极。选择栅极140形成于该浮置栅极之前。然后该双层的一层160.1形成。随后该双层的另一层160.2形成并进行蚀刻以提供一盖于选择栅极140侧壁上的衬边(spacer)。在有些实施例中，该层160.2在未于该内存单元上施用屏蔽下采非等向性蚀刻。
我们有时会以一层160来代表双层160.1及160.2的组合。层别160.1及160.2为层160的次要层别(sub-layer)。
介电质层164将该浮置栅极与该控制栅极170隔绝。图10B揭示一具介电质层164的内存单元，该介电质层164被移除以强调该控制栅极170与其对应的衬边160.2间的重叠区域D1。如此的重叠区域可提升“栅极耦合比(Gate coupling ratio)”。重叠区域D1可借助增加控制栅极170的厚度及增加选择栅极上方由选择栅极140及介电质层810所构成的结构的整体厚度而增加。藉此该栅极耦合比即可增加，无需增加内存单元面积。在图10A及图10B中，由于衬边160.2的表面为倾斜状，则重叠区域D1比控制栅极170中Thcg所示的厚度大。在某些实施例中，该重叠区域D1至少有500埃。
图10C为选择栅极140与浮置栅极衬边160.2的俯视图。该选择栅极的宽度标示为Ws。而每个衬边160.2与该选择栅极140的距离则标记为Dfs。正如图10A中所见，该衬边160.2的右上角直接在选择栅140的左侧边缘上，故Dfs＝0。在有些实施例中，Dfs＞0；而在有些实施例中，则0＜Dfs＜Ws。
图10D揭示图10A中沿直线2D-2D的水平剖面图。在此一剖面区域，每一衬边160.2与选择栅极140间的距离Dfs可由位于选择栅极140侧壁上的介电质层150的厚度决定。(选择栅极140侧壁上的介电质层与基板120上的信道氧化层(tunnel oxide)为同时生成，并以相同标号150来表示)。在某些实施例中，如同在由一平面穿过该选择栅极与该衬边160.2所得的任何水平剖面区域内，Dfs的值小于Ws。而有些实施例中，最小的特征尺寸为0.18μm，即Ws＝0.18μm，而Dfs则在0到400埃的范围内。在通过选择栅极140的水平剖面区域内，Dfs为200埃至400埃。本发明并不限定于这些尺寸及相对关系。
在图10A中，每一控制栅极170设置于其相对应的浮置栅极的一部份160.1上。控制栅极170的顶端约与衬边160.2的顶端在相同高度。在某些实施例中，控制栅极170的顶端会高于衬边160.2的顶端，又或者会低于衬边160.2的顶端。另外，在图10A中，衬边160.2的顶端高于选择栅极140，但在其它实施例中，衬边160.2的顶端则与选择栅极140的顶端在同一高度或较其为低。
本发明一实施例现将以图11中的内存数组做一说明。在此一实施例中，该数组具有4列及5栏，但任何数值的栏列数均可于此呈现。图12A为该数组的俯视图。图12B为其透视图。每一内存单元110中每一个选择栅极140则具有二个FG/CG堆栈。导电的选择栅极线140及导电的控制栅极线170以Y方向(列方向)通过内存数组。每一列包含一选择栅极线140及二个控制栅极线170。线140提供选择栅极予该列内存单元。线170的一提供控制栅极予该列位110L；而另一线170则提供控制栅极予位110R。位线180(从第0至第5横列标示为BL0至BL5)在X方向(栏方向)延伸。位线与相对应的源极/漏极区域174(“位线区”)相接于标有交插线的区域174C(见图12A)。在图12A中，浮置栅极160则以虚线交插标示。该浮置栅极可以完全自我对准(即不需靠光刻对准来定义)，如后阐述。
基板隔离沟渠220T以X方向通过数组。沟渠220T以介电质层220(场效隔离)填满。主动区域222通过介于沟渠220T间的数组。每一主动区域222包括在一内存栏的各别单元的主动区域。每一个内存单元的主动区域由该内存单元的源极//漏极区域174及于区域174间延伸的P型信道区域所构成。
在每一栏中，每两连贯的内存单元使其相邻的源极/漏极区174合并为一单一邻近的区域(以同样的标号174标示)。每一个这样的区域174在每一栏中仅提供源极/漏极区予二内存单元。在每一个1至4栏(除了第一栏与最后一栏)中，每一源极/漏极区域174与其相邻栏的一源极/漏极区域174相接。此连结交替进行，即第1栏的源极/漏极区域174连接至第0栏的源极/漏极区域174，而第1栏的下一区域174连接至第2栏的区域174，再下一个第1栏的区域174则再连接至第0栏的区域174，以此类推。位线BL1(第1栏)为连接至与第0栏相接的第1栏的那些区域174；而位线BL2为连接至与第2栏相接的第1栏的那些区域174，以此类推。位线BL0及BL5分别只连接至一栏。在有些实施例中，这些双位线会一起短路。
如图12A所示，每一栏的源极/漏极区域174与其相邻栏的源极/漏极区域174以一场效隔离区域220相隔离。
后续的附图显示于内存制造期间所取得的过渡性结构的垂直剖面图。剖面平面以线X1-X1’、X2-X2’、Y1-Y1’与Y2-Y2’揭示于图12A。线X1-X1’以X方向经过浮置栅极160(经过主动区域222)。线X2-X2’以X方向经过浮置栅极(经过沟渠区域220T)之间。线Y1-Y1’以Y方向通过选择栅极线140。线Y2-Y2’以Y方向通过控制栅极线170及浮置栅极160。
在一实施例中，内存的制造如下。基板隔离区域220以浅沟渠隔离(“STI”)技术形成于P掺杂的基板120。参阅图13(Y1-Y1’剖面)。每个区域220为于沟渠220T中形成的介电质区域。合适的STI制程已解说于Tuan等人的于2002年3月12日公告的美国第6,355,524号专利，Yi Ding的于2002年10月1日申请的美国专利申请案第10/262,785号及C.Hsiao的于2002年10月7日申请的美国专利申请案第10/266,378号，在此均并入参考。其它STI或非STI制程亦具可行性。介电质层220在下文中有时也被称为“STI氧化层(STIoxide)”，因为其于某些实施例中为一二氧化硅层。本发明并不受限于此类实施例或硅晶集成电路。
基板隔离区域亦形成于内存的周边区域(未见于图13)。该周边区域包含需存取内存的电路，也可能包含非相关电路(该内存可能被嵌入一较大的系统内)。
如图13所示，氧化层220突起于该基板120上。突起的部份标示为220P。在0.18μm的制程(最小线宽0.18μm的制程)，突起部分220P的示范性厚度为0.12μm。若非另外指出，则本节的示范性尺寸为0.18μm制程。
掺杂物植入基板120，以形成一N型区域604于内存数组下。掺杂物同时植入于环绕数组的基板，以形成一由基板120的顶端表面延伸至区域604的环绕的N型区域(未于图中揭示)。这些布植产生了一个完全隔离的P型井区(P well)120W予存储数组。区域604并无显示于后续的附图，而该P型井区120W则以基板120简示。
离子植入步骤(“临界电压调整植入(Vt adjust implants)”)可视需求而执行于基板120的主动区(active areas)上以调整晶体管临界电压(transistorthreshold voltage)。此类植入之一为N型植入(例如砷(arsenic))，用于数组中以降低选择栅极晶体管的临界电压。此一植入于基板120的表面建立了一相反掺杂区域(counterdoped region)230。区域230也许仍为P型，但此区的总P型掺杂物浓度(net P type dopant concentration)降低。区域230未揭示于某些附图中。
在某些实施例中，区域230在此相反掺杂步骤中变为N型。
二氧化硅层130(见图14A的Y1-Y1’剖面区段及图14B的周边区域)热成长于基板120的曝露区域，以提供栅极介电层予一内存数组中的选择栅极及予一周边晶体管。该数组区域的氧化层130的示范性厚度为120埃。一般而言，该氧化层厚度取决于在内存运作时氧化层130被设计以承载的最大电压。氧化层130于其成长时或于其成长后能被氮化，以阻碍硼由浮置栅极160扩散至基板120。
在图14B中所示的实施例，其周边区域包含一高电压晶体管区域512H及一低电压晶体管区域512L。氧化层130于整体晶片上热成长至厚度60埃。氧化层以屏蔽蚀刻，自区域512L移除。晶片再行氧化，以再成长二氧化硅层于区域512L上至厚度为60埃。在此一步骤，内存数组与高电压区域512H的氧化层厚度，由60埃增加至120埃。
因此，于数组区域及高电压周边区域512H中的氧化层130于这两个氧化步骤中同时生成。区域512L的所有氧化层130及数组区域与区域512H的部份氧化层130则于第二次氧化步骤中同时生成。
如图15A(Y1-Y1’剖面)与图15B(周边)所示，一本质的多晶硅层140，藉同形沉积制程(conformal deposition process)(例如低压化学气相沉积法“LPCVE”)形成于结构上。多晶硅层140填充内存数组区域中氧化层突出部220P间的空间。由于沉积于氧化层突出部220P侧壁的多晶硅部分相遇，因此多晶硅层顶端表面是平坦的。
图15B可表示低电压或高电压晶体管区。在某些实施例中，有两个以上的周边区域具有不同的栅极氧化层厚度，而图15B可表示该任一区域。
多晶硅层140覆盖于周边区域的基板120与场氧化层220的交界的区域120I(见图15B)。多晶硅层140将保护此区域的氧化层220，以防于后续制程中生成沟纹(“凹痕(divots)”)。多晶硅层140将可用于形成周边晶体管栅极。而晶体管栅极的120I区域并不期望有沟纹生成，因为它会恶化晶体管特性。
层140的生成可借助非同形沉积制程(non-conformal deposition processes)进行，不论是已知的或是即将发明的，均可利用。若多晶硅层140的顶端表面不是平坦的，一般认为多晶硅层140能利用已知的技术(例如CMP，或涂布一光刻胶层于多晶硅层140上，然后以相同蚀刻速率同时蚀刻光刻胶层及多晶硅层，直至光刻胶层全部移除)平坦化。多晶硅层140的底部表面为非平坦的，其于氧化层的突起部220P上下起伏。
于主动区域上，多晶硅层140的示范性最终厚度为0.16μm。
将周边区域屏蔽，而掺杂P+于内存数组区域的多晶硅层140。在周边的多硅晶层140仍为未掺杂(图中标示为“INTR”，即为本质的(intrinsic))。周边晶体管栅极将于稍后掺杂，NMOS栅极掺杂N+及PMOS栅极掺杂P+，以于周边区域制造含适切临界电压的表面信道晶体管(surface channel transistor)。本发明并不受限于表面信道晶体管或任何周边制程。特别的是，整体多晶硅层140可于沉积后或于沉积中进行N+或P+的掺杂。
二氧化硅层810，以如化学气相沉积法(CVD)(四乙基硅氧烷，TEOS)或其它制程，沉积于多晶硅层140上，至一示范性厚度1500埃。层810亦能为氮化硅、氮氧化硅(silicon oxynitride，SiON)或其它材质。层810足够厚以抵挡其后的氧化物蚀刻(特别是于后续所解说且关联于图22A的STI氧化层220的蚀刻)及保护选择栅极140以防于后续掺杂步骤中产生相反掺杂。
在某些实例中，多晶硅层140与/或氧化层810的顶端表面为非平坦的。
晶片以光刻胶层820涂布。参阅图16A的剖面区X1-X1’及图16B周边(图16B仅揭示一主动区域，而非场氧化区域220)。光刻胶层820被图案化以定义选择栅极线140。周边区域为光刻胶所覆盖。内存数组几何对于介于屏蔽820及定义隔离沟渠220T(图12A及图13)的屏蔽之间的误对准是不敏感的，除了在内存数组的边界有可能外。
二氧化硅层810通过光刻胶层的开口而被蚀刻。移除光刻胶层，且多晶硅层140于被氧化层810所曝露处被蚀刻掉。然后曝露的氧化层130被移除(于另一选择的实施例中，光刻胶层820在多晶硅层140及/或氧化层130的蚀刻后移除)。结果选择栅极线形成。每一个选择栅极140将控制基板120上内存单元信道区域的下方部分的导电性。图17为数组区域最终结果的透视图。
多晶硅140的蚀刻能是一完美的非等向垂直蚀刻(anisotropic verticaletch)。另一方面，该蚀刻能有一水平分量以减小选择栅极线140(参阅图16A)的宽度Ls(宽度Ls为选择栅极晶体管的信道长度)。在一实施例中，一完美的垂直蚀刻先被执行以去除层140的曝露的部份，而后一非等向性蚀刻再被执行以减小宽度Ls。
在另一实施例中，如上所述，一个或更多的蚀刻步骤被执行以形成该线140。然后该线140的侧壁被氧化。基板120于此步骤也被氧化。最后结果是选择栅极线的宽度Ls被减小。然后氧化层再被移除。
宽度Ls亦能借助层810的水平蚀刻而减小。例如，若层810为氮氧硅层(SiON)，则一具水平分量的干式蚀刻可被用于图案化该层。
在另一实施例中，选择栅极线的侧壁可与除了氧之外的一些物质进行反应，而于该侧壁生成一反应产物。该反应产物于后再被移除。
线140能因此比最小光刻线宽更窄。内存的包装密度也因此而增加。
图18(X1-X1’剖面)所示，氧化此结构以成长二氧化硅层150于基板120上及该数组区域中的多晶硅栅极140的侧壁表面上。氧化层150将视为基板120上的信道氧化层，并提供选择栅极的侧壁隔绝。氧化层的厚度取决于掺杂物及掺杂浓度。在某些实施例中，氧化层150在基板120上的厚度为60埃至100埃，而于选择栅侧壁上的厚度则为300埃。周边区域为氧化层810所覆盖(参阅图15B)，且于此步骤仍维持本质上未变更。若浮置栅被掺杂硼，则氧化层150能被氮化以防硼自浮置栅极160扩散至基板120。在此所述的实施例，浮置栅极将被掺杂入P+以改善资料滞留时间(data retention time)。(资料滞留时间的所以会改善是因为该P+掺杂多晶硅为高功函数材料(workfunction material。参阅2003年2月11日公告，Fazio等人所发明的美国专利第6,518,618号，在此一并参考。)
若需要，额外的临界电压调整植入(Vt adjust implant)能于数组上执行以调整浮置栅晶体管(FG/CG晶体管)的临界电压(transistor threshold voltage)。此植入可于氧化层150生成前或生成后执行。在一实施例中，此植入于用以定义选择栅极(参阅图16A)的多晶硅层140蚀刻后执行该蚀刻。该植入于氧化层130由FG/CG信道区域移除前执行。浮置栅晶体管能不是成为强化型(enhancement)就是成为消耗模式(depletion mode)晶体管。
沉积浮置栅极多晶硅层160.1(图19A的X1-X1’剖面区域及图19B的周边区域)于此结构，以如低压化学气相沉积法(LPCVD)，且于沉积时或沉积后掺杂P+。多晶硅层160.1足够厚以保证其顶端表面至少于整个晶片上等高于氧化层810的顶端表面。在图19A中的实施例，层160.1的顶端表面为平坦的，由于同形沉积(conformal deposition)至大于毗连选择栅极线140间的距离的一半的厚度所致。在一实施例中，选择栅极线140间的距离为0.8μm，而该多晶硅层160.1则大于0.4μm的厚度。
若多晶硅层160.1的顶表面不平坦，则可以一化学机械研磨法(CMP)或合适之蚀刻予以平坦化。
平坦化(如果需要)之后，层160.1在无屏蔽下蚀刻。此蚀刻终点为当沟渠氧化层(STI oxide)220变成曝露时。图20A(X1-X1’剖面区域)与图20B(周边区域)显示，当氧化层810变为曝露时，此蚀刻的过渡阶段。在此一阶段，层160.1已自周边移除。蚀刻终点能为氧化层220的曝露时。参阅图21A(X1-X1’剖面区域)与图21B(Y2-Y2’剖面区域)。若层810为一氮氧化硅层(SiON)或氮化硅层，则终点被完整地定义，但若层810为一二氧化硅层，则侦测氧化层220的曝露亦为可行的。另一选择，该蚀刻能被程序化为一计时蚀刻以于层810曝露后继续一预定的时间。
图21A(X1-X1’剖面区域)与图21B(Y2-Y2’剖面区域)显示于多晶硅蚀刻的终止时的数组区域。该多晶硅已自氧化层220的顶表面移除。在某些实施例中，层160.1的最终厚度为1200埃。该蚀刻对氧化层810具选择性。
可选择地，进行氧化层220的计时蚀刻(timed etch)，以使多晶硅层160.1表面下方的氧化层220的顶端表面凹陷。见图22A(Y2-Y2’剖面区域)及图22B(数组透视图)。此蚀刻会增进介于浮置栅与控制间的电容耦合。详见前述的美国专利第6,355,524号。在图22A及图22B的实施例中，氧化层220连续突出于基板120的顶端表面上至约0.10μm。在其它的实例中，氧化层220在蚀刻后，并无突起于基板上(于氧化物蚀刻后，层220的顶端表面高度同基板的顶端表面)。
如前所述，层810足够厚以承受该蚀刻。
沉积第二多晶硅层160.2(图23A的X1-X1’剖面区域及图23B周边区域)于该结构。此为一导电层，且于沉积时或沉积后被掺杂至如层160.1的相同导电型。层160.2顺形的(conformal)。示范性的沉积制程为低压化学气相沉积法(LPCVD)。而示范性的厚度为1200埃。
于内存数组上未有屏蔽下，非等向性蚀刻多晶硅层160.2，以于选择栅极140上介电质层150的侧壁及氧化层810的侧壁上形成一多晶硅衬边(polysilicon spacer)160.2A。见图24A(X-X’剖面区域)、图24B(周边区域)及图24C(数组的透视图)。水平方向的蚀刻速率可能是或可能不是零，但其较垂直方向的蚀刻速率为低。蚀刻终点氧化层810及/或沟渠氧化层(trench oxide)220曝露时。由于前述且关联于图22A的氧化层220蚀刻(该蚀刻使氧化层220的顶端表面凹陷低于多晶硅层160.1的表面)，多晶硅层160.2的蚀刻亦可于邻近主动区域的多晶硅层160.1的侧壁生成衬边160.2B(图24C)。
一光刻胶屏蔽1500(图25，俯视图)于内存数组主动区域形成，以保护多晶硅层160.1及多晶硅层160.2A的部份。在图25中，该屏蔽1500亦覆盖多晶硅层160.2B。屏蔽被图案化为数条条纹。每一条光刻胶1500于两毗邻沟渠220T间的主动区域上沿X方向通过，且重叠于沟渠以覆盖衬边160.2B。
多晶硅层160.2A于其被光刻胶1500所曝露的区域被蚀刻掉。光刻胶被剥离。结果的结构显示于图25(去除光刻胶1500前的俯视图)及图26(光刻胶去除后的透视图)。于隔离沟渠220T上，多晶硅衬边160.2A的部份被蚀刻移除。衬边160.2A的余留部份于选择栅极线140的侧壁上形成浮置栅极的向上突起。
在图25及图26的实施例中，光刻胶1500覆盖衬边160.2B。因此，这些衬边未被移除。
若屏蔽1500于Y方向偏移，衬边160.2B将不受影响，只要他们为屏蔽所保护。衬边160.2A将会于Y方向偏移，但每一衬边160.2A在Y方向的长度将维持不变。衬边160.2A的偏移相信不会对内存单元的电性产生明显的影响。
衬边160.2A于后续附图中简单地标示为160.2。
ONO层164(图27A的X1-X1’剖面区域及图27B的周边区域)形成于该结构上。控制栅极多晶硅层170沉积于ONO层164且于沉积时或沉积后被掺杂。该层在所述的实施例中被掺杂N+，而在其它实施则被掺杂P+。其也可为一金属或硅化金属层，或一些其它的导电材料。
多晶硅层170的顶端表面于数组区域上是不平坦的。层170于选择栅极线140上具有一突出170.1。凹陷170C形成于字符线区域174的将来的位置上的突出170.1间的层170上。突出170.1将被用以定义浮置栅极及控制栅极间的重叠区，而无需另外靠光刻对准。
如图28(X1-X1’剖面区域)所示，层1710沉积于结构上且在未有屏蔽下被蚀刻以曝露出多晶硅层170。层1710填充凹陷170C。当层1710于数组区域中被蚀刻时，层1710于周边处被移除，所以周边变成如图27B所示。在一实施例中，层1710为氮化硅层，其被沉积以得平坦的顶端表面或于蚀刻时被平坦化。
在未有屏蔽下蚀刻多晶硅层170。参阅图29A(X1-X1’剖面区域)及图29B(周边区域)。该蚀刻攻击多晶硅层部份170.1及曝露ONO层164。多晶硅层170藉此蚀刻而自周边移除。而于数组区域中，多晶硅层170于选择栅极线140上成为分裂状。换言之，多晶硅蚀刻会于每一选择栅极线140处的多晶硅层170产生一间隙170G(一穿透孔洞)。在图29A的实施例中，蚀刻终点ONO层164的曝露时。在其它实施例中，蚀刻于ONO层164曝露后续行。在任一情况，对多晶硅蚀刻的结果，多晶硅层170于选择栅极140的附近会曝露，但一些多晶硅层170则为氮化硅层1710所覆盖。毗连于间隙170G的多晶硅层170的曝露部份的宽度W1将定义于如下所述之自行对准方法中的控制栅极与浮置栅极的宽度。
在某些实施例中，多晶硅层170(毗邻间隙170G)的最小厚度为0.18μm，且宽度W1亦为0.18μm。
在图29A中的实施例，多晶硅层170蚀刻对氮化层1710具选择性。在其它实施例中，该蚀刻对氮化层不具选择性，且氮化层1710以如多晶硅般相同的速率被蚀刻。蚀刻可止于ONO层164的顶端氧化物次层(oxidesub-layer)。该蚀刻能以化学机械研磨(CMP)制程替代。在一些实施例中，以蚀刻或化学机械研磨(CMP)移除选择栅极140上的部份或全部的ONO层164，且曝露出氧化层810。在任一情况，对蚀刻或化学机械研磨(CMP)制程的结果，多晶硅层170于选择栅极140的附近会被曝露，但一些多晶硅层170则为氮化层1710所覆盖。曝露的多晶硅层的部份的宽度W1将定义如下所述的控制栅极与浮置栅极的宽度。
一保护层1910(图30的X1-X1’剖面区域)形成于毗邻间隙170G，以保护于选择栅极140附近的多晶硅层170。在一实施例中，层1910为二氧化硅层，其以热氧化层170而形成。氧化层1910的示范性厚度为500埃。层别1910亦可为一导电的硅化金属层，可借助一硅化(自我对准硅化作用(self-alignedsilicidation))技术选择性地生成于多晶硅层170上。在另一实施例中，层1910沉积于整体晶片上且再以化学机械研磨(CMP)自层1710的顶端表面移除。见Yi Ding于2003年3月19日申请，美国专利申请案第10/393,212号，且于此一并参考。
氮化层1710在对氧化层1910有选择性下被移除(例如借助湿式蚀刻制程)。结果的结构显示于图31(X1-X1’剖面区域)。周边区域仍保留，如图29B所示。
多晶硅层170、ONO层164及多晶硅层160，以氧化层1910为屏蔽进行蚀刻。其结果的结构显示如图32A(X1-X1’剖面区域)及图32B(周边区域)。在某些实施例中，层170及层160的多晶硅蚀刻为非等向性，而ONO层164的蚀刻则可为等向性或非等向性。ONO蚀刻可能移除选择栅极140上的ONO层164且也可能移除氧化层1910及/或氧化层810的部份。
在每一FG/CG堆栈中，与控制栅极170一起的浮置栅极160控制内存单元的信道区域的下方部份。
一光刻胶层(未图标)于晶片上形成，且被图发明化以覆盖数组，但曝露整体周边区域。然后氧化层810(图32B)则自周边区域被蚀刻掉。
覆盖于数组的光刻胶被移除，且另一光刻胶层(未图标)则形成以覆盖于该数组且定义周边晶体管栅极。光刻胶所曝露出的多晶硅层140则被蚀刻掉。参见图33B。
光刻胶被移除。晶片为一光刻胶层2720(图33B的周边)所涂布。该光刻胶层被图案化以曝露出整个数组区域(图33A的X1-X1’剖面区域)，且亦曝露出周边NMOS晶体管区域。图33B揭示一含有一P井区2724P的周边NMOS晶体管区域512N，及一含有一N井区2724N的周边PMOS晶体管区域512P。这些井区于形成氧化层130前被定义。在集成电路上能有许多的区域512N及512P。光刻胶层2720覆盖PMOS晶体管区域512P。进行一N型布植(N-)，以为周边NMOS晶体管源极/漏极区域2730N形成轻掺杂漏极(lightly dopeddrain，LDD)的扩展区。此布植亦于周边区掺杂NMOS栅极140。此外，该植入掺杂字符线区域174(图33A)。
在其它实施例中，光刻胶层2720覆盖内存数组，且于此一步骤中不在字符线区域中进行掺杂。
光刻胶层2720被移除，而另一光刻胶层2820(图34的周边)形成以覆盖NMOS周边晶体管区域512N及内存数组。进行一P型布植(P-)，以为PMOS晶体管源极/漏极区域2730P形成轻掺杂漏极(lightly doped drain，LDD)的扩展区，且掺杂入周边PMOS晶体管栅极。
光刻胶层2820被移除。一薄二氧化硅层2904(图35A的X-X’剖面区域；以及图35B的周边区域)利用快速热氧化制程(RTO)而成长于层140、160及170之曝露出的硅晶表面。其它替代的技术亦能被利用，如化学气相沉积(即TEOS CVD)、高温氧化制程(HTO)或其它适合的技术，已知或将被发明者。这些技术可形成氧化层2904于整体结构，而不是仅在硅晶表面。氧化层2904的示范性厚度为100埃。
一氮化硅层2910沉积至一示范性厚度500埃至800埃。该层2910在未有屏蔽下进行非等向性的蚀刻，以于栅极结构上形成一侧壁衬边。该氮化层2910的蚀刻可能于数组区域中移除一些氧化层810(图35A)。若氧化层2904沉积于整体结构(例如借助TEOS CVD或HTO)，则氧化层将在氮化层蚀刻时保护基板120。
接着进行N+及P+植入，以为周边晶体管与字符线区域174，创造源极/漏极结构。更特别的是，周边PMOS晶体管区域512P为一光刻胶(未图标)所遮盖，并且进行一N+布植，以为字符线区域174与周边NMOS晶体管创造源极/漏极结构，且提高周边NMOS晶体管栅极140的掺杂浓度。浮置栅极、控制栅极与选择栅极，与置于其上的层遮蔽此布植，因此于此数组区域不需额外的遮蔽。
光刻胶层移除。数组及周边NMOS晶体管区域512N被一光刻胶(未图标)所遮蔽，并且进行一P+布植，以为周边PMOS晶体管形成源极/漏极结构，且增加PMOS晶体管栅极140的掺杂浓度。
光刻胶层移除。进行一二氧化硅蚀刻以移除氧化层1910并曝露出控制栅极线170(图36A的X1-X1’剖面区域)。该蚀刻亦自数组区域移除字符线区域174上氧化层150的曝露部份，且自周边区域移除源极/漏极区2730N及2730P上曝露的氧化层130(参见图36B)，及移除周边晶体管栅极上的氧化层2904。
一导电的硅化金属层2920可借助一自我对准硅化(self-alignedsilicidation)(硅化)制程生成于控制栅极线170、字符线区域174、周边晶体管栅极140及周边源极/漏极区2730N及2730P的曝露出的硅表面上。硅化制程涉及沉积一金属层，加热结构使金属与硅反应，及移除未反应的金属。其能续以回火处理(anneal)或其它合适的制程，以改善硅化物的特性(例如增加其导电性)。钛、钴、镍及其它导电性材料，能用于该金属层。非硅化选择性沉积技术，其为选择性地生成一导电层2920于曝露的硅上，但不生成于非硅表面，亦可被使用。硅化物2920具有低于多晶硅层170之电阻系数(resistivity)及薄膜电阻(sheet resistance)。
如先前所述且关联于图30，层1910能为一由硅化制程所生成的金属硅化层。在此情况下，层1910并不需要被移除。图36A的硅化制程会硅化字符线区域174、周边栅极140及周边源极/漏极区域2730。
图37A(X1-X1’剖面区域)、图37B(数组边界或无浮置栅极的数组间隙)及图37C与图37D(周边区域)所示，层间介电质层(inter-level dielectric)3204沉积于晶片上。图37C虽只显示NMOS晶体管区域，但PMOS晶体管区域与其相似。在介电质层3204上蚀刻出接触开口以曝露字符线区域174(图37A)、控制栅极170(图37B)、周边源极/漏极区域2730N及2730P(图36B及图37C)与周边栅极140(图37D)的硅化表面。该硅化层2920于蚀刻期间保护字符线区域174及源极/漏极区域2730。一导电层3210(例如金属)沉积且被图案化以接触该硅化区域。附图中亦显示一随选的金属层3220(例如钨)，用以于层3210沉积前，填覆接触开口。
在图37A中的实施例，金属层3210用以形成连结在一起的毗邻字符线区域174(见图11)间的跨接层。然后沉积另一介电质层3230(未图标于图A37至图37D)，而在该层中蚀刻接触开口至跨接层3210，以及另一金属层3240沉积于顶端并被图案化以形成字符线180。该字符线通过由金属层3210所制得的跨接层与字符线区域174接触。于沉积金属层3240前，层3240的开口先以随选的钨插塞(tungsten plug)3250充填。
图37E(俯视图)显示于STI氧化层220上周边晶体管栅极140的延伸部。该延伸部能被制造以形成对栅极的接触或缘于其它理由的接触(例如连接栅极至其它特征)。于基板120及场氧化层220间的接口上的区域120i可被保护以免于生成凹陷，因为该栅极利用第一多晶硅层140所形成。亦参见图15B。图37E的晶体管可为一高电压晶体管(于图14B中的区域512H)或一低电压晶体管(于区域512L)。
在图36A中，选择栅极140的宽度被标示为Ls，而每一浮置栅极160的宽度则标示为Lf。浮置栅宽度Lf以自我对准方式中的参数W1(图29A)而定义，所以Lf可以小于最小的光刻线宽。Ls亦能小于解说于前且关联于图16A的最小光刻线宽。Ls能小于Lf，或等于，或大于Lf。
在内存单元的每一位，ONO层164形成一连续特征，其置于其个别的浮置栅极之上及覆盖选择栅极线的侧壁140。该特征延伸了选择栅极线140(于Y方向)的整体长度。控制栅极170置于ONO层164的连续特征之上。覆盖于选择栅极线140侧壁的ONO层164的部分将控制栅极170与选择栅极140分离。
其它详尽内存制造流程的实施例得自2003年3月19日申请的美国专利申请案第10/393,212号“非易失性内存及其制造方法(NONVOLATILEMEMORIES AND METHODS OF FABRICATION)”与由Yi Ding于2003年4月10日申请的美国专利申请案第10/411,813号，两者在此均并入参考。
在图38中，浮置栅极利用单一多晶硅层160所制得。该晶片通过图18的步骤处理，然后多晶硅层160沉积且适切地被掺杂。一示范性的多晶硅层160的厚度为1600埃。多晶硅层160包含有一基板隔绝区220的突起部220P之间的区间160C。该区间160C具有一平坦的顶端表面。其可借助层160的同形沉积(conformal deposition)(例如低压化学气相沉积法“LPCVE”)至一合适厚度而达到，以致使突起220侧壁上的氧化层160部份于沉积时交会。注意，于区间160C的多晶硅层160较氧化层220P上的多晶硅层为厚。
多晶硅层160，在内存数组上未有屏蔽下，被非等向性蚀刻，以形成多晶硅衬边(polysilicon spacer)160.2(图39)于介电质层侧壁150及180上。蚀刻终点为氧化层810及沟渠氧化层(trench oxide)220曝露时。多晶硅层被蚀离基板隔绝氧化层220的顶端表面。多晶硅部分160C被蚀降，而其顶端表面变成等高于氧化层220的顶端表面。
然后屏蔽1500形成，如图25所示。多晶硅衬边160.2的曝露部份被移除。结果的结构显示于图40。
剩下的制造步骤如前所述。
图41显示数组的一另外的布局。在此，毗邻栏的源极/漏极区域174间的连结通过基板120完成。每一邻近的N+型区域174提供两源极/漏极区域予两毗邻栏之一，且也提供两源极/漏极区域174予另一毗邻栏。在数组的第一及最后一列，每一区域174则提供一源极/漏极区域予双毗邻栏的每一个。由图34A的层3210制得的跨线层并非必要。层3210能用以形成字符线180。字符线接触开口的数量能减少，因为对每一成对的短路在一起的源极/漏极区域174，仅需一接点。其它布局亦是可行的。
在某些实施例中，内存单元的读取、编编码及抹除使用相同的电压及机制，如图5的内存单元。编码借助信道热载子注入(channel hot electro eiection，CHIE)或富尔诺罕穿遂(Fowler-Nordheim tunneling)完成。电压可如图6至图8所示。其它示范性电压揭示于下列的表1：
表1
    读取     编码(CHEI)     抹除
  选择栅极140选择列： 2.5V 1.5V 2V
  未选列：     0V     0V     0V
  控制栅极170选择列：选择位(左或右) 1.5V至2V 9V至10V -9V至-10V
  未选位     7V至7.5V     7V至7.5V     0V
  未选列     0V     0V     0V
  字符线180选择栏：选择位 1.5V 4.5V至5V 浮置
  未选位     0V     0V     0V
  未选栏：     0V     0V     0V
  基板120     0V     0V     7V至8V
抹除运作通过基板120的信道区域(主体抹除)。在其它实施例中，内存通过一源极/漏极区域174来抹除。编码可借助富尔诺罕穿遂来运作。在某些实施例中，编码借助于浮置栅极160与选择栅极140间的一电子转换来运作。
本发明并不受限于任何特定的读取、抹除或编码技术，或特定电压。举例而言，内存能以由多重电源供应电压来供电。选择栅极140及/或浮置栅极160可以掺杂N+，且/或包含非半导体材料(例如金属硅化物)。本发明并不受限于图11的数组。同样地，基板隔绝区域220并不必横跨整个数组。本发明可应用于多层内存单元(此类单元可以储存多位的信息于每一浮置栅极)。其它实施例及变化不脱离本发明的保护范围。

Claims (15)

1.一种制造集成电路的方法，该集成电路包括一非易失性内存，该方法包括步骤：
于一半导体基板形成一第一结构体，该第一结构体包含：
一第一导电栅极于一非易失性内存单元；以及
一第一介电质层于该第一导电栅极之上；
形成一浮置栅极层以提供至少两个导电浮置栅极予该内存单元，其中每一浮置栅极包含一第一部份及一向上突出的第二部份，而该第二部份形成于该第一介电质层上，并覆盖该第一导电栅极的侧壁。
2.根据权利要求1所述的方法，其中该浮置栅极层包含一第一次要层及于该第一次要层后生成的一第二次要层，其中每一浮置栅极的该第一部份由该第一次要层所形成，而每一浮置栅极的该第二部份则由该第二次要层所形成。
3.根据权利要求2所述的方法，其中该浮置栅极层生成的步骤包含：
形成该第一次要层，以提供该浮置栅极的该第一部份，而该第一结构体突出该第一次要层之上；以及
形成该第二次要层，并蚀刻该第二次要层，以提供该浮动栅极的该第二部份于该第一结构体的侧壁上。
4.根据权利要求1所述的方法，其中该浮置栅极层具有一或更多的次要层，其均呈现于该浮置栅极的该第一及第二部份。
5.根据权利要求4所述的方法，其中形成该浮置栅极层的步骤包含：
形成该浮置栅极层于该第一结构体上；以及
在该内存单元上未有屏蔽下，非等向性蚀刻该浮置栅极层，以自该第一结构体的顶端移除该浮置栅极层，但保留该第一结构体侧壁上的该第一介电质层上方的该浮置栅极层。
6.根据权利要求5所述的方法，其中还包含形成基板隔绝区域，每一基板隔绝区域为一介电质区域，该介电质区域具有一部份突出该半导体基板上；
其中，形成该浮置栅极层于该第一结构体上致使该浮置栅极层在毗邻该第一结构体的基板隔绝区域间的厚度比在基板隔绝区域上大；
其中，蚀刻该浮置栅极层致使该浮置栅极层至少由该基板隔绝区域及该第一结构体的部份上被蚀离，但未由在毗邻该第一结构体的基板隔绝区域间被蚀离。
7.根据权利要求1所述的方法，其中该内存单元为数个内存单元之一，该方法还包含一该浮置栅极层的屏蔽蚀刻，用以移除在不同内存单元间的该浮置栅极层的部份，且还包含形成二个第二导电栅极予该内存单元，该第二导电栅极与该第一导电栅极及该浮置栅极绝缘。
8.根据权利要求7所述的方法，其中形成该浮置栅极层以提供该浮置栅极包含：
形成该浮置栅极层；
形成一介电质层D1于该浮置栅极层之上；
形成一层G2于该介电质层D1之上，其中每一第二导电栅极包含该层G2的一部份，其中该层G2具有一部份P1突出于该第一导电栅极上；
形成一层L1于该层G2之上，而该突出部份P1被曝露且并非完全为该层L1所覆盖；
至少部份移除该突出部份P1以形成一穿透孔洞于该第一导电栅极上的该层G2中，其中于此一移除操作的最后结果，有一部份的层G2仍为该层L1所覆盖；
形成一层L2于毗邻于该穿透孔洞的该层G2上；以及
于对该层L2有选择性下，移除至少部分该层L1与G2以及该浮置栅极层。
9.一种集成电路，其包含：
一半导体基板；
一第一介电质区域，于该半导体基板上；
一非易失性内存单元的一第一导电栅极，于该第一介电质区域上；
内存单元的二第二介电质区域，于该半导体基板上；以及
内存单元的二导电浮置栅极，于个别的该第二介电质区域，每一浮置栅极包含一第一部份及一向上突出的第二部份。
10.根据权利要求9所述的集成电路，其中在穿越该向上突出的第二部份及该第一导电栅极的一平面的任一水平剖面区域，每一该向上突出部份及该第一导电栅极间的距离均小于该第一导电栅极的宽度。
11.根据权利要求9所述的集成电路，其中每一该向上突出部份及该第一导电栅间的距离均小于该第一导电栅极的宽度。
12.根据权利要求9所述的集成电路，其中该内存单元还包含：
二第二导电栅极，置于至少该对应的二浮置栅极部份之上，但未置于该第一导电栅极之上；以及
一介电质，隔绝该浮置栅极与该第一及第二导电栅极，且隔绝该第一导电栅极与该第二导电栅极。
13.根据权利要求12所述的集成电路，其中每一向上突出部份与该对应的第二导电栅极间的重叠处至少与每一第二导电栅极的厚度一样大，或至少为0.08μm。
14.根据权利要求12所述的集成电路，其中每一第二导电栅极的顶端不高于该对应的向上突出部份的顶端或低于该对应的向上突出部份的顶端，而其中每一浮置栅极的向上突出的第二部份位于该对应的第二导电栅极与该第一导电栅极间。
15.根据权利要求9所述的集成电路，其中还包含一介电质于该第一导电栅极的侧壁，其中每一向上突出的第二部份形成一衬边于该介电质上，该介电质位于该对应的该第一导电栅极上。
CNB2004100557083A 2003-07-30 2004-07-30 具有一非易失性内存的集成电路及其制造方法 Expired - Fee Related CN1309054C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/632,186 US6951782B2 (en) 2003-07-30 2003-07-30 Nonvolatile memory cell with multiple floating gates formed after the select gate and having upward protrusions
US10/632,186 2003-07-30

Publications (2)

Publication Number Publication Date
CN1577801A true CN1577801A (zh) 2005-02-09
CN1309054C CN1309054C (zh) 2007-04-04

Family

ID=34104296

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100557083A Expired - Fee Related CN1309054C (zh) 2003-07-30 2004-07-30 具有一非易失性内存的集成电路及其制造方法

Country Status (3)

Country Link
US (2) US6951782B2 (zh)
CN (1) CN1309054C (zh)
TW (1) TWI256130B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7453117B2 (en) 2005-06-22 2008-11-18 Nec Electronics Corporation Non-volatile semiconductor memory device
CN101615597B (zh) * 2005-07-20 2011-04-20 三星电子株式会社 非易失存储器及其制造方法
CN101393918B (zh) * 2007-09-18 2011-06-01 上海华虹Nec电子有限公司 双比特的sonos eeprom存储结构单元及其制备方法
CN101777520B (zh) * 2010-01-28 2013-06-26 上海宏力半导体制造有限公司 分栅型埋入式浮栅的非易失性存储器的制造方法
CN105990363A (zh) * 2015-02-06 2016-10-05 力晶科技股份有限公司 双位闪存存储器结构及其制造方法
CN106206588A (zh) * 2015-04-30 2016-12-07 物联记忆体科技股份有限公司 非易失性存储器

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1518264A1 (en) * 2002-06-20 2005-03-30 Koninklijke Philips Electronics N.V. Conductive spacers extended floating gates
US7169667B2 (en) * 2003-07-30 2007-01-30 Promos Technologies Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate
KR100526478B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
EP1723676A4 (en) * 2004-03-10 2009-04-15 Nanosys Inc MEMORY DEVICES WITH NANOCAPACITIES AND ANISOTROPIC LOADED NETWORKS
US7595528B2 (en) * 2004-03-10 2009-09-29 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
US20050202615A1 (en) * 2004-03-10 2005-09-15 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
US7387932B2 (en) * 2004-07-06 2008-06-17 Macronix International Co., Ltd. Method for manufacturing a multiple-gate charge trapping non-volatile memory
KR100702307B1 (ko) * 2004-07-29 2007-03-30 주식회사 하이닉스반도체 반도체 소자의 디램 및 그 제조 방법
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7473589B2 (en) * 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
TWI270199B (en) * 2005-01-31 2007-01-01 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US20060231908A1 (en) * 2005-04-13 2006-10-19 Xerox Corporation Multilayer gate dielectric
US7763927B2 (en) 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7439133B2 (en) * 2006-01-02 2008-10-21 Skymedi Corporation Memory structure and method of manufacturing a memory array
KR100742284B1 (ko) * 2006-02-09 2007-07-24 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
US7907450B2 (en) * 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7811890B2 (en) * 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US7847341B2 (en) 2006-12-20 2010-12-07 Nanosys, Inc. Electron blocking layers for electronic devices
US20080150004A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US20080150003A1 (en) * 2006-12-20 2008-06-26 Jian Chen Electron blocking layers for electronic devices
US20080150009A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US8686490B2 (en) 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US20090039414A1 (en) * 2007-08-09 2009-02-12 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP2009212398A (ja) 2008-03-05 2009-09-17 Nec Electronics Corp 不揮発性半導体記憶装置及びその製造方法
CN102456745B (zh) * 2010-10-22 2013-09-04 北京大学 一种快闪存储器及其制备方法和操作方法
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
CN103247626A (zh) * 2013-05-02 2013-08-14 复旦大学 一种半浮栅器件及其制造方法
JP6503077B2 (ja) * 2015-01-22 2019-04-17 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 高密度スプリットゲート型メモリセル
US9876019B1 (en) 2016-07-13 2018-01-23 Globalfoundries Singapore Pte. Ltd. Integrated circuits with programmable memory and methods for producing the same
TWI727690B (zh) * 2020-03-05 2021-05-11 華邦電子股份有限公司 非揮發性記憶體裝置及其製造方法
US11362100B2 (en) * 2020-03-24 2022-06-14 Silicon Storage Technology, Inc. FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4701776A (en) 1983-08-29 1987-10-20 Seeq Technology, Inc. MOS floating gate memory cell and process for fabricating same
US5844842A (en) 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
EP1032034A1 (en) 1992-01-22 2000-08-30 Macronix International Co., Ltd. Method of making memory device
US5424979A (en) 1992-10-02 1995-06-13 Matsushita Electric Industrial Co., Ltd. Non-volatile memory cell
JPH06120515A (ja) 1992-10-09 1994-04-28 Oki Electric Ind Co Ltd 半導体不揮発性メモリのデータ書き込み及びデータ消去方法
US5910912A (en) 1992-10-30 1999-06-08 International Business Machines Corporation Flash EEPROM with dual-sidewall gate
US5408115A (en) 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US5705415A (en) 1994-10-04 1998-01-06 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
US5445983A (en) 1994-10-11 1995-08-29 United Microelectronics Corporation Method of manufacturing EEPROM memory device with a select gate
KR0144895B1 (ko) 1995-04-27 1998-07-01 김광호 불휘발성 기억장치의 제조방법
US6162682A (en) 1995-09-29 2000-12-19 Cypress Semiconductor Corporation Structure and process for a gouge-free stacked non-volatile memory cell with select gate
US6057575A (en) 1996-03-18 2000-05-02 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
US5912843A (en) * 1996-03-18 1999-06-15 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
US5856943A (en) 1996-03-18 1999-01-05 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell and array
US5668757A (en) 1996-03-18 1997-09-16 Jeng; Ching-Shi Scalable flash eeprom memory cell and array
JP3075211B2 (ja) 1996-07-30 2000-08-14 日本電気株式会社 半導体装置およびその製造方法
JP3363046B2 (ja) 1997-01-08 2003-01-07 株式会社東芝 プロセス裕度計算方法
JPH10256400A (ja) 1997-03-10 1998-09-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置
KR100206985B1 (ko) 1997-03-14 1999-07-01 구본준 플래시 메모리 소자 및 그 제조방법
JP3586072B2 (ja) 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6040216A (en) 1997-08-11 2000-03-21 Mosel Vitelic, Inc. Method (and device) for producing tunnel silicon oxynitride layer
US6134144A (en) 1997-09-19 2000-10-17 Integrated Memory Technologies, Inc. Flash memory array
US5918124A (en) 1997-10-06 1999-06-29 Vanguard International Semiconductor Corporation Fabrication process for a novel multi-storage EEPROM cell
US6486023B1 (en) 1997-10-31 2002-11-26 Texas Instruments Incorporated Memory device with surface-channel peripheral transistor
JP3378879B2 (ja) 1997-12-10 2003-02-17 松下電器産業株式会社 不揮発性半導体記憶装置及びその駆動方法
JP3332152B2 (ja) 1998-02-18 2002-10-07 日本電気株式会社 不揮発性半導体記憶装置
US6437360B1 (en) 1998-03-25 2002-08-20 Korea Advanced Institute Of Science And Technology Vacuum field transistor
US6200856B1 (en) 1998-03-25 2001-03-13 Winbond Electronics Corporation Method of fabricating self-aligned stacked gate flash memory cell
KR100295149B1 (ko) 1998-03-26 2001-07-12 윤종용 셀프-얼라인소오스공정을이용하는비휘발성메모리장치의제조방법
US6261903B1 (en) 1998-05-14 2001-07-17 Mosel Vitelic, Inc. Floating gate method and device
US6130129A (en) 1998-07-09 2000-10-10 Winbond Electronics Corp. Method of making self-aligned stacked gate flush memory with high control gate to floating gate coupling ratio
US6091104A (en) 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
TW407381B (en) 1999-03-01 2000-10-01 United Microelectronics Corp Manufacture of the flash memory cell
US6133098A (en) 1999-05-17 2000-10-17 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
US6228695B1 (en) 1999-05-27 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
US6151248A (en) 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
WO2001009955A1 (en) 1999-07-29 2001-02-08 Koninklijke Philips Electronics N.V. Non-volatile semiconductor memory device
US6388293B1 (en) 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
US6218689B1 (en) 1999-08-06 2001-04-17 Advanced Micro Devices, Inc. Method for providing a dopant level for polysilicon for flash memory devices
US6541829B2 (en) 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6518618B1 (en) 1999-12-03 2003-02-11 Intel Corporation Integrated memory cell and method of fabrication
WO2001067517A1 (en) 2000-03-08 2001-09-13 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing the same.
US6232185B1 (en) * 2000-05-15 2001-05-15 Integrated Memory Technologies, Inc. Method of making a floating gate memory cell
US6436764B1 (en) * 2000-06-08 2002-08-20 United Microelectronics Corp. Method for manufacturing a flash memory with split gate cells
US6414872B1 (en) 2000-06-21 2002-07-02 National Semiconductor Corporation Compact non-volatile memory device and memory array
US6355524B1 (en) 2000-08-15 2002-03-12 Mosel Vitelic, Inc. Nonvolatile memory structures and fabrication methods
US6468865B1 (en) 2000-11-28 2002-10-22 Advanced Micro Devices, Inc. Method of simultaneous formation of bitline isolation and periphery oxide
JP3922341B2 (ja) 2001-01-11 2007-05-30 セイコーエプソン株式会社 不揮発性メモリトランジスタを有する半導体装置の製造方法
KR100437470B1 (ko) 2001-01-31 2004-06-23 삼성전자주식회사 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법
US6566282B2 (en) 2001-06-21 2003-05-20 United Microelectronics Corp. Method of forming a silicon oxide layer
US6541324B1 (en) 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US6621115B2 (en) 2001-11-06 2003-09-16 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate
KR100423075B1 (ko) 2001-12-19 2004-03-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US6570213B1 (en) * 2002-02-08 2003-05-27 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless NOR-type memory array
US6566196B1 (en) 2002-05-15 2003-05-20 Mosel Vitelic, Inc. Sidewall protection in fabrication of integrated circuits
US6826080B2 (en) 2002-05-24 2004-11-30 Nexflash Technologies, Inc. Virtual ground nonvolatile semiconductor memory array architecture and integrated circuit structure therefor
US20040004863A1 (en) 2002-07-05 2004-01-08 Chih-Hsin Wang Nonvolatile electrically alterable memory device and array made thereby
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US6875660B2 (en) * 2003-02-26 2005-04-05 Powerchip Semiconductor Corp. Method of manufacturing high coupling ratio flash memory having sidewall spacer floating gate electrode
US6635533B1 (en) 2003-03-27 2003-10-21 Powerchip Semiconductor Corp. Method of fabricating flash memory

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7453117B2 (en) 2005-06-22 2008-11-18 Nec Electronics Corporation Non-volatile semiconductor memory device
CN101615597B (zh) * 2005-07-20 2011-04-20 三星电子株式会社 非易失存储器及其制造方法
CN101393918B (zh) * 2007-09-18 2011-06-01 上海华虹Nec电子有限公司 双比特的sonos eeprom存储结构单元及其制备方法
CN101777520B (zh) * 2010-01-28 2013-06-26 上海宏力半导体制造有限公司 分栅型埋入式浮栅的非易失性存储器的制造方法
CN105990363A (zh) * 2015-02-06 2016-10-05 力晶科技股份有限公司 双位闪存存储器结构及其制造方法
CN105990363B (zh) * 2015-02-06 2019-02-12 力晶科技股份有限公司 双位闪存存储器结构及其制造方法
CN106206588A (zh) * 2015-04-30 2016-12-07 物联记忆体科技股份有限公司 非易失性存储器
CN106206588B (zh) * 2015-04-30 2019-08-06 物联记忆体科技股份有限公司 非易失性存储器

Also Published As

Publication number Publication date
US20050023591A1 (en) 2005-02-03
CN1309054C (zh) 2007-04-04
US6951782B2 (en) 2005-10-04
TW200505010A (en) 2005-02-01
US20050062091A1 (en) 2005-03-24
TWI256130B (en) 2006-06-01
US7274063B2 (en) 2007-09-25

Similar Documents

Publication Publication Date Title
CN1309054C (zh) 具有一非易失性内存的集成电路及其制造方法
CN1155095C (zh) 非易失性半导体存储装置及其制造方法
TWI249241B (en) Nonvolatile memory cell with multiple floating gates formed after the select gate
JP4276510B2 (ja) 半導体記憶装置とその製造方法
KR101032266B1 (ko) 스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀 어레이 및 이 어레이를 형성하기 위한 방법
CN1514485A (zh) 非挥发性内存及其制造方法
TWI284978B (en) Array of nonvolatile memory cells wherein each cell has two conductive floating gates
CN101051652A (zh) 半导体器件及其制造方法
JP5781733B2 (ja) 不揮発性メモリセル及びその製造方法
CN1685443A (zh) 一种新单体式复合型非易失性存储器
CN1716612A (zh) 具有耦合带区的非易失性半导体存储器及其制造方法
CN101055877A (zh) 半导体结构及其制造方法
CN1505158A (zh) 积体内存电路及形成积体内存电路的方法
CN1393937A (zh) 半导体器件及其制造方法
CN1505156A (zh) 非易失性半导体存储器件及其制造方法
CN101051641A (zh) 半导体器件及其制造方法
CN1925161A (zh) 半导体产品及其制作方法
CN1471173A (zh) 半导体器件及其制造方法
CN1574298A (zh) 半导体器件的制造方法和半导体器件
JP2009054942A (ja) 不揮発性半導体記憶装置
CN1430264A (zh) 非挥发性存储器结构及其制造方法
CN100350616C (zh) 位线结构及其制造方法
CN1095200C (zh) 非易失存储器的制造方法
US7358129B2 (en) Nonvolatile semiconductor memory device and a method of the same
JP2010045175A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070404