CN1591692B

CN1591692B - 半导体存储装置

Info

Publication number: CN1591692B
Application number: CN2004100686633A
Authority: CN
Inventors: 上田直树; 伊藤伸彦; 山内祥光
Original assignee: Sharp Corp
Current assignee: Allogeneic Development Co ltd; Eicke Fout Intellectual Property Co
Priority date: 2003-09-03
Filing date: 2004-09-03
Publication date: 2013-06-12
Anticipated expiration: 2024-09-03
Also published as: CN1591692A; KR20050025076A; TWI251835B; KR100628349B1; US7283391B2; TW200527434A; JP2005078779A; EP1513161A2; US20050057993A1; JP4278140B2; EP1513161A3

Abstract

一种半导体存储装置，经由位线的至少一部分来连接多个存储元件，并经该位线对该多个存储元件的至少任意一个进行存储动作，该半导体存储装置具有负荷电阻调整电路，用于改变电阻值以缓和或消除随该存储元件的配置位置而产生的位线负荷电阻的差异。

Description

半导体存储装置

技术领域

本发明涉及作为比如可写入的EEPROM及EPROM等非易失性半导体存储装置等来使用、并可调整随存储元件的位置而产生的位线负荷电阻差异的半导体存储装置.

背景技术

作为根据该多个存储元件的配置位置来调整位线负荷电阻差异的半导体存储装置，利用图3，对比如专利文献1中披露的半导体存储装置作以说明。

图3是表示传统的半导体存储装置的存储器阵列构成的等效电路图。

图3中，半导体存储装置的存储器阵列具有平行配置的多个假想接地线SG(SG1～SGn，...)、设置于相邻的2个假想接地线SG之间的多个副位线SB(SB1～SBn，...)、与分割成多个的副位线组连接的主位线MB(MB1，...)、与多个假想接地线SG分别连接的主接地线MG(MG1～MGn，...)、在与副位线交叉的方向设置的多个字选择线WL(WL0～WLm，...)、在假想接地线SG与副位线SB之间分别配置的多个存储单元MC(MC1，1～MCm，n，...)、在主位线MB与构成位线组的副位线SB之间设置的开关元件ST(ST1，...STn，...)。

存储单元MC由MOS型晶体管来构成，假想接地线SG与源极端子连接，副位线SB与漏极端子连接，字选择线WL与栅极端子连接.图3中，主接地线MG虽然在存储单元MC上重叠，但不与存储单元MC连接.

开关元件ST中，各栅极端子与选择信号SGT线(SGT1，...SGTn，...)分别连接。

在这种存储器阵列中，主位线MB及主接地线MG由金属配线来组成，其配线电阻小到可忽略的程度，但由于副位线SB及假想接地线SG由杂质扩散区来组成，因而与金属配线相比，配线电阻较高.此外由于有时假想接地线也称为副位线，因而以下作为源极侧的副位线SG来说明。

在图3的存储器阵列中，设定为所选择的存储单元MC漏极侧的副位线SB及源极侧的副位线SG的杂质扩散区的总配线长总和处于一定范围内，由此来降低针对总配线电阻的基于驱动电流依存性的离差。

比如图3中，将通过由漏极侧副位线SBn及源极侧副位线SGn选择的列n以及由第m个字线WLm选择的行m来选择的存储单元设为MCm，n。此时，如果将每个单位单元的电阻值设为r，则该存储单元MCm，n漏极侧的副位线SBn的配线电阻便成为m×r。而如果将至副位线的触点C为止的间隔设为s位，则源极侧的副位线SGn的配线电阻便成为(s-m)×r。在该场合下，副位线电阻的总和(漏极侧与源极侧的配线电阻之和)便成为s×r＝一定值。

在该存储单元MCm，n与设置于同一列上(n列)而且行位置从存储单元MCm，n的位置离开k的存储单元MCm+k，n之间，漏极侧的副位线SBm+k的配线电阻及源极侧的副位线SGm+k的配线电阻分别与上述同样，成为(m+k)×r及(s-m-k)×r。因此，这些副位线电阻的总和便成为s×r。

因此，根据该专利文献1的传统技术，即使在同一列内存储单元的位置(行方向的位置)发生变化，也可以使副位线电阻的总和达到(s×r)＝一定值。

【专利文献1】特开平5-198775号公报

发明内容

【发明要解决的课题】

在上述的传统专利文献1中，如上所述，在所选择的存储单元MC的驱动电流经路中，可使副位线电阻总和达到一定值(s×r)。然而该专利文献1中存在以下问题点(1)及(2)。

(1)源极侧的副位线SG的配线电阻成为m×r(m是相距主接地线MG及副位线SG的触点C的存储单元MC的行位置)，它依存于存储单元MCm，n的配置位置.因此，在选择存储单元驱动时，源极-基片间电位差便从0变动至m×r(m＝0，1，...)为止。这样，存储单元MCm，n(MOSFET)的基片偏压效果便由存储单元MCm，n的地址(配置位置)而发生m倍变动。

(2)伴随着制造技术细微化的存储容量的增大及配线幅度的缩小，即使在主位线MB由金属配线形成的场合下，也不再能忽略基于从主位线MB至副位线SB为止的配置位置(图3中的横向位置)差异的电阻变动，而且不能将其维持到一定值。

上述问题点(1)及(2)在存储单元MCm，n驱动时会导致以下问题。

(1)在存储单元MCm，n由MOSFET构成的场合下，源极-基片间电位差的变动将引发与上述(m-1)×r的电阻差相当的基片偏压效果，其结果是驱动电流将减少。这样，尤其在以热电子注入作为写入原理的EEPROM及EPROM中，热电子注入特性将劣化，成为使程序速度产生离差的要因。

(2)与从主位线MB至副位线SB为止的经路对应的电阻值变动使驱动电流经路中的配线电阻发生变化，成为存储单元MCm，n的读出动作及写入动作依存于地址(配置位置)来变动的要因。

本发明旨在解决上述以往的问题，其目的在于提供一种可共同调整存储单元晶体管的源极侧及漏极侧以缓和随存储元件的配置位置而产生的位线负荷电阻的差异，而且还可进行调整以缓和随副位线的配置位置而产生的基于从主位线至副位线为止的经路的电阻值变动的半导体存储装置。

【用于解决课题的手段】

本发明的半导体存储装置，是经由位线的至少一部分来连接多个存储元件，并经该位线对该多个存储元件的至少任意一个进行存储动作的半导体存储装置，具有负荷电阻调整电路，其改变电阻值，以缓和或消除随该存储元件的配置位置而产生的位线负荷电阻的差异，由此来实现上述目的。

理想的是，本发明的半导体存储装置中的位线平行地配有多个，该多个位线与平行配置的多个字线互相交叉配置，上述多个存储元件中，该存储元件的二个驱动端子与分别互相邻接的各位线分别连接，该存储元件的控制端子与该字线连接，以构成存储器阵列。

理想的是，本发明的半导体存储装置中的位线具有由杂质扩散区组成的第1位线、与该第1位线连接的金属配线第2位线、经位线选择元件来连接该第2位线的金属配线第3位线，从该第3位线经该第2位线来对该第1位线的存储元件提供电压。

理想的是，本发明的半导体存储装置中，在各第3位线，作为分支线连接有多个上述第2位线，该第2位线按该第3位线的各配置(作为线组)来配置。

理想的是，本发明的半导体存储装置中的负荷电阻调整电路，被设置到上述位线的一端与对该位线提供规定电压的电压提供电路的输出端之间的电压提供经路。

理想的是，本发明的半导体存储装置中的负荷电阻调整电路，根据该存储元件的地址信息来改变电阻值，以缓和或消除列方向位线的负荷电阻的差异。

理想的是，本发明的半导体存储装置中的负荷电阻调整电路，是具有多个电阻元件、以及选择该多个电阻元件的至少任意一个的电阻元件选择单元的负荷电阻切换电路。

理想的是，本发明的半导体存储装置中的电阻元件选择单元，切换上述存储元件的地址信息所对应的电阻元件。

理想的是，本发明的半导体存储装置中的负荷电阻调整电路，具有可变电阻元件、以及控制该可变电阻元件从而改变其电阻值的电阻值控制单元。

理想的是，本发明的半导体存储装置中的电阻值控制单元，根据上述存储元件的地址信息来改变上述可变电阻元件的电阻值。

理想的是，本发明的半导体存储装置中的电阻元件的主要部分，具有与上述位线的至少一部分相同的构造，并由同一制造工序来制造。

理想的是，本发明的半导体存储装置中的电阻元件的主要部分，由与上述位线的至少一部分相同的设计规则来制造。

理想的是，本发明的半导体存储装置中的负荷电阻调整电路，控制上述位线选择元件的驱动能力，改变该位线选择元件的电阻值，以缓和或消除上述位线负荷电阻的差异。

理想的是，本发明的半导体存储装置中的负荷电阻调整电路，根据上述存储元件的地址信息来改变输出上述位线选择元件的控制电压。

理想的是，本发明的半导体存储装置中的负荷电阻调整电路设定上述电阻值，以便不论该选择的存储元件的配置位置如何，均使所选择的存储元件的驱动端子与对上述位线提供电压的电压提供电路的输出端之间的负荷电阻合计成为一定或处于规定的范围内。

理想的是，本发明的半导体存储装置中，从存储元件的一方驱动端子至对上述位线提供电压的电压提供电路为止的配线长与从该存储元件的另一方驱动端子至该电压提供电路为止的配线长被设定为相等或处于规定范围内。

理想的是，本发明的半导体存储装置是一种无触点构造，其存储元件的二个驱动端子由杂质扩散区来组成，不按该各存储元件来设置针对金属配线的触点部，而按各多个存储元件来设置针对金属配线的触点部。

理想的是，本发明的半导体存储装置中的存储元件是MOS晶体管.

理想的是，本发明的半导体存储装置中的存储元件，是一种利用沟道热电子注入现象，作为上述存储动作进行针对各存储元件的信息写入动作或信息删除动作的非易失性存储元件.

由上述构成，以下对本发明的作用作以说明。

本发明的半导体存储装置具有在由比如杂质扩散区组成的第1位线(副位线)上连接有驱动端子即源极端子及漏极端子的MOSFET等存储元件(存储单元)，该第1位线介于由金属配线组成的第2位线(副位线)、位线选择元件及由金属配线组成的第3位线(主位线)与电压提供电路连接，该半导体存储装置中设有负荷电阻调整电路，其调整为使随存储元件的配置位置(地址)而产生的位线负荷电阻的差异缓和或消除。

作为该负荷电阻调整电路，可在比如存储单元与对位线提供电压的电压提供电路之间设置负荷电阻切换电路。在该场合下，作为负荷电阻切换电路，为按针对位线的存储单元的配置位置(地址)来提供不同的负荷电阻，可采用多个负荷电阻元件、以及按所选择的存储单元的地址位置信息来选择负荷电阻元件的多工器等负荷电阻元件选择单元。

构成该负荷电阻切换电路的负荷电阻元件的主要部分最好具有与位线的至少一部分相同的构造，并由同一制造工序来制造。构成负荷电阻切换电路的负荷电阻元件的主要部分最好由与位线的至少一部分相同的设计规则来制造。

负荷电阻调整电路通过控制栅极电压等来调整(可变控制)由晶体管等组成的位线选择元件的驱动能力，由此可调整为使随存储元件的配置位置(地址)而产生的位线负荷电阻的差异缓和或消除。

这样，不论所选择的存储元件的地址位置如何，均可将所选择的存储元件的驱动端子(源极端子及漏极端子)与电压提供电路的输出端之间的负荷电阻合计调整为达到稳定或处于规定的范围内。

如果将存储元件的漏极端子至电压提供电路为止的配线长与存储元件的源极端子至电压提供电路为止的配线长设定为大致相等，则源极侧的位线负荷电阻与漏极侧的位线负荷电阻便可大致相等。

这样，可使从电压提供电路看去的存储单元的漏极侧位线负荷电阻与源极侧位线负荷电阻相等，并可提供不依存于所选择的存储单元的行地址的位线负荷电阻。因此，不会像以往那样，(1)在所选择的存储单元的源极端子与电压提供电路之间，驱动电流由基片偏压效果而变动。此外(2)在主位线中不会产生基于副位线位置的负荷电阻变动。因此，在所选择的存储单元的源极端子或漏极端子与电压提供电路之间，基于由驱动电流及位线负荷电阻所产生的电压下降的电位差成为相等。其结果是，在读出动作、写入·删除动作时，可使漏极电压及源极电压在芯片内的任意地址达到一定。

本发明尤其适用于存储单元由MOSFET来组成，而且是一种利用沟道热电子注入现象来进行针对各存储元件的写入动作或删除动作的非易失性存储单元的场合。此外即使对于各存储单元中不设置针对金属配线的触点的无触点构造，本发明也有效。

【发明效果】

如上所述，根据本发明，可使从电压提供电路看去的存储单元的漏极侧位线负荷电阻与源极侧位线负荷电阻大致相等，并可提供不依存于所选择的存储单元的行地址的位线负荷电阻。因此，在所选择的存储单元的源极端子或漏极端子与电压提供电路之间，可使基于由驱动电流及位线负荷电阻所产生的电压下降的电位差大致相等。因而在读出动作以及基于热载流子注入的写入·删除动作时，可降低漏极电压及源极电压的离差，还可降低基于基片偏压效果的性能离差。这样，可正确读出存储单元的存储信息，此外即使在信息的写入时，也可减小写入后的阈值电压离差，提高写入精度。

附图说明

图1是表示本发明的半导体存储装置实施方式1中的存储器阵列及其控制电路的等效电路构成的附图。

图2是表示本发明的半导体存储装置实施方式2中的存储器阵列及其控制电路的等效电路构成的附图。

具体实施方式

以下，对于存储单元由MOSFET来组成，并适用于利用沟道热电子注入现象来进行针对各存储单元的写入动作或删除动作的非易失性存储装置的场合，参照附图对本发明的半导体存储装置的实施方式1、2作以说明。

(实施方式1)

图1是表示本发明的半导体存储装置实施方式1中的存储器阵列及其外围控制电路的等效电路构成的附图。

图1中，半导体存储装置10具有对位线提供驱动电压的写入·读出偏压提供电路1；作为用于调整依存于存储单元MC的配置位置的位线负荷电阻的负荷电阻调整电路2的负荷电阻切换电路；控制对存储单元MC的数据写入或从存储单元MC的数据读出的写入·读出电路3；选择存储单元MC的各列的列选择电路4及选择存储单元MC的各行的行选择电路5所组成的控制电路；配置有由该控制电路来进行写入·读出的多个存储单元MC的存储器阵列6。

存储器阵列6具有作为互相平行配置的多个第1位线的副位SBLA(SBLA1～SBLAn，SBLAn+1，...)；作为设置于各副位线SBLA的左侧的多个第2位线的副位线SBLB(SBLB1～SBLBn，SBLB n+1，...)；作为与各副位线SBLB分别连接的多个第3位线的主位线MBL(...，MBLi，MBLi+1，...)；在与副位线SBLB交叉(比如正交)的方向互相平行配置的多个字选择线WL(WL0，...WLm，...)；在邻接的副位线SBLA之间分别配置的多个存储单元MC(...，MCm，1～MCm，n，...)；在主位线MBL与由此分支的各副位线SBLB之间分别设置的位线选择元件即选择晶体管ST(...，STn～STn+1，...)；与所分割的各选择晶体管组的栅极端子分别连接的多个副位线选择线SGT(SGT1～SGTj，...)。

在该存储器阵列6中，将通过由比如副位线SBLAn及SBLBn选择的列n以及由字线WLm选择的行m来选择的存储单元设为MCm，n。

该存储单元MCm，n由MOSFET(MOS型晶体管)来组成，其源极端子及漏极端子分别与由杂质扩散而在半导体基片上形成的相邻副位线SBLAn及SBLAn+1连接。存储单元MCm，n的栅极端子与字选择线WLm连接。图1中，副位线SBLB虽然在存储单元MCm，n上重叠，但不与存储单元MCm，n连接。

邻接的各副位线SBLAn及SBLAn+1分别介于在其两端分别设置的各触点C，与由金属配线组成的副位线SBLBn及SBLBn+1连接。

邻接的各副位线SBLBn及SBLBn+1分别与副位线选择晶体管STn及STn+1的源极端子及漏极端子的一方分别连接。各选择晶体管STn及STn+1的源极端子及漏极端子的另一方分别与主位线MBLi及MBLi+1分别连接。这样，从各存储单元MCm，n的源极端子至写入·读出偏压提供电路1为止的配线长与各存储单元MCm，n的漏极端子至写入·读出偏压提供电路1为止的配线长几乎相等。

此外，主位线MBLi及MBL i+1与列选择电路4连接，列选择电路4与写入·读出电路3连接。此外在写入·读出电路3与提供位线驱动电压的写入·读出偏压提供电路1之间，设有负荷电阻调整电路2(以下称负荷电阻切换电路2)。

该负荷电阻切换电路2具有并联设置而且电阻值各异的多个负荷电阻元件2a、以及选择这些多个负荷电阻元件2a的至少任意一个的多路转换器电路2b。在该多路转换器电路2b中，输入所选择的存储单元MC位线上的行地址信息，并根据所输入的行地址信息来选择控制负荷电阻元件2a。

各负荷电阻元件2a的主要部分最好具有与位线的至少一部分相同的构造，并由同一制造工序来制造。此外各负荷电阻元件2a最好由与位线的至少一部分相同的设计规则来制造。

根据上述构成，对本实施方式1中半导体存储装置10的位线负荷电阻调整方法作以说明。

比如，如果将各单位单元的副位线SBLA的电阻值设为r，将连接副位线SBLA及SBLB的触点C的配置间隔设为s，则存储单元MCm，n的漏极侧的副位线SBLAn+1的配线电阻便成为：

(1/(1/m+1/(s-m)))×r ...(式1)

该存储单元MCm，n源极侧的副位线SBLAn的配线电阻也同样.

如果将连接有存储单元MC的副位线选择晶体管ST的通路电阻值设为t，将从列选择电路4至连接有存储单元MCm，n的主位线MBLi为止的配线电阻值设为u，则存储单元MCm，n漏极侧的位线总负荷电阻便成为：

{(1/(1/m+1/(s-m)))×r+t+u} ...(式2)

该存储单元MCm，n源极侧的位线总负荷电阻也与此同样.

因此，在本实施方式1的半导体存储装置10中，位线总负荷电阻可作为由位线上存储单元MCm，n的地址来决定的m及u的函数来表示。

在上述负荷电阻切换电路2中，为了调整使上述式(2)所示的存储单元的配置位置(地址)所对应的位线负荷电阻值的差异缓和(规定范围内)或相同，由多路转换器2b，按照该位线上的行方向地址位置信息(行地址信息)来选择负荷电阻元件2a，并在写入·读出电路3与写入·读出偏压提供电路1之间插入负荷电阻.如果将在写入·读出电路3与写入·读出偏压提供电路1之间插入的负荷电阻值设为x，则存储单元MCm，n的源极侧或漏极侧的总负荷电阻便分别成为：

{(1/(1/m+1/(s-m)))×r+t+u}+x ...(式3)

这样，即使在位线中选择任意行地址的存储单元MCm，n，也可以改变负荷电阻切换电路2的插入负荷电阻值x来进行调整，从而使从写入·读出偏压提供电路1看去的芯片内的位线负荷电阻达到一定值或处于规定范围内。

如上所述，根据本实施方式1，经由由杂质扩散区组成的副位线SBLA、由金属配线组成的副位线SBLB、位线选择晶体管SGT及主位线MBL，存储单元MCm，n与偏压提供电路1连接，在存储器阵列6与偏压提供电路1之间，为了调整到使依存于存储单元MCm，n的配置位置(地址)的位线负荷电阻的差异缓和(规定范围内)或相同，而设有负荷电阻切换电路2。在该负荷电阻切换电路2中，按照存储单元MCm，n的源极端子或漏极端子与偏压提供电路1的输出端之间的负荷电阻合计至少处于一定范围内的原则，根据选择存储单元MCm，n的行地址信息，由多路转换器2b从多个负荷电阻元件2a至少选择一个。这样，可按照缓和或消除依存于存储单元MCm，n的地址的位线负荷电阻的差异的原则，来共同调整源极侧及漏极侧，并可按照缓和或消除依存于副位线位置的主位线的电阻值变动的原则来进行调整。

在本实施方式1中，负荷电阻调整电路2被作为具有作为多个电阻元件的多个负荷电阻元件2a及作为选择多个负荷电阻元件2a的至少任意一个的电阻元件选择单元的多路转换器2b的负荷电阻切换电路2来说明，但并非局限于此，负荷电阻调整电路也可以构成为：具有比如晶体管等可变电阻元件及对该晶体管的栅极端子输出控制电压的电阻值控制单元，并调整到与该输出控制电压对应的晶体管的电阻值。该电阻值控制单元根据存储元件(存储单元MC)的地址信息(存储单元MC的配置位置；比如行地址信息)来改变晶体管(可变电阻元件)的导通电阻值。

(实施方式2)

图2中，作为可调整到缓和或消除位线负荷电阻的差异的负荷电阻调整电路，半导体存储装置20取代图1的负荷电阻切换电路2(负荷电阻切换电路2)，而具有调整(可变控制)副位线选择晶体管ST的驱动能力的负荷电阻调整电路12。

在该负荷电阻调整电路12中，输入存储单元MCm，n的行地址信息，并根据该输入的行地址信息，来切换并输出多种电压。

在上述负荷电阻调整电路12中，为调整(控制)到缓和或消除上述式(2)所示的存储单元位置(地址)所对应的位线负荷电阻值的差异，根据该位线上的地址位置信息(行地址信息)来切换输出电压，并对副位线选择晶体管ST的栅极端子上连接的副位线选择线SGT提供副位线选择信号。其结果是，副位线选择晶体管ST的驱动能力得到调整(控制)，其通路电阻值t也得到调整(控制)。如果将位线选择晶体管ST的调整后的通路电阻值设为t’，则存储单元MCm，n的源极侧或漏极侧的总负荷电阻便分别成为：

{(1/(1/m+1/(s-m)))×r+t’+u} ...(式4)

这样，即使在位线中选择任意行地址的存储单元MCm，n，也可以改变副位线选择晶体管ST的驱动能力即通路电阻值t’并进行调整，从而使从写入·读出偏压提供电路1看去的芯片内的位线负荷电阻达到一定值或处于规定范围内。

上述实施方式1、2是一种无触点构造，其存储元件即存储单元MC的二个驱动端子(源极端子与漏极端子)由杂质扩散区来组成，不按各存储单元MC来设置针对金属配线的触点C，而按各多个存储单元MC来设置针对金属配线的触点C.

如上所述，存储单元MC是一种利用沟道热电子注入现象，作为存储动作进行信息读出动作、信息写入动作或信息删除动作的非易失性存储元件。

负荷电阻调整电路设定电阻值，以便不论所选择的存储元件的配置位置如何，均使所选择的存储元件的驱动端子与对位线提供电压的电压提供电路的输出端之间的负荷电阻合计成为一定或处于「规定的范围」内。此外从存储元件的一方驱动端子至对位线提供电压的电压提供电路为止的配线长与从存储元件的另一方驱动端子至电压提供电路为止的配线长被设定为相等或处于「规定的范围」内.

对这里的「规定的范围」作以说明。在主位线及副位线中，由于细微化，因而副位线单位配线长的电阻高于主位线。以该场合为例，如果预先准备针对全部字线地址的电阻元件，则调整电路的规模将过大，因此在位线全体的副位线电阻处于支配地位的情况下，可以对记述副位船内的相对位置的地址设置校正用电阻元件，以最小限的电路规模进行有效的位线电阻值调整。在该场合下，不能抵消主位线中副位线的位置差异所引起的位线电阻值差异。因此该调整电路的调整范围将被调整为处于存储元件的主位线上的位置差异所引起的位线电阻值差异的最大值范围内。比如，如果将主位线最大配线长的电阻值设为500欧姆，则作为将充分大于该值的副位线电阻调整到一定的方式，该调整电路将基于选择位线整体电阻值的选择字线地址位置差异的离差调整到500欧姆以内的范围。

一般情况下，全部字线地址的选择位线整体电阻值的离差范围，最好调整到1个位线总配线长的电阻值最大值与其50％电阻值的差分以下的电阻值。

【产业上的可利用性】

在包含比如EEPROM及EPROM等非易失性半导体存储装置等的半导体存储装置领域，可共同调整源极侧及漏极侧，以缓和或消除依存于存储单元地址的位线负荷电阻的差异，而且还可调整到缓和或消除依存于副位线位置的主位线的电阻值变动。

Claims

1.一种半导体存储装置，是经由位线的至少一部分来连接多个存储元件，并经该位线对该多个存储元件的至少任意一个进行存储动作的半导体存储装置，

具有负荷电阻调整电路，其改变电阻值，以缓和或消除随该存储元件的配置位置而产生的位线负荷电阻的差异，

上述负荷电阻调整电路，被设置到上述位线的一端与对该位线提供规定电压的电压提供电路的输出端之间的电压提供经路，

上述位线是彼此平行布置的多个位线之一，

位线的每个都包括第1位线、连接于该第1位线的第2位线、以及经位线选择元件连接于该第2位线的一端的第3位线，并且该第3位线连接于上述负荷电阻调整电路，并且

上述多个存储元件的每个都具有连接于邻接定位的相应的第1位线的二个驱动端子。

2.权利要求1中记载的半导体存储装置，其中，

还包括至少一个字线，

其中，字线彼此平行布置，并且位线与字线交叉，

上述多个存储元件的每个都具有连接于相应的字线的控制端子。

3.权利要求1中记载的半导体存储装置，其中，

上述第1位线由杂质扩散区组成，上述第2位线由金属配线组成，并且上述第3位线由金属配线组成，并且

经该第3位线、该第2位线、以及该第1位线将电压提供给存储元件之一。

4.权利要求3中记载的半导体存储装置，其中，

上述第2位线包括连接上述第3位线的多个分支线。

5.权利要求1中记载的半导体存储装置，其中，

上述负荷电阻调整电路，根据该存储元件的地址信息来改变电阻值，以缓和或消除列方向位线的负荷电阻的差异。

6.权利要求1中记载的半导体存储装置，其中，

上述负荷电阻调整电路，是具有多个电阻元件、以及选择该多个电阻元件的至少任意一个的电阻元件选择单元的负荷电阻切换电路。

7.权利要求6中记载的半导体存储装置，其中，

上述电阻元件选择单元，切换上述存储元件的地址信息所对应的电阻元件。

8.权利要求1中记载的半导体存储装置，其中，

上述负荷电阻调整电路，具有可变电阻元件、以及控制该可变电阻元件从而改变其电阻值的电阻值控制单元。

9.权利要求8中记载的半导体存储装置，其中，

上述电阻值控制单元，根据上述存储元件的地址信息来改变上述可变电阻元件的电阻值。

10.权利要求6中记载的半导体存储装置，其中，

上述电阻元件的主要部分，具有与上述位线的至少一部分相同的构造，并由同一制造工序来制造。

11.权利要求6中记载的半导体存储装置，其中，

上述电阻元件的主要部分，由与上述位线的至少一部分相同的设计规则来制造。

12.权利要求3中记载的半导体存储装置，其中，

上述负荷电阻调整电路，控制上述位线选择元件的驱动能力，改变该位线选择元件的电阻值，以缓和或消除上述位线负荷电阻的差异。

13.权利要求12中记载的半导体存储装置，其中，

上述负荷电阻调整电路，根据上述存储元件的地址信息来改变输出上述位线选择元件的控制电压。

14.权利要求1中记载的半导体存储装置，其中，

上述负荷电阻调整电路设定上述电阻值，以便不论该选择的存储元件的配置位置如何，均使所选择的存储元件的驱动端子与对上述位线提供电压的电压提供电路的输出端之间的负荷电阻合计成为一定或处于规定的范围内。

15.权利要求1中记载的半导体存储装置，其中，

从上述存储元件的一方驱动端子至对上述位线提供电压的电压提供电路为止的配线长与从该存储元件的另一方驱动端子至该电压提供电路为止的配线长被设定为相等。

16.权利要求1中记载的半导体存储装置，

是一种无触点构造，其上述存储元件的二个驱动端子由杂质扩散区来组成，不按该各存储元件来设置针对金属配线的触点部，而按各多个存储元件来设置针对金属配线的触点部。

17.权利要求1中记载的半导体存储装置，其中，

上述存储元件是MOS晶体管。

18.权利要求1中记载的半导体存储装置，其中，

上述存储元件，是一种利用沟道热电子注入现象，作为上述存储动作进行针对各存储元件的信息写入动作或信息删除动作的非易失性存储元件。