CN1610952A - 用于对相变材料存储器器件执行写操作的技术和装置 - Google Patents

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Abstract

一种技术包括，响应于把数据写入相变存储器器件(33)的存储器单元(140)的请求，把该存储器单元(140)设置为在所述存储器单元(140)之间是共享的状态。此外，响应于这一请求，数据被写入该存储器单元(140)。

Description

用于对相变材料存储器器件 执行写操作的技术和装置
背景
本发明一般来讲涉及电子存储器，更具体来讲，本发明涉及用于对相变材料存储器器件执行写操作的技术和装置。
相变材料可被用于为半导体存储器器件的存储器单元保存存储器状态。用这样的方式，被用于相变材料存储器器件中的相变材料可以显示出至少两种不同的状态。这些状态可以被称作非晶态和晶态。可以有选择地发起在这些状态之间的转变。这些状态可以被区分开，因为非晶态一般来讲显示出比晶态更高的电阻率。非晶态涉及更杂乱的原子结构。一般来讲，任何相变材料都可以被用于显示出这两种状态。然而，作为一个例子，薄膜硫族化物合金材料可能是格外合适的。
相变可能被逆向地诱发。因此，响应于温度的改变，相变材料可能从非晶态变化为晶态，并且可能在之后恢复为非晶态，反之亦然。实际上，当相变材料被用于存储器单元的时候，该存储器单元可能被视为是可编程的电阻器，其在更高、更低电阻状态之间可逆地变化。相变可以是由于流过该材料的电流引起电阻升温而被诱发的。
相变存储器器件的存储器单元并不仅局限于两种存储器状态(即，“1”状态和“0”状态)，相反，存储器单元可以具有许多种状态。也就是说，因为每一种状态可以通过它的电阻来区分开，所以可能有多种电阻确定的状态，这允许在单个存储器单元中存储多位数据。
各种相变合金是公知的。一般来讲，硫族化物合金包含从周期表的VI列开始的一个或多个元素。一组格外合适的合金是GeSbTe合金。
使用相变材料作为存储器的存储器件的潜在困难是从晶态变化为非晶态所需要的时间可能比从非晶态变化为晶态所需要的时间要短很多。如此，图1描述了使特定相变材料改变状态的温度分布图。具体来讲，图1描述了结晶置位脉冲20，该结晶置位脉冲20一般来讲是大约从时刻T0延伸至时刻T2，用于把相变材料设置为晶态。如图所示，该置位脉冲20表示相变材料温度的瞬间上升。置位脉冲20是与复位脉冲10形成对比的，复位脉冲也是一种与相变材料的较高温度相关联的脉冲，但是该脉冲持续时间显著更短，如复位脉冲10从大约时刻T0延伸至T1。因此，复位脉冲10可被用于把基于相变材料的存储器单元从晶态转换到非晶态，或者说把存储器单元的状态“复位”为“0”。与此相反，置位脉冲20可被用于把存储器单元的状态设置为“1”。
由于置位基于相变材料的存储器单元所需要的时间与复位该单元所需要的时间之间的差异，写置位周期时间(即，被分配用于使该单元的状态指示置位位、或者说“1”的时间)可能比写复位周期时间(即，被分配用于使该单元的状态指示复位位、或者说“0”的时间)长十倍至两百倍。
对于在不同类型的写周期之间显示出这样一种时间差异的存储器器件，一种常规方法是把分配给指定写周期的时间设置为执行最缓慢的可能写周期所需要的时间。从而，最缓慢的写周期可能有效地确立了该存储器器件的写周期速度。
适应慢速存储器器件的常规方式或者是使用高速的静态随机存取存储器(SRAM)高速缓存器，或者使用移位寄存器，来缓冲高数据速率脉冲串。可替换的方案是，也可以并行安装几个低速存储器，以致可以把交替的数据段放入第一存储器的数据锁存器中，把下一数据段存储在第二存储器的锁存器中，等等。然而，这些方法所伴随的潜在困难是可能要求大量的存储器芯片，这样就在每一位上有更大的相关成本。
从而，总是存在用于解决上述的一个或多个问题的技术和/或结构的需要。
附图的简短说明
图1描述了现有技术中用于置位和复位相变材料存储器器件的存储器单元的温度波形。
图2是依照本发明的一个实施例的计算机系统的示意图。
图3是一流程图，该流程图描述了用于对依照本发明的一个实施例的相变材料存储器器件进行块写操作的技术。
图4是依照本发明的一个实施例的相变材料存储器器件的示意图。
图5是依照本发明的一个实施例的与图4中的相变材料存储器器件的行译码器相关联的真值表。
图6是依照本发明的一个实施例的图4的相变材料存储器器件的列译码器的示意图。
图7是依照本发明的一个实施例的图2的计算机系统的存储器控制器的示意图。
详细说明
参见图2，根据本发明的计算机系统的实施例30包括相变材料存储器32，其经由存储器总线36与存储器控制器集线器34通信。举例来说，在本发明中的一些实施例中，相变材料存储器32可以包括各种存储器器件(例如，半导体存储芯片，或者包)，每个存储器器件均包括基于相变材料的存储器单元。举例来说，特定存储器器件的每一存储器单元均可以包括显示出晶态和非晶态的相变材料(例如，薄膜硫族化物合金材料)。这些状态依次被用于标明存储器单元的数据状态(例如，“1”和“0”状态)。
存储器总线36包括用于从存储器32、以及向存储器32传送数据的通信线路，以及用于控制向存储器32存储数据、以及从存储器32中检索数据的控制和地址线路。具体的写或者读操作可能同时涉及向存储器32的几个器件中写数据或者从存储器32的几个器件中读数据。
通常，用于设置存储器32中的位的时间明显长于用于复位存储器32中的该位的时间。为了利用更短的复位时间，根据本发明的写操作可以依据图3中描述的技术100来执行。
参见图2和3，根据技术100，为了把数据写入存储器32中的目标或者选择区域(例如，在突发写操作中)，存储器控制器集线器34向存储器总线36提供适当的信号，以便预置选择区域中的存储器单元，如在框102中所述。尽管预置相变材料存储器32中的特定存储器单元同复位该存储器单元比较起来，通常相对地缓慢，但是目标存储器单元可以通过一个或多个块写周期来预置。因此，通过预置多个存储器单元中的区域(例如，块)，每一存储器单元的预置时间就相对小些。
在已经预置整个选择区域之后，则可以获得复位特定的基于相变材料的存储器单元需要更短时间的优点。以这种方式，通过有选择地复位(框104)选择区域中的位，继续对存储器32的选择区域的写操作。用这样的方式，在复位区域中的位时，与写数据的“0”位相关联的存储器单元(经由写预置周期)被复位，同时与该数据的“1”位相关联的存储器单元被从写操作中掩蔽出去，因为这些存储器单元已经被预置。
图4描述了根据本发明的一些实施例的存储器32的特定存储器器件33。描述存储器器件33的具体结构是为了描述本发明的许多可能实施例中的至少一种。可理解的是，其他的和不同的结构也可以被使用，因为本发明的范围是由所附权利要求书限定的。
存储器器件33包括经由列线130和行线132寻址的存储器单元140，这可由本领域中的技术人员所理解。每一存储器单元140包括相变材料，其状态由写预置/置位周期控制，以便存储数据的关联位。
尽管在图4中描述了存储器单元140的4×4块139，但可理解的是，这一阵列尺寸被用于简化所进行的讨论。因此，存储器器件33可能具有明显地更大阵列的存储器单元140。
可以从图4中看出，每一存储器单元140与一特定列线130和一特定行线132相关联，并且关联列130和行132线的激活是选择该单元140。用这样的方式，存储器单元140可以与它的关联列线130耦合，并且可以经由实际上为二极管142(例如，PNP双极结晶体管(BJT))的方式耦合到它的关联行线132。因此，当特定存储器单元140被选择的时候，它的关联列线130被驱动为高，而它的关联行线132被驱动为低，一个使电流脉冲流过存储器单元140的条件。正是该电流脉冲的大小和持续时间确定是否正在读取、置位(经由写置位脉冲)或者复位(经由写复位脉冲)该存储器单元140。
响应于地址信号(称作A0、A1、WB0和WB1)，行译码器124选择一条或多条行线132，相当于一条、两条或者四条行线132的选择。用这样的方式，行译码器124响应于这些地址信号，有选择地驱动行选择信号(称作X0、X1、X2和X3)为低，以便选择一条或多条行线132。例如，地址信号的一定组合可以使行译码器124选择行线中的两条，地址信号的另一组合可以使行译码器124选择行线132中的一条，地址信号的另一组合可以使行译码器124选择行线132中的四条，等等。当行译码器124驱动行线132为低的时候，这使得对一个或多个存储器单元140发生读取或者写入周期，取决于列译码器122所做的选择，。
列译码器122响应于它所接收的地址选择信号(称作A2、A3、WB3和WB2)，驱动列选择信号(称作Y0、Y1、Y2和Y3)为高，以选择一条或多条列线130。用这样的方式，当列选择信号之一被驱动为高时，则已经选择了对应的列线130。类似于行译码器124，列译码器122可以选择一条、两条或者四条列线130。因此，由列译码器122对列线的选择以及由行译码器124对行线132的选择对选择的存储器单元140进行寻址，并可被用于对存储器单元140中的一个块进行寻址。
为了控制被用于置位和复位选择存储器单元140的时间分布图，列译码器122接收被称作QUENCH(抑制)和SET_SLOPE(设置_斜率)的信号。SET_SLOPE信号建立被用于置位特定存储器单元的电流/温度分布图中的斜率。用这样的方式，当SET_SLOPE信号在写置位周期期间被置有效(例如，被驱动为高)的时候，则列译码器122在置位脉冲上给予一个下降沿，如下文进一步所述。相反地，当置位SLOPE信号在写复位周期期间被置无效(例如，被驱动为低)时，则列译码器122不添加这一下降沿。
QUENCH信号被用于控制置位或者复位脉冲结束的时刻。用这样的方式，响应于QUENCH信号被置有效(例如，被驱动为高)，列译码器122结束当前复位/置位脉冲。相反地，响应于QUENCH信号被置无效，列译码器122允许电流复位或者置位脉冲(如果发生的话)继续。因此，QUENCH信号可被用于终止在写置位周期期间由SET_SLOPE信号建立的斜率。
由行124和列122译码器接收到的地址信号可以被以各种不同的方式使用，来选择存储器单元140。作为至少一个可能的实施例的范例，图5描述了一个真值表110，其举例说明了响应于地址译码信号A0、A1、WB0和WB1的各种状态，对行选择信号X0、X1、X2和X3的选择。如图所示，当所有地址信号被驱动为低(由“L”状态标明)时，则行译码器120仅仅驱动X3行选择信号，以选择一条对应的行线132。可以通过A0和A1信号的组合选择其他单独的行线132，如真值表110的行1-4所示。对于由A0和A1信号作出的这些选择，应注意的是，WB0和WB1信号被驱动为低。真值表110的行5和6描述了当WB0信号被驱动为高而WB1信号被驱动为低的时候的可能的组合。如图所示，对于这些状态，两条行线132被选择，并且被选择的两条特定行线取决于A1信号的状态。当WB0和WB1信号都被驱动为高的时候，则所有行线132都被选择，如真值表110中行7所示。其他的组合可被用于选择行132。
图6描述了列译码器122的多种可能实施例中的一种。用这样的方式，在本发明的一些实施例中，列译码器122包括驱动电路150(例如，驱动电路150a，150b，150c和150d)，每个驱动电路均与一条不同的列线130相关联。为了从特定驱动电路150相关联的列线130的一个或多个单元140中选择和读/写数据，激活特定驱动电路150以响应于由译码电路180提供的信号。更具体来讲，译码电路180接收列地址信号A2、A3、WB2和WB3，并提供被称作DECY0、DECY1、DECY2和DECY3的译码信号，该译码信号分别被用于激活译码电路150a、150b、150c和150d。例如，响应于译码电路180置有效DECY0信号，驱动电路150a被激活。
在本发明的一些实施例中，驱动电路150可以具有图6中图示的用于驱动电路150a的电路。具体来讲，驱动电路150可以包括P沟道金属氧化物半导体场效应晶体管(PMOSFET)154，其源极端子与正电压源(称作VCC)耦合，其漏极端子与PMOSFET158的源极端子耦合。依次，PMOSFET158的漏极端子与列线130耦合，该列线130与驱动电路150相关联。
PMOSFET154的栅极端子从译码电路180接收对应的译码信号(DECY0，DECY1，DECY2或者DECY3)。例如，对于驱动电路150a，PMOSFET154的栅极端子接收DECY0信号。当这一信号被置有效(例如，被驱动为高)时，PMOSFET154的漏-源路径导通由PMOSFET158在写入周期建立的电流。用这样的方式，PMOSFET158的栅极端子接收电流检测信号(称作S2)，该电流检测信号建立经由PMOSFET154的漏-源路径、PMOSFET158的漏-源路径的电流以及流入相关联的列线130的电流。因此，PMOSFET154和158的漏-源路径经是与列线130串联耦合在一起。
如下文所述，根据沿特定列线130选择的存储器单元的数目，列译码器122调节S2信号的数值，以便每一被激活的驱动电路150在正在写每一被选择列线130的两个存储器单元140的时候，向其关联的列线130提供比正在写每一被选择列线130的一个存储器单元140的时候更多的电流。此外，响应于选择每一列线130四个存储器单元140，列译码器122调节S2信号的数值，以便比正在写每一被选择列线130的一个存储器单元的时候更多的电流被施加于被选择的列线130。
对于读周期，驱动电路150包括PMOSFET156。PMOSFET156的源极端子与PMOSFET154的漏极端子耦合，PMOSFET156的漏极端子与列线130耦合，该列线130与驱动电路150相关联。PMOSFET156的栅极端子接收称作S1的电流检测信号。用这样的方式，类似于信号S2，列译码器122调节信号S1的数值，以调节在读操作期间流过相关联的列线130的电流电平，因为PMOSFET156的漏-源极路径与列线130中的PMOSFET154的漏-源路径串联耦合。
尽管在图6中描述了对于驱动电路150a的详细示意图的范例，但是在本发明的一些实施例中，其他驱动电路150b、150c和150d可以具有类似的设计。在本发明的其他实施例中，其他的设计对于驱动电路150也是可行的。
为了产生和控制S2信号，在本发明的一些实施例中，列译码器122包括下列电路。这一电路包括PMOSFET186，其栅极端子接地。PMOSFET186的源极端子与正电源电压(称作VCC)耦合，PMOSFET186的漏极端子与PMOSFET184的源极端子耦合。PMOSFET184的栅极和漏极端子被耦合在一起，以便提供信号S2。这些终端还与电阻器188的一个端子耦合。电阻器188的另一个端子与N沟道MOSFET(NMOSFET)194的漏极端子耦合，N沟道MOSFET194的源极端子接地。NMOSFET194的栅极端子接收称作W4的信号。
因此，由于这一结构，当W4信号被置有效的时候，NMOSFET194传导由电阻器188的电阻值所确定的、流过PMOSFET184和186的电流。这一电流依次建立了信号S2的电平，该S2信号依次建立流过被选择列线130的电流。
电阻器188和NMOSFET194是斜率电路(slope civcuit)200的一部分。用这样的方式，在本发明的一些实施例中，列译码器122包括三个这样的斜率电路200a、200b和200c。由电阻器188的值和在NMOSFET194的栅极端子接收的信号确立斜率电路之间的差值。用这样的方式，斜率电路200b接收称作W2的信号，斜率电路200c接收称作W1的信号。当对每一被选择的列线130仅仅写入一个存储器单元140的时候，仅仅置有效该W1信号，因而，斜率电路200c被用于经由列线130设置电流。然而，如果对每一被选择列线130写入两个存储器单元140，则W1和W2信号两者都被置有效(例如，被驱动为高)，以便使流动电流的电平是经由选择列线130写入每一列线130的一个存储器单元140的时候的两倍。如果每一列写入四个存储器单元140，则W1、W2和W4信号全部被置有效(例如，被驱动为高)，以便使附加电流流过被选择的列线130。每一斜率电路200中的电阻器188的电阻值具有适当的值，以便实现在斜率电路200之间的电流所需要的二进制加权。
为了建立置位脉冲的下降沿，在本发明的一些实施例中，每一斜率电路200包括MOSFET190和电容器192。用这样的方式，MOSFET190的栅极端子接收SET_SLOPE信号，并且MOSFET190的源极端子接地。MOSFET190的漏极端子与电容器192的一个端子耦合，电容器192的另一个端子与MOSFET194的漏极端子耦合。
由于这一结构，当执行写置位周期的时候，SET_SLOPE信号被置有效，以便使电容器192的两个端子都接地。因此，当MOSFET194被去激活的时候，电容器192引入一个时间常数，以便产生置位脉冲的下降沿。可以经由置有效QUENCH信号来控制置位脉冲的结束。
返回来参看图4，在存储器器件33的其他特征之中，存储器器件33可以包括控制电路400，用于产生信号来控制存储器器件33中的如读周期、写预置周期和写复位周期之类的周期。控制电路400从存储器总线36(经由输入线401)接收指示涉及存储器器件33的潜在地址和命令的信号。采用这种方式，控制电路300可以译码一个突发写操作，并且产生适当的信号来控制在存储器器件33的目标存储器单元140中的与突发写操作相关联的数据的存储。存储器器件33还可以包括附加电路，举例来说，例如数据缓冲器402，用于临时地存储流入和流出存储器器件33的数据并且经由数据通信线405把数据传递至存储器总线36。存储器器件33还可以包括地址缓冲器408，其经由通信线路407与存储器总线通信。地址缓冲器408共享与存储器操作相关联的地址，以及对该地址译码，并且在一定程度上可以(在通信线路410上)产生地址信号，该地址信号被提供给行124和列122译码器。
向回参看图2，在本发明的一些实施例中，计算机系统30可以包括除存储器控制器集线器34和存储器32以外的其他组件。特别是，在本发明的一些实施例中，计算机系统30可以包括与系统总线40耦合的处理器42(例如，一个或多个微处理器或者控制器)。系统总线40依次和加速图形端口(AGP)总线44一起与存储器控制器集线器34耦合。AGP在1996年7月31日、由加利福尼亚州Santa Clara的英特尔公司(Intel Corporation of Santa Clara，California)公布的Accelerated Graphics Port Interface Specification，Revision1.0(加速图形端口接口说明修订版1.0)中进行了详细说明。
计算机系统30还可以包括显示器控制器46，其与AGP总线44耦合，并且产生信号来驱动显示器48。存储器控制器集线器34还与输入/输出(I/O)集线器52(经由集线器接口50)耦合。I/O集线器52可以例如提供到外设部件互连(PCI)总线54和扩展总线62的接口。PCI规范可从俄勒冈州波特兰外设部件互连专业组97214(PCI SpecialInterest Group，Portland，Oregon 97214)中获得。PCI总线54可以与网络接口卡(NIC)56耦合，I/O控制器64可以从鼠标66那里接收输入，并且I/O控制器64可以从鼠标66和键盘68那里接收输入，以及控制软盘驱动器70的操作。I/O集线器52还可以控制CD-ROM驱动器58的操作，以及控制硬盘驱动器60的操作。
在本发明的一些实施例中，存储器控制器集线器34可以包括存储器控制器35。用这样的方式，存储器控制器35充当存储器总线36和PCI54、系统40及AGP44总线之间的接口。存储器控制器35产生信号来指示一个特定写或者读操作相关联的控制信号、地址信号和数据信号，该特定写或者读操作用于确定作为目标的相变材料存储器32的单元。
参见图7，在本发明的一些实施例中，存储器控制器35包括一个用于(经由地址线302)接收指示用于关联的写或者读请求的地址的地址信号的地址缓冲器300，一个用于(经由数据线306)接收表示待写入存储器32/待从存储器32中读出的数据的信号的数据缓冲器304，以及一个用于(经由控制线312)接收表示将使用存储器执行的操作的信号的总线控制电路310。尽管存储器控制器35可以使用存储器32执行写入和读操作两者，但是在下面将讨论块写操作。
存储器控制器35包括地址多路转换器316，其从地址缓冲器300那里接收指示地址的信号，该地址缓冲器300把要对其执行写操作的存储器32的下一区域作为目标。存储器控制器35还包括存储缓冲器320，其(从数据缓冲器那里)接收与随后要对存储器32执行的写操作相关联的数据。存储器控制器35的控制电路305经由其控制线308协调存储器控制器35的操作。
应注意的是，地址多路转换器316在其输出线350上提供指示用于特定写操作的地址的信号，并且存储缓冲器320在其输出线352上产生指示将在特定写操作中要写入存储器32的数据的信号。
存储器控制器35响应于写请求来对存储器32执行写操作。用于特定块写操作的写请求可以被存储器控制器35接收，或者替换地，可以由存储器控制器35本身产生。用这样的方式，存储器控制器35可以把不连接的写操作排成队列，直到存储器控制器35收集到目标为存储器32的相连区域的数据为止。用这样的方式，当写数据块被累积的时候，存储器控制器35已经有效地启动它自己的写请求。
使用上述硬件，存在多种方式执行技术100。例如，在本发明的一些实施例中，每一存储器器件33可以以在存储器器件33外部透明的方式执行技术100。用这样的方式，存储器器件33的存储器单元140可以作为写操作的目标，举例来说，例如突发写入操作的目标。响应于(经由存储器总线36)接收写命令，存储器器件33经由块写预置周期来预置目标存储器单元140，并且经由写复位周期随后有选择地复位目标存储器单元140。
在另一变型中，存储器单元140的块的预置可以通过由处理器42执行软件指令来实现。用这样的方式，为了把一个数据块写入存储器42中的目标区域，处理器42可以产生一个写要求，该写要求被传送到存储器控制器35。其后，为了把待存储在目标区域中的数据写入，处理器42产生一个写要求，该写要求被传送到存储器控制器35。用这样的方式，在本发明的一些实施例中，写操作中涉及的存储器器件33可以把与“1”比特相关联的存储器单元140掩蔽掉，以不在这一随后写操作中被写入。
在又一个变型中，存储器控制器35可以通过如下方式来执行技术100，所述方式是：响应于一个写请求，首先存储器总线36上生成信号，以便发起对存储器32的写操作，把“1”比特的块写入到存储器42目标区域。接下来，存储器控制器35在存储器总线36上产生信号，以便发起对存储器32的存储操作，把待存储到目标区域中的数据写入。用这样的方式，写操作中涉及的存储器器件33可以把与“1”比特相关联的存储器单元140掩蔽掉，以便不被写入。
存储器控制器35根据技术100，在存储器32中发起预置和置位写入周期。用这样的方式，为了把一数据块写到存储器32的目标区域，存储器控制器35首先把一数据块写到目标区域。接下来，存储器控制器35可以掩蔽与所有数据相关联的字节，并且生成适当的写请求，以便把该数据块存入目标区域。也可以由每一存储器器件33对所述为1的比特执行掩蔽。
其他的结构也是可行的。举例来说，相变材料存储器32和相关联的用于控制存储器32的操作的电路可以被用在除计算机系统30以外的系统中。举例来说，上述电路可以被用于蜂窝电话、个人助理或者其他装置中，这里仅仅作为几个范例。
在本发明的一些实施例中，写复位周期是使用最佳电流执行的，该最佳电流是用于对硫族化物目标进行淀积的硫族化物目标、孔径尺寸和高度的函数。例如，如果以低于0.2μm×0.2μm的小孔径尺寸使用DVD类型的目标，则复位所要求的电流可能大约为3毫安。例如，在本发明的一些实施例中，以低于2毫微秒的陡上升沿、10毫微秒的宽度以及低于2毫微秒的快速下降沿施加复位脉冲。
在本发明的一些实施例中，写置位周期使用了大约2毫安的、具有陡上升和下降沿的电流，例如3毫安电流(类似于复位电流)，低于2毫微秒的陡上升沿，以及250毫微秒(nsec)和优选的2微秒(μs)之间的缓下降沿，以便确保对于可能发生的各种材料缺陷的最佳写入。
如果置位脉冲上的缓下降沿被用于置位器件(设置斜率方法)，则用于置位的电流可能等于用于复位的电流。然而，少10％并且可能甚至少30％的用于置位的峰值电流，对于置位来讲效果同样很好，甚至是在该复位电流为可工作的最小值的情况下也是这样。优选的是，复位是被设置在最小复位电流加上至少30％处。通常复位电平至少是超过置位所需要电平的30％。因此，如果置位峰值电流等于复位或者少30％，则将维护良好的容限。优选的是，本设计是使用等于峰值复位电流的峰值置位电流来完成的。复位高度大约为3毫安，并且至少比通常的最小值大30％，宽度是10毫微秒，并具有适度陡峭的上升沿，比方说2-5毫微秒，并且具有远小于10毫微秒并且优选的是小于5毫微秒的下降沿。置位优选的是具有类似于复位的上升沿，峰值电流优选的是等于但是至少在复位的30％内，并具有比使用等于复位电流的置位电流进行写入所要求的斜率大三倍的下降沿，优选的是对于良好的容限来讲是1微秒。
其他实施例也在以下权利要求书的范围之内。例如，此处所述的技术不仅可用于高速的块的突发，而且可用于预置一组字、行或者任何子块。此外，此处所述的技术优选的是可以延伸至顺序的突发组(其也可能适用于小于一个块)。当顺序突发被可预测地载入存储器中块或者子块中的时候，待写入的下一块或者子块能够在正在载入数据的当前突发的同时被预置。例如在照相机中，对于一个视频序列，当视频帧正被顺序地载入块1-60的时候，块1能够被预置到置位状态，并且数据的突发被载入块1。在块1被载入的同时，块2能够被预置到置位状态，以便在块1完成的时候它已经准备好被载入。然后，在载入块2的同时，块3能够被预置。在载入块N期间预置块N+1能够由本领域中的技术人员延伸为包含：在适当的时间并且为了适当的应用——减少过早覆盖存储器的一部分的风险，一次并行预置一个以上的块。通过预先执行预置，大得多的带宽也可以被实现，这是因为存储器在载入之前的预置期间无须停顿。如果已经完成了预置，能够以每一位(或每几位)的高复位写时间连续地载入，避免了预置的“间歇期”。进一步来讲，通过与载入并行地进行预置，可以在每一周期同时预置更少的位，减少了电流脉冲的数值以及去耦合瞬变的需要。这一在载入这一块的同时预置下一块的技术可以自动的进行，或者在用户显式命令控制下进行，可以由用户控制的判定被输入到存储器。
尽管相对于有限的实施例已经公开了本发明，但是已经获益于本公开内容的本领域中的技术人员应当理解的是可以从中得出许多的修改方案和变型。意图在于，所附权利要求书覆盖了属于本发明的真实精神和范围的所有这样的修改方案和变型。

Claims (40)

1.一种方法，包括：
响应于把数据写到相变存储器器件的存储器单元的请求，把存储器单元设置为在存储器单元之间是共享的状态；并且
响应于该请求，把该数据写到存储器单元。
2.如权利要求1所述的方法，其中，所述设置包括：
预置存储器单元。
3.如权利要求1所述的方法，其中，所述写包括：
有选择地复位存储器单元。
4.如权利要求1所述的方法，其中，所述写包括：
写入对应于数据位的单元，这些单元与不同于第一状态的另一状态相关联。
5.如权利要求1所述的方法，其中，所述设置包括：
执行一个块写周期。
6.如权利要求1所述的方法，其中，所述写包括：
掩蔽对应于数据位的单元，这些单元与在写入过程中的第一状态相同的状态相关联。
7.如权利要求1所述的方法，其中，所述写是在所述设置之后执行的。
8.如权利要求1所述的方法，其中，所述共享状态包括预置状态。
9.如权利要求1所述的方法，其中，所述设置包括：
把每一存储器单元设置为晶态。
10.如权利要求1所述的方法，其中，所述写包括：
有选择地把一定的存储器单元设置为非晶态。
11.一种存储器控制器，包括：
第一电路，用于接收与把数据写到相变存储器器件中的一组至少一个存储器单元的请求相关联的数据；以及
第二电路，用于：
响应于所述请求，把所述组中的每一存储器单元设置为在所述组的所述至少一个存储器单元之间是共享的状态，并且
响应于所述请求，对所述相变存储器器件执行写操作，以便使所述至少一个存储器单元指示该数据。
12.如权利要求11所述的存储器控制器，其中，第二电路响应于一个请求，预置该组中的每一存储器单元。
13.如权利要求11所述的存储器控制器，其中，第二电路响应于该数据，通过有选择地复位该组中一定的存储器单元来执行写操作。
14.如权利要求11所述的存储器控制器，其中，第二电路通过写入对应于数据位的单元来执行写操作，所述数据位与不同于所述第一状态的另一状态相关联。
15.如权利要求11所述的存储器控制器，其中，第二电路执行一个块写操作，以便使所述至少一个存储器单元指示所述数据。
16.如权利要求15所述的存储器控制器，其中，第二电路掩蔽对应于数据位的单元，这些单元与在块写操作过程中的第一状态相同的状态相关联。
17.如权利要求11所述的存储器控制器，其中，第二电路响应于所述请求执行一个块写操作，以便把该组中的每一存储器单元设置为共享状态。
18.如权利权利要求11所述的存储器控制器，其中，所述共享状态包括预置状态。
19.如权利权利要求11所述的存储器控制器，其中，所述状态包括晶态。
20.如权利权利要求11所述的存储器控制器，其中，第二电路通过有选择地把该组中一定的存储器单元设置为非晶态来执行写操作。
21.一种计算机系统，包括：
相变存储器；以及
存储器控制器，用于：
接收与把数据写到所述相变存储器器件中的一组至少一个存储器单元的请求相关联的数据，
响应于所述请求，把所述组中的每一存储器单元设置为在所述组中的所述至少一个存储器单元之间是共享的状态，以及
响应于所述请求，对所述相变存储器器件执行写操作，以便使所述至少一个存储器单元指示该数据。
22.如权利要求21所述的计算机系统，其中，所述存储器控制器预置该组中的每一存储器单元，以便把该组中的每一存储器单元设置为共享状态。
23.如权利要求21所述的计算机系统，其中，所述存储器控制器响应于该数据，通过有选择地复位该组中的存储器单元来执行写操作。
24.如权利要求21所述的计算机系统，其中，所述存储器控制器通过写入对应于数据位的单元来执行写操作，这些单元与不同于第一状态的另一状态相关联。
25.如权利要求21所述的计算机系统，其中，所述存储器控制器通过写入存储器单元块来执行写操作。
26.如权利要求25所述的计算机系统，其中，所述存储器控制器掩蔽对应于数据位的单元，这些单元与在块写操作时的第一状态相同的状态相关联。
27.如权利要求21所述的计算机系统，其中，所述存储器控制器通过执行块写操作，把该组中的每一存储器单元设置为共享状态。
28.如权利要求21所述的计算机系统，其中，所述共享状态包括预置状态。
29.如权利要求21所述的计算机系统，其中，所述存储器控制器通过把每一存储器单元设置为晶态来把该组中的每一存储器单元设置为共享状态。
30.如权利要求21所述的计算机系统，其中，所述存储器控制器通过有选择地把该组中一定的存储器单元设置为非晶态，来对相变存储器器件执行写操作。
31.一种存储器器件，包括：
基于相变材料的存储器单元的阵列；
第一电路，用于接收与把数据写到一组存储器单元的请求相关联的数据；以及
第二电路，用于：
响应于所述请求，把所述组中的每一存储器单元设置为在所述组的存储器单元之间是共享的状态，并且
响应于所述请求，把数据写到所述相变存储器器件。
32.如权利要求31所述的存储器器件，其中，第二电路响应于该请求，预置该组中的每一存储器单元。
33.如权利要求31所述的存储器器件，其中，第二电路响应于该请求，有选择地复位该组中一定的存储器单元。
34.如权利要求31所述的存储器器件，其中，第二电路写入对应于数据位的单元，这些单元与不同于第一状态的另一状态相关联。
35.如权利要求31所述的存储器器件，其中，所述共享状态包括预置状态。
36.一种计算机系统，包括：
存储器控制器，用于提供指示写操作的信号；以及
相变存储器，用于：
响应于所述信号，把作为写操作目标的一组单元中的每一存储器单元设置为在该组存储器单元之间是共享的状态，并且
执行至少一个写周期，以便使该组中的存储器单元指示所述数据。
37.如权利要求36所述的计算机系统，其中，所述存储器预置该组中的每一存储器单元，以便把该组中的每一存储器单元设置为共享状态。
38.如权利要求36所述的计算机系统，其中，所述存储器在所述至少一个写周期中有选择地复位存储器单元。
39.如权利要求36所述的计算机系统，其中，所述存储器执行写入对应于数据位的组的单元，这些单元与不同于第一状态的另一状态相关联。
40.如权利要求36所述的计算机系统，其中，所述共享状态包括预置状态。
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