CN1610964A - 用于制造具有包括用快速扩散形成的掺杂柱体的电压维持区的高压功率mosfet的方法 - Google Patents

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Abstract

一种制造具有电压维持区的高压功率MOSFET的方法，电压维持区包括通过快速扩散形成的掺杂柱体(410)。半导体器件具有衬底(402)、外延层(401)和形成在外延层(401)中的电压维持区，电压维持区包括沿已填充沟槽的至少外部侧壁形成的柱体(410)，柱体(410)包括第一、第二和第三扩散区，第一扩散区具有比第二扩散区的结深度深的结深度，第三扩散区从外延层表面延伸以贯穿第一和第二扩散区之一。

Description

用于制造具有包括用快速扩散形成的 掺杂柱体的电压维持区的高压功率MOSFET的方法
相关申请
本申请与2001年10月4日在美国专利商标局申请的标题为“用于制造具有浮岛电压维持层的功率半导体器件的方法”的共同未决美国专利申请09/970,972相关。
技术领域
本发明一般涉及半导体器件，更具体涉及功率MOSFET器件。
背景技术
功率MOSFET器件应用于例如汽车电系统、电力供应和电力管理应用的应用中。这种器件在截止态应维持高电压而在导通态具有低电压降和高电流。
图1示出了用于N沟道功率MOSFET的典型结构。形成在N+硅衬底2上方的N-外延硅层1含有p-体区5a和6a、以及用于器件中的两个MOSFET单元的N+有源区7和8。p-体区5和6还可以包括深p-体区5b和6b。源-体电极12横向延伸在外延层1的一定表面部分以接触源区和体区。通过延伸到图1中的上部半导体表面的部分N-外延层1形成用于两个单元的N-型漏区。在N+衬底2的底部设置漏电极。典型地由多晶硅构成的绝缘栅电极18主要位于器件的体区和部分漏区上方，并用电介质(常常是二氧化硅)的薄层与体区和漏区分隔开。当相对于源和体电极对栅极施加适当的正电压时，在体区表面处的源区和漏区之间形成沟道。
主要用外延层1中的漂移带电阻(drift zone resistance)测定图1所示的常规MOSFET的开态电阻。通过外延层1的掺杂和层厚度依次测定漂移带电阻。然而，为了增加器件的击穿电压，必须降低外延层1的掺杂浓度而增加层厚度。图2中的曲线20示出了每单位面积的开态电阻随用于常规MOSFET的击穿电压而变化的函数关系。另人遗憾地是，如曲线20所示，器件的开态电阻随其击穿电压的增加而迅速增加。当以较高的电压、尤其在大于几百伏的电压下操作MOSFET时，电阻的这种迅速增加呈现出了问题。
图3示出了设计成以较高电压操作并具有降低的开态电阻的MOSFET。在1998年的IEDM的年报中第683页的论文No.26.2公开了这种MOSFET。这种MOSFET除其含有从体区5和6下方延伸到器件的漂移区的p-型掺杂区40和42以外，其类似于图1中所示的常规MOSFET。p-型掺杂区40和42限定用n-型掺杂柱体(column)隔开的漂移区中的柱体，n-型掺杂柱体用邻近p-型掺杂区40和42的部分外延层1限定。如在常规MOSFET中，相反掺杂类型的可替换柱体使反相电压不仅在纵向方向上增大，而且还在横向方向上增大。结果，通过外延层1的降低了的厚度和漂移带中增加的掺杂浓度，这种器件能得到与常规器件中相同的反相电压。图2中的曲线25示出了每单位面积的开态电阻随图3所示的MOSFET的击穿电压而变化的函数关系。明显地，以较高的操作电压，基本随线性增加击穿电压，相对于图1所示的器件，充分降低了这种器件的开态电阻。
图3所示的器件的改进操作特性基于晶体管的漂移区中的电荷补偿。也就是，充分增加了漂移区中的掺杂，例如，按数量级以上的顺序，以及通过增加相反掺杂类型的柱体来平衡附加电荷。从而晶体管的闭锁电压保持不变。当器件处于导通状态时，电荷补偿柱体无助于电流传导。晶体管的这些理想特性严重取决于电荷补偿的程度，电荷补偿是在相反掺杂类型的相邻柱体之间得到的。可惜地是，柱体的掺杂剂梯度中的不均匀很难避免在它们的制造期间产生控制工艺参数的局限性的后果。例如，沿柱体与衬底之间的界面和柱体与p-体区之间的界面横向扩散将使靠近那些界面的柱体的部分的掺杂剂浓度改变。
用包括多次外延淀积步骤、并且每次步骤之后引入适当的掺杂剂的处理顺序制造图3所示的结构。不利地是，执行外延淀积步骤很昂贵，从而生产这种结构也很昂贵。在共同未决美国专利申请09/970,972中示出了用于制造这些器件的另一种技术，其中连续刻蚀沟槽到不同的深度。在每次刻蚀步骤之后注入掺杂剂材料并且通过沟槽底部扩散以形成一系列的掺杂区(所谓的“浮岛”)，这些掺杂区共同地起如图3所见的p型掺杂区40和42一样的作用。然而，使用浮岛技术的器件的开态电阻并不与使用连续柱体的同样的器件一样低。
因此，希望提供一种制造图3所示的MOSFET结构的方法，该方法要求淀积步骤的数目最低，使得能廉价地生产，而且还允许充分控制工艺参数，使得在器件漂移区中的相反掺杂类型的相邻柱体中能得到高程度的电荷补偿。
发明内容
本发明提供一种高压半导体器件及其形成方法。该方法按下列步骤进行：
A.提供第一或第二导电类型的衬底；
B.在衬底上形成电压维持区，按如下步骤：
1.在衬底上淀积外延层，外延层具有第一导电类型；
2.在外延层中至少形成一个沟槽；
3.沿沟槽的内壁淀积阻挡材料；
4.通过阻挡材料把第二导电类型的掺杂剂注入接近和低于沟槽底部的一部分外延层中；
5.扩散掺杂剂以在外延层中形成第一掺杂层；
6.至少从沟槽的底部除去阻挡材料；
7.刻蚀沟槽穿通第一掺杂层到更大的深度并且重复步骤(B.3)-(B.5)以垂直地在第一掺杂层下面形成第二掺杂层；
8.从沟槽表面除去阻挡材料
9.沿沟槽的内壁淀积扩散促进材料，在淀积的材料中的注入掺杂剂具有比电压维持层的外延层中高的扩散系数；
10.使掺杂剂扩散进扩散促进材料，使得掺杂剂扩散进第一和第二掺杂层之间的沟槽的侧壁；
11.在沟槽中淀积填充材料以基本填充沟槽；以及
C.在电压维持区上方形成接触电压维持区的第二导电类型的至少一个区。
根据本发明的一个方案，该方法还包括：在栅极电介质区上方形成栅极导体；在外延层中形成至少一个体区以形成其之间的漂移区，体区具有第二导电类型；以及在至少一个体区内形成第一导电类型的至少一个源区。
根据本发明的另一个方案，阻挡材料是氧化物材料。
根据本发明的另一个方案，氧化物材料是二氧化硅。
根据本发明的另一个方案，填充沟槽的材料是电介质材料，例如二氧化硅、氮化硅或高电阻率的多晶硅。
附图说明
图1示出了常规功率MOSFET结构的截面图；
图2示出了每单位面积的开态电阻随常规功率MOSFET的击穿电压变化的函数关系；
图3示出了包括电压维持区的MOSFET结构，该电压维持区具有位于体区下方的p-型掺杂剂的柱体，该MOSFET结构被设计成在相同的电压下用比图1所描述的结构低的每单位面积的开态电阻操作；
图4示出了包括按照本发明构造的电压维持区的MOSFET结构；
图5(a)-5(g)示出了可以用于制造按照本发明构造的电压维持区的一序列的示例处理步骤。
具体实施方式
按照本发明，如下可以一般介绍在半导体功率器件的电压维持层中形成p-型柱体的方法。首先，在要形成器件的电压维持区的外延层中刻蚀至少一个沟槽。每个沟槽放在要设置柱体的中心处。通过把p-型掺杂剂材料注入到沟槽的底部形成第一掺杂区。所注入的材料扩散进紧紧邻近并低于沟槽底部设置的电压维持区的部分中。接着，刻蚀沟槽到更大的深度，使得通过再次注入和扩散p-型掺杂剂材料能形成第二掺杂区。重复上述处理直到形成理想数量的掺杂区。随后，通过促进所注入的掺杂剂材料快速扩散的材料而给沟槽作衬里。进行随后的扩散步骤，使得掺杂剂沿沟槽的侧壁扩散，使各种掺杂区相互连接，从而形成p-型柱体。最后，用不有害影响器件的电特性的材料填充沟槽。可以用于填充沟槽的示例材料包括高电阻率的多晶硅、例如二氧化硅的电介质或其它材料以及这些材料的混合物。
图4示出了包括按照本发明构造的功率半导体器件。形成在N+硅衬底402上方的N-型外延硅层401含有p-体区405以及用于器件中的两个MOSFET单元的N+源区407。如图所示，p-体区405a还可以包括深p-体区405b。源-体电极412横向延伸在外延层401的一定表面部分以接触源区和体区。通过延伸到上部半导体表面的部分N-外延层401形成用于两个单元的N-型漏区。在N+衬底402的底部设置漏电极。典型地由多晶硅层构成的绝缘栅电极418主要位于器件的漏区的体部分上方，并用电介质(典型为二氧化硅)的薄层与体区和漏区分隔开。当相对于源和体电极对栅极施加适当的正电压时，在体区表面处的源区和漏区之间形成沟道。在外延硅层401限定的器件的电压维持区中设置一系列p-掺杂柱体410。
按照图5(a)-5(g)所示例的下列示例步骤可以制造图4所示的功率半导体器件。
首先，按常规在N+掺杂衬底502上生长N-型掺杂外延层501。对于具有5-40欧姆-厘米的电阻率的400-800V器件来说，外延层501普遍为10-50微米厚。接着，通过用介电层覆盖外延层501表面形成介电掩模层，然后按常规曝光并构图以留下限定沟槽520位置的掩模部分。用反应离子蚀刻通过掩模开口干刻蚀出沟槽520到范围在5-15微米的初始深度。特别地，如果“x”是最初设想的浮岛的均匀间隔的水平行的数目，沟槽520应该首先刻蚀到外延层502厚度的大约1/(x+1)的深度，位于体区的底部和N+掺杂衬底的顶部之间。如果需要，可以使每个沟槽的侧壁变得光滑。首先，可以使用干化学刻蚀从沟槽侧壁除去一薄层氧化物(典型地大约为500-1000)以消除由反应离子蚀刻处理引起的损坏。接着，在沟槽520上方生长牺牲二氧化硅。用缓冲氧化物刻蚀(buffer oxide etch)或HF刻蚀除去牺牲层，以便尽可能使产生的沟槽侧壁光滑。
在图5(b)中，在沟槽520中生长一层二氧化硅524。二氧化硅层524的厚度应足以阻止注入的原子渗入接近和低于沟槽520侧壁的硅，而允许注入的原子渗入沟槽520底部的氧化物层524，使得它们能淀积到邻近并低于沟槽底部的硅上。接着，例如硼的掺杂剂528贯穿注入沟槽520底部的氧化物层。应选择掺杂剂的总剂量和注入能量，以便在进行随后的扩散和刻蚀步骤后在每个水平层处留在外延层501中的掺杂剂的总量满足所产生器件的击穿要求。随后，在图5(c)中，进行高温扩散步骤以使注入的掺杂剂528在纵向和横向上都扩散(drive-in)。
在图5(d)中，从沟槽520底部除去氧化物层524。可以从沟槽520的侧壁除去或不除去氧化物层524。然后沟槽520的深度增加大约等于外延层501的厚度的1/(x+1)的量，位于体区的底部和N+-掺杂衬底之间。在图5(e)(i)中，通过重复在沟槽侧壁上生长氧化物层、注入并扩散穿通沟槽底部的掺杂剂以及从沟槽底部除去氧化物层的步骤来制作第二掺杂区530。如所需一样多的次数重复该处理以形成“x”水平设置的掺杂区，其中选择“x”提供理想的击穿电压。例如，在图5(e)(i)中，示出了四个这样的掺杂区528、530、532和534。如图5(e)(i)所示，一旦形成最后的掺杂区，那么沟槽深度增加足够的量以刻蚀穿通最后的掺杂区。在本发明的一些实施例中，例如图5(e)(ii)所示，不刻蚀穿通最后的掺杂区536。
在图5(f)(i)中，从沟槽520表面除去氧化物层524，并用在其中掺杂剂比在形成外延层501的材料中更快速扩散的材料540作衬里。在随后的扩散步骤中，p-型掺杂剂从p-掺杂区528、530、532和534扩散进层540。在该扩散步骤期间，该掺杂剂还在材料540中以相对快速的速率沿沟槽520的侧壁扩散。以这种方式，通过沿沟槽520侧壁的掺杂剂使掺杂区528、530、532和534相互连接。因此，不需要多次外延淀积步骤有利地形成电荷的连续连接的柱体。在快速扩散步骤之后，促进快速扩散的材料540可以除去(例如，用刻蚀)、转换成另一种类型(例如，用氧化)或留在沟槽内(例如，如果材料是电介质的话)。图5(f)(ii)示出了在显示掺杂区536的图5(e)(ii)中描绘的结构上进行淀积和快速扩散步骤的本发明的一个实施例。
在本发明一些实施例中，促进快速扩散的材料540可以是多晶硅，在用于一般使用例如硼和磷的掺杂剂的连接中尤其有优势。多晶硅还具有优势，是因为其可以从沟槽520的侧壁刻蚀或用热氧化技术转化成二氧化硅。可选择地，如果使用镓作为形成掺杂区528、530、532和534的掺杂剂，那么材料540可以是二氧化硅，这是因为镓在二氧化硅中比在硅中更快速地扩散。
在快速扩散步骤和任何随后的处理步骤之后，用不有害影响器件特性的材料550填充沟槽520。示例的材料包括、但不局限于热生长的二氧化硅，淀积的电介质(例如二氧化硅、氮化硅、高电阻率多晶硅)，或这些或其它材料的热生长或淀积层的结合物。最后，如图5(g)所示，平面化结构的表面。
产生图5(g)中描绘的结构的上述顺序的处理步骤提供了电压维持层，其上能制造任何大量不同的功率半导体器件。如前面所述，这样的功率半导体器件包括垂直DMOS、V-凹槽DMOS以及沟槽DMOS MOSFET、IGBT和其它的MOS栅极器件。例如，图4示出了MOSFET的一个例子，该MOSFET包括按照本发明原理构造的电压维持层。应该注意，尽管图5示出了用于形成单个p-型柱体的单个沟槽，本发明包括具有形成任意数量p-型柱体的单个或多个沟槽的电压维持区。
一旦如图5所示形成具有p-型单个柱体或多个柱体的电压维持区，那么能以如下方式完成图4所示的MOSFET。首先生长一厚场氧化物层。在用常规光掩模和刻蚀工艺限定有源区之后生长栅极氧化物。接着，淀积、掺杂并氧化一层多晶硅。然后遮掩多晶硅层以形成栅极区。用常规遮掩、注入和扩散步骤形成p+掺杂深体区405b。例如，用从大约1×1014至5×1015/cm2的剂量以20至200KeV硼离子注入p+-掺杂深体区。以类似的形式形成浅体区405a，但自对准到栅极。用于该区的注入剂量将为20至100KeV能量下的1×1013至5×1014/cm2。
接着，使用光致抗蚀剂掩模工艺形成限定源区407的已构图掩模层。然后用自对准到栅极的注入步骤和扩散步骤形成源区407。例如，可以用以20至100KeV的砷注入源区到典型地为2×1015至1.2×1016/cm2范围内的浓度。在注入后，使砷扩散到大约0.5至2.O微米的深度。具有稍微较深的p+掺杂深体区(如果展现)的体区的深度典型地范围为大约1-3微米。最后，以常规方式除去掩模层。以常规方式，通过淀积和回流BPSG层并且刻蚀该层和下面的氧化物层以在前表面上形成接触开孔，来完成DMOS晶体管。还淀积和遮掩金属化层以限定源-体和栅电极。而且，使用衬垫掩模限定衬垫接触。最后，在衬底的底部表面上形成漏接触层。
应当注意，虽然公开了用于制造功率MOSFET的具体处理顺序，但可以使用保持在本发明范围内的其它处理顺序。例如，在限定栅极区之前可以形成深p+掺杂体区。还能够在形成沟槽之前形成深p+掺杂体区。在某些DMOS结构中，P+掺杂深体区可以比P-掺杂体区浅，或在某些情况下，甚至可以不存在P+掺杂体区。
尽管这里具体示例并介绍了各种实施例，但应意识到，在不背离本发明的精神和计划范围的情况下，本发明的修改和变化能用上述讲解覆盖并在附加权利要求范围内。例如，可以提供与这里介绍的各种半导体区的导电类型相反的依照本发明的功率半导体器件。此外，虽然这里使用DMOS晶体管示例需要制造按照本发明的器件的示范性步骤，但还可以遵循这些讲解制造其它的DMOS FET和其它的功率半导体器件，例如二极管、双极型晶体管、功率JFET、IGBT、MCT以及其它的MOS栅极功率器件。

Claims (22)

1、一种形成高压半导体器件的方法，包括如下步骤：
A.提供第一或第二导电类型的衬底；
B.在所述衬底上形成电压维持区，按如下步骤：
1.在衬底上淀积外延层，外延层具有第一导电类型；
2.在所述外延层中至少形成一个沟槽；
3.沿所述沟槽的内壁淀积阻挡材料；
4.通过阻挡材料把第二导电类型的掺杂剂注入接近和低于所述沟槽底部的一部分外延层中；
5.扩散所述掺杂剂以在所述外延层中形成第一掺杂层；
6.至少从沟槽的底部除去阻挡材料；
7.刻蚀沟槽穿通第一掺杂层到更大的深度并且重复步骤(B.3)-(B.5)以垂直地在所述第一掺杂层下面形成第二掺杂层；
8.从沟槽表面除去阻挡材料；
9.沿沟槽的内壁淀积扩散促进材料，在淀积的材料中的所述注入掺杂剂具有比电压维持层的外延层中高的扩散系数；
10.使所述掺杂剂扩散进扩散促进材料，使得所述掺杂剂扩散进所述第一和第二掺杂层之间的沟槽的侧壁；
11.在所述沟槽中淀积填充材料以基本填充沟槽；以及
C.在所述电压维持区上方形成接触所述电压维持区的所述第二导电类型的至少一个区。
2、根据权利要求1所述的方法，还包括刻蚀沟槽穿通所述第二掺杂层的步骤。
3、根据权利要求1所述的方法，其中，步骤(C)还包括如下步骤：
在栅极电介质区上方形成栅极导体；
在外延层中形成至少一个体区以限定其间的漂移区，所述体区具有第二导电类型；
在所述至少一个体区内形成第一导电类型的至少一个源区。
4、根据权利要求1所述的方法，其中，所述阻挡材料是氧化物材料。
5、根据权利要求4所述的方法，其中，所述氧化物材料是二氧化硅。
6、根据权利要求1所述的方法，其中，所述外延层具有给定的厚度并且还包括如下步骤：
D.刻蚀沟槽到基本等于所述给定厚度的1/(x+1)的额外量，其中x等于或大于2并且与要在电压维持区中形成的掺杂层的指定数目相一致；
E.重复步骤(B.3)-(B.6)以垂直地在所述第二掺杂层下面形成另一个掺杂层；和
F.重复步骤D-E直到形成指定数目的掺杂层；以及
G.刻蚀沟槽穿通所述掺杂层的第x层。
7、根据权利要求1所述的方法，其中，填充沟槽的所述材料是电介质材料。
8、根据权利要求7所述的方法，其中，所述电介质材料是二氧化硅。
9、根据权利要求7所述的方法，其中，所述电介质材料是氮化硅。
10、根据权利要求7所述的方法，其中，所述电介质材料是高电阻率的多晶硅。
11、根据权利要求1所述的方法，其中，所述注入掺杂剂是硼。
12、根据权利要求3所述的方法，其中，所述体区包括深体区。
13、根据权利要求1所述的方法，其中，通过设置限定至少一个沟槽的掩模层、并且刻蚀通过掩模层限定的沟槽，来形成所述沟槽。
14、根据权利要求3所述的方法，其中，通过注入和扩散掺杂剂到衬底形成所述体区。
15、根据权利要求1所述的方法，其中，从垂直DMOS、V-凹槽DMOS以及沟槽DMOS MOSFET、IGBT和双极型晶体管构成的组中选择所述功率半导体器件。
16、一种按照权利要求1所述的方法制造的高压半导体器件。
17、一种按照权利要求6所述的方法制造的高压半导体器件。
18、一种按照权利要求14所述的方法制造的高压半导体器件。
19、根据权利要求1所述的方法，其中，所述扩散促进材料是多晶硅。
20、根据权利要求1所述的方法，其中，第二导电类型的所述掺杂剂是镓并且所述扩散促进材料是二氧化硅。
21、一种高压半导体器件，具有第一或第二导电类型的衬底、在衬底上的所述第一导电类型的外延层以及形成在所述外延层中的电压维持区，所述电压维持区包括：
柱体，沿已填充沟槽的至少外部侧壁形成、具有第二导电类型，所述柱体包括至少一个第一扩散区和第二扩散区，所述至少一个第一扩散区由所述第二区相连并且所述第二区具有从沟槽侧壁测量并小于所述至少一个第一区的结深度的结深度；以及
第二导电类型的第三区，从外延层表面延伸以贯穿所述第二导电类型的第一和第二区中至少一个。
22、根据权利要求21所述的半导体器件，其中，所述柱体包括多个第一扩散区。
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