CN1610975A - 一种用于形成如图 5所示具有衬底(2 )、带有至少一个沟槽 ( 5 2 )的电压维持外延层 ( 1 )、以及邻接并环绕该沟槽的掺杂区（5a）的功率半导体器件的方法 - Google Patents

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Abstract

一种提供了用于形成功率半导体器件的方法，本方法首先提供第一导电类型的衬底，之后在衬底上形成电压维持区。通过在衬底上淀积第一导电类型的外延层并且在外延层中形成至少一个沟槽来形成电压维持区。至少一个具有第二导电类型的掺杂剂的掺杂柱位于外延层中，和沟槽的侧壁相邻。使用也用作掺杂源的蚀刻剂气体蚀刻沟槽，其中掺杂源用于形成掺杂柱。例如，如果需要比如硼的p型掺杂剂，可以将BCl3用作蚀刻剂气体。另外，如果需要比如磷的n型掺杂剂，可以将PH3用作蚀刻剂气体。将在气体中存在的掺杂剂完全加入至限定沟槽表面的硅中。将这个掺杂剂扩散来形成沟槽周围的掺杂柱。以比如二氧化硅，氮化硅，多晶硅，和这些材料的组合的绝缘材料填充沟槽。可以将扩散掺杂剂来形成掺杂柱之前或之后执行填充沟槽的步骤。最后，在电压维持区上形成至少一个第二导电类型的区以限定其间的结。

Description

一种用于形成如图5所示具有衬底(2)、带有至少一个沟槽(52)的 电压维持外延层(1)、以及邻接并环绕该沟槽的掺杂区(5a)的 功率半导体器件的方法
相关申请
本申请涉及于2001年10月4日在美国专利商标局提交的、题目为“用于制造具有浮岛电压维持层的功率半导体器件的方法”的、序列号为No.09/970,972的未授权美国专利申请。
本申请涉及于2001年11月31日在美国专利商标局提交的、题目为“用于制造具有包括由快速扩散形成的掺杂柱的电压维持区的高电压功率MOSFET的方法”的、序列号为No10/039,068的未授权美国专利申请。
本申请涉及于2001年11月31日在美国专利商标局提交的、题目为“具有包括由沟槽蚀刻和离子注入形成的掺杂柱的电压维持区的高电压MOSFET”的、序列号为No10/039,241的未授权美国专利申请。
本申请涉及于2001年11月31日在美国专利商标局提交的、题目为“具有包括由沟槽蚀刻和从相反掺杂的多晶硅区扩散形成的掺杂柱的电压维持区的高电压MOSFET”的、序列号为No10/039,241的未授权美国专利申请。
技术领域
本发明一般涉及半导体器件，特别涉及功率MOSFET器件。
背景技术
在诸如自动电气系统，电源，以及功率管理仪器的应用中，采用功率MOSFET器件。这种器件应该在截止态中维持高电压，同时在导通态下具有低电压降和高电流。
图1示出了N沟槽功率MOSFET的典型结构。在N+硅衬底2上形成的N-外延硅层1包括器件中的两个MOSFET的p-体区5a和6a，N+源区7和8。P-体区5和6也可以包括深p-体区5b和6b。源极-体区电极12延伸穿过外延层1的特定表面部分，接触源区和体区。由延伸到图1的半导体上表面的N-外延层1的部分形成两个单元的N型漏极。在N+衬底2的底部提供漏极电极。通常是多晶硅的绝缘栅极电极18主要位于器件的体区和漏极部分之上，和体区和漏极被通常是二氧化硅的绝缘物的薄层分开。当将相对于源极和体区电极合适的正向电压施加到栅极上时，在体区的表面在源和漏之间形成沟槽。
如图1所示的现有MOSFET的导通电阻大部分由外延层1中的漂移区电阻确定。漂移区电阻则由外延层1的掺杂和层厚度确定。但是，为增加器件的击穿电压，必须在增加层厚度的同时减少外延层1的掺杂浓度。图2的曲线20示出了作为现有MOSFET的击穿电压的函数的每单元区的电阻。不幸的是，如曲线20所示，器件的导通电阻随着它的击穿电压的增加而快速增加。电阻的快速增加使得在较高的电压操作MOSFET时，具体的说在高于几百伏特的电压操作时会产生问题。
图3示出了一种被设计成在较高的电压的、以减少的导通电阻操作的MOSFET。在先前的IEDM，1998，p.683中的文献No.26.2中公开了这种MOSFET。此MOSFET和如图1所示的现有MOSFET类似，只是它包括从体区5和6之下延伸进器件的漂移区的p型掺杂区40和42。p型掺杂区40和42限定了在由n型掺杂柱分开的漂移区中的柱，其中n型掺杂柱由和p型掺杂区40和42相邻的外延层1的部分限定。以相反掺杂类型替换的列使得不仅如现有MOSFET中，在垂直方向上建立反向电压，而且在水平方向上也建立反向电压。作为结果，这个器件可以以减薄外延层1的层厚度增加漂移区的掺杂浓度来实现和现有器件相同的反向电压。图2的曲线25示出了每单元区的导通电阻，其是如图3所示的MOSFET的击穿电压的函数。很明显，在较高的操作电压，这个器件的导通电阻，相比如图1所示的器件已显著地减少，基本上随着击穿电压线性增加。
如图3所示的器件的改进的操作特性是基于晶体管的漂移区中的电荷补偿。就是说，例如，以数量级或更多(by an order of magnitude ormore)，显著的增加漂移区中的掺杂，并且通过添加相反掺杂类型的柱来使添加的电荷平衡。这样晶体管的闭锁电压保持不变。当器件在它的导通态时，电荷补偿列不对电流导通做出贡献。晶体管的这些所需特性决定性的依靠在相反掺杂类型的相邻列之间实现的电荷补偿的程度。不幸的是，因为在制造过程中控制工艺参数的的限制，难以避免列的掺杂梯度的不均匀。例如，穿过柱和衬底之间的表面和穿过柱和p-体区之间的表面的扩散将引起在那些表面附近的柱的部分的掺杂浓度的改变。
可以以包括多个外延淀积步骤的工艺顺序来制造如图3所示的结构，其中每一步淀积后都引入适当的掺杂剂。不幸的是，执行外延淀积步骤是昂贵的，并且使得制造这个结构很昂贵。制造这些器件的另一种技术在未授权的美国申请序列号No.90/970,972中示出，其中将沟槽连续蚀刻至不同深度。在每一蚀刻步骤之后注入掺杂材料并且扩散至沟槽的底部，形成一系列掺杂区(所谓的“浮岛”)，它们共同执行好像如图3所示的p型掺杂区40和42的功能，但是，使用浮岛技术的器件的导通电阻不如使用连续柱的相同器件那样低。
因此，需要提供一种制造如图3所示的MOSFET结构的方法，该方法需要最小数量的外延淀积步骤，使得可以更为廉价的生产，而且还能允许充分控制工艺参数，使得可以在器件的漂移区中的相反掺杂类型的相邻柱中实现高度的电荷补偿。
发明内容
根据本发明，提供了一种用于形成功率半导体器件的方法，本方法首先提供第一导电类型的衬底，之后在衬底上形成电压维持区。通过在衬底上淀积第一导电类型的外延层并且在外延层中形成至少一个沟槽来形成电压维持区。至少一个具有第二导电类型的掺杂剂的掺杂柱位于外延层中，和沟槽的侧壁相邻。使用也用作用于形成掺杂柱的掺杂源的蚀刻剂气体蚀刻沟槽。例如，如果需要诸如硼的p型掺杂剂，可以将BCl3用作蚀刻剂气体。另外，如果需要诸如磷的n型掺杂剂，可以将PH3用作蚀刻剂气体。将在气体中存在的掺杂剂完全加入限定沟槽表面的硅中。接下来将这个掺杂剂扩散，形成环绕沟槽的掺杂柱。用诸如二氧化硅，氮化硅，多晶硅，和这些材料的组合的绝缘材料填充沟槽。可以在扩散掺杂剂形成掺杂柱之前或之后，执行填充沟槽的步骤。最后，在电压维持区上形成至少一个第二导电类型的区，以限两区之间的结。
由本发明的方法形成的功率半导体器件可以是选自纵向DMOS，V-槽CMOS，以及沟槽DMOS MOSFET，IGBT，双极性晶体管，和二极管中的一种器件。
根据本发明的另一方面，提供一种功率半导体器件。该器件包括第一导电类型的衬底和设置在衬底上的电压维持区。电压维持区包括具有第一导电类型的外延层和至少一个位于外延层中的沟槽。至少一个具有第二导电类型的掺杂剂的掺杂柱位于外延层中，和沟槽的侧壁相邻。从由用来蚀刻沟槽的气体引入沟槽表面的掺杂剂形成列，并且接下来将掺杂剂扩散进外延层。还提供填充物材料，其基本上填满沟槽。在电压维持区上设置至少一个第二导电类型的区，以限定两区之间的结。
附图说明：
图1示出了现有的功率MOSFET结构的截面图。
图2示出了现有的功率MOSFET的每单元区作为击穿电压的函数的导通电阻。
图3示出了包括具有位于体区下的p型掺杂剂的列的电压维持区的MOSFET结构，被设计在相同的电压，并且以每单元区比图1所示的结构低的操作导通电阻。
图4(a)-4(b)示出了可以采用来制造根据本发明构造的电压维持区的示例性工艺步骤的顺序。
图5示出了根据本发明构造的MOSFET的截面图。
具体实施方式
根据本发明，将在下面描述一种在半导体功率器件的电压维持层中形成p型列的方法。首先，在形成器件的电压维持区的外延层中蚀刻一个或多个沟槽。每一沟槽的中心位于待形成掺杂柱的地方。通过在用来蚀刻沟槽的气体中存在的掺杂剂形成掺杂柱。作为执行蚀刻的气体的能量的结果，在蚀刻剂气体中存在的掺杂剂元素完全加入到位于限定了沟槽的表面处的外延层部分中。将掺杂剂元素扩散到它在外延层中的最终深度，形成掺杂柱。以不会反过来影响器件特性的材料填充一个或多个沟槽。可以用来填充沟槽的材料的示例性材料包括未掺杂的多晶硅，比如二氧化硅或氮化硅的绝缘物，以及其它材料和这些材料的组合。这个工艺顺序形成类似于如图3所示的那些连续的掺杂柱。
可以根据下面的如图4(a)-4(b)所示的示例性步骤制造如图3所示的功率半导体器件。
首先，在现有N+掺杂衬底502上生长N型掺杂外延层501。外延层501通常是15-50微米厚对400-800V的器件，具有5-40欧姆-厘米的电阻率。之后，通过以绝缘层覆盖外延层501的表面形成绝缘掩模层，然后被常规曝光亦被构图，留下限定沟槽520的掩模的部分。通过掩模开口以反应离子蚀刻将沟槽520干蚀刻至最初的深度，该深度可能在，例如，10-45微米的范围。另外，可以使用其它干蚀刻技术，比如等离子蚀刻和离子束剥蚀。使用还用作掺杂源的蚀刻剂气体蚀刻沟槽，其中掺杂源用于形成掺杂柱。例如，如图4(a)所示，如果需要比如硼的p型掺杂剂，可以将BCl3用作蚀刻剂气体。另外，如果需要比如磷的n型掺杂剂，可以将PH3用作蚀刻剂气体。将在气体中存在的掺杂剂完全加入到限定了沟槽520的表面的硅层510中。
如果需要的话，每一沟槽的侧壁可以被光滑化。首先，可以使用干化学蚀刻来从沟槽侧壁移去氧化物的薄层(通常大约500-1000埃)来消除反应离子蚀刻过程引起的损伤。之后，在沟槽520上生长二氧化硅牺牲层。要么通过缓冲氧化物蚀刻，要么通过HF蚀刻移去牺牲层，以使所得到的沟槽侧壁尽可能的光滑。
在图4(b)中，以不反过来影响最终器件的特性的、比如氧化硅，氮化硅，未掺杂的多晶硅，或这些材料的组合的绝缘材料来填充沟槽。将硅层510中的掺杂剂元素扩散到在外延层501中的最终深度，形成掺杂柱512。可以在将扩散掺杂剂来形成掺杂柱512之前或之后，执行填充沟槽的步骤。通常，应该选择沟槽深度，掺杂剂剂量和扩散工艺的数量(magnitude)和持续时间，来实现所需的电荷补偿。最后，在制备中对结构表面进行平面化(planarize)处理，以形成功率半导体器件的其余区。
产生如图4(b)所示的结构的上述顺序的工艺步骤提供了具有p型掺杂柱的电压维持层，可以制造任意数量的不同的功率半导体器件。如前所述，这种功率半导体器件包括纵向DMOS，V-槽DMOS，以及沟槽MOS MOSFET，IGBT和其它MOS门控器件。例如，图3示出了包括具有根据本发明的原理构造的有掺杂柱的电压维持层的MOSFET的实例。应该注意，虽然图4示出了用来形成掺杂柱的单一沟槽，本发明也包含具有一个或多个沟槽来形成任意数量的掺杂柱的电压维持区。例如，当适于减少器件的导通电阻时，一个或多个掺杂柱可以位于栅极的中心以下或其它位置。
如图4所示，一旦形成了电压维持区和一个或多个掺杂柱，可以以下面的方式完成如图3所示的MOSFET。在形成有源区掩模之后生长栅极氧化物。之后，淀积，掺杂，并氧化多晶硅层。之后对多晶硅层进行掩模处理，形成栅极区。使用现有的掩模，注入和扩散步骤，形成p+掺杂深体区5b和6b。例如，在20到200KeV以从大约1×1014到5×1015/cm2的剂量将硼注入p+掺杂深体区。以类似的方式形成浅体区5a和6a。这个区的注入剂量是在20到100KeV能量下的1×1013到5×1014/cm2。
之后，使用光致抗蚀剂掩模工艺，形成限定源区7和8的构图的掩模层。之后由注入和扩散工艺形成源区7和8。例如，可以在20到100KeV、在通常2×1015到1.2×1016/cm2范围的浓度将砷注入源极区。在注入之后，将砷扩散到大约0.5到2.0微米的深度。体区的深度通常在大约1-3微米的范围，其中P+掺杂深体区(如果存在的话)稍微深一些。以现有方式，通过蚀刻氧化层来在前表面上形成接触开口来完成DMOS晶体管。再淀积金属化层并对其进行掩模处理，来限定源-体区和栅极电极。而且，使用焊盘掩模来限定焊盘接触。最后，在衬底的下表面形成漏极接触层，产生如图5所示的器件。
应注意，虽然公开了制造功率MOSFET的特定处理顺序，可以使用其它工艺顺序同时保持在本发明的范围之中。例如，可以在限定栅极区之前，形成深p+掺杂体区。还可以在形成沟槽之前，形成深p+掺杂体区。在一些DMOS结构中，p+掺杂深体区可以比p-掺杂体区更浅，或者在某些情况下，甚至可能没有p+掺杂体区。
虽然在这里特别图示并描述了多种实施例，应该认可本发明的改型和变化均被上述技术所覆盖，在不脱离本发明的精神和范围所附权利要求范围之内。例如，可以提供根据本发明的功率半导体器件，其中多种半导体区的导电性和在这里所述的相反。另外，虽然使用纵向DMOS晶体管来示出制造根据本发明的器件需要的示例性步骤，根据这些说明也可以制造其它DMOS FET和其它功率半导体器件，比如二极管，双极性晶体管，功率JFET，IGBT，MCT，和其它MOS门控功率器件。

Claims (32)

1.一种形成功率半导体器件的方法，包括以下各步骤：
A.提供第一或第二导电类型的衬底；
B.在所述衬底上形成电压维持区，通过：
1.在衬底上淀积外延层，所述外延层具有第一导电类型；
2.在外延层中以具有第二导电类型的掺杂剂元素的蚀刻剂气体蚀刻至少一个沟槽，在限定沟槽壁的外延层部分中形成掺杂的表面层；
3.将位于所述掺杂的表面层的掺杂剂元素进一步扩散进外延层，以形成与沟槽相邻接并进入外延层的掺杂外延区；
4.在所述沟槽中淀积填充物材料，基本上填满所述沟槽；以及
C.在所述电压维持区上形成至少一个所述第二导电类型的区以限定两区这间的结。
2.如权利要求1所述的方法，其中在扩散掺杂剂元素的步骤之前执行淀积填充物材料的步骤。
3.如权利要求1所述的方法，其中在扩散掺杂剂元素的步骤之后执行淀积填充物材料的步骤。
4.如权利要求1所述的方法，其中步骤(C)进一步包括步骤：
在栅极绝缘区上形成栅极导体；
在外延层中形成第一和第二体区，以限定两区之间的漂移区，所述体区具有第二导电类型；
在第一和第二体区中分别形成第一导电类型的第一和第二源极区。
5.如权利要求1所述的方法，其中填充沟槽的所述材料是未掺杂的多晶硅。
6.如权利要求1所述的方法，其中填充沟槽的所述材料是绝缘材料。
7.如权利要求6所述的方法，其中所述绝缘材料是二氧化硅。
8.如权利要求6所述的方法，其中所述绝缘材料是氮化硅。
9.如权利要求1所述的方法，其中所述掺杂剂元素是硼。
10.如权利要求9所述的方法，其中所述蚀刻剂气体是BCl3。
11.如权利要求1所述的方法，其中所述掺杂剂元素是磷。
12.如权利要求11所述的方法，其中所述蚀刻剂气体是PH3。
13.如权利要求4所述的方法，其中所述体区包括深体区。
14.如权利要求1所述的方法，其中所述沟槽是由提供限定至少一个沟槽的掩模层，并且蚀刻由掩模层限定的沟槽形成的。
15.如权利要求1所述的方法，其中蚀刻步骤是通过反应离子蚀刻执行的。
16.如权利要求4所述的方法，其中所述体区是通过将掺杂剂注入并扩散进衬底形成的。
17.如权利要求1所述的方法，其中所述功率半导体器件是选自纵向DMOS，V-槽DOS，和沟槽DMOS MOSFET，IGBT，和双极性晶体管中的一种器件。
18.一种按照如权利要求1的方法制造的功率半导体器件。
19.一种按照如权利要求4的方法制造的功率半导体器件。
20.一种按照如权利要求17的方法制造的功率半导体器件。
21.一种功率半导体器件，包括：
第一或第二导电类型的衬底；
电压维持区，设置在所述衬底上，所述电压维持区包括：
外延层，具有第一导电类型；
至少一个沟槽，位于所述外延层中；
至少一掺杂柱，具有第二导电类型的掺杂剂，从由用来形成沟槽的蚀刻剂气体引入沟槽表面的掺杂剂形成所述柱，并且掺杂剂被扩散进外延层；
填充物材料，基本上填满所述沟槽；以及
至少一个所述第二导电性的区，设置在所述电压维持区上，以限定两区之间的结。
22.如权利要求21所述的器件，其中至少一个区进一步包括：
栅极绝缘物和设置在所述栅极绝缘物上的栅极导体；
第一和第二体区，位于外延层中，以限定两区之间的漂移区，所述体区具有第二导电类型，以及；
第一导电类型的第一和第二源极区，分别位于第一和第二体区中。
23.如权利要求21所述的器件，其中填充沟槽的所述材料是未掺杂的多晶硅。
24.如权利要求21所述的器件，其中填充沟槽的所述材料是绝缘材料。
25.如权利要求24所述的器件，其中所述绝缘材料是二氧化硅。
26.如权利要求24所述的器件，其中所述绝缘材料是氮化硅。
27.如权利要求21所述的器件，其中所述掺杂剂元素是硼。
28.如权利要求27所述的器件，其中所述蚀刻剂气体是BCl3。
29.如权利要求21所述的器件，其中所述掺杂剂元素是磷。
30.如权利要求29所述的方法，其中所述蚀刻剂气体是PH3。
31.如权利要求22所述的器件，其中所述体区包括深体区。
32.如权利要求21所述的器件，其中所述功率半导体器件是选自纵向DMOS，V-槽DOS，和沟槽DMOS MOSFET，IGBT，和双极性晶体管中的一种器件。
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