CN1619701A - 用于测量与非闪存装置的门限电压的方法 - Google Patents

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Abstract

本发明公开了一种用于测量与非闪存装置的门限电压的方法。在该方法中，测试电压被施加至多个所选内存单元的字线以测量所述多个内存单元的门限电压的分布曲线。由通电压和操作电压相加所得的电压被施加至多个取消选择的内存单元的多个字线。该操作电压被施加至一阱和一公共源极线。预充电电压和操作电压相加所得的电压被施加至一位线。之后，得以检测该位在线的电压变化，从而测量一内存单元的一门限电压。根据该位线的电压变化，通过从测试电压减去操作电压来设定一电压，利用所述电压当做内存单元的门限电压，且通过参考该电压来施加一正电压，而得以测量一负门限电压。

Description

用于测量与非闪存装置的门限电压的方法
技术领域
本发明涉及一种用于测量与非闪存装置(NAND flash memory device)的门限电压的方法，具体而言，本发明涉及一种用于测量被擦除的内存单元的负门限电压的方法。
背景技术
在与非闪存单元中，已编程的内存单元的门限电压分布在大于0V的正电压范围内，而已擦除的内存单元的门限电压分布在小于0V的负电压范围内。对于与非闪存装置，在估计内存单元可靠度的过程中，测量此类门限电压的分布曲线极为重要。
为了施加用于对内存单元编程的16V以上的高电压，所述与非闪存装置需要仅由多个NMOS晶体管构成的多个字线驱动器(wordline driver)。然而，字线驱动器无法传送负电压至字线。因此，由于字线驱动器仅能使用正电压，所以获得已擦除的内存单元的门限电压分布曲线极为困难。
发明内容
本发明公开了一种用于测量负门限电压的分布曲线的方法，其中在施加一高于0V的电压(而不是负电压)至一内存单元的一字线，并且通过将该内存单元的漏极、源极和阱的电压提高一预定电压电平来确立该内存单元的栅极-源极电压为一负电压之后，估计已擦除的内存单元的门限电压。
本发明一个方面是提供一种用于测量与非闪存装置的门限电压的方法，所述与非闪存装置包括：多个单元串(cell string)，每一单元串都具有串联连接的多个内存单元(memory cell)；所述单元串的多个公共漏极节点(common drainnode)；所述单元串的多个公共源极节点(common source node)；用于选择所述内存单元的多个字线；以及一半导体基板(semiconductor substrate)的一阱(well)，在所述阱中形成所述内存单元，该方法包括下列步骤：施加一操作电压至所述阱和所述公共源极节点；施加一测试电压至一所选内存单元的字线，该测试电压被指定用于测量门限电压；施加一电压至多个取消选择(deselected)的内存单元的多个字线，所述电压是通过一通电压(pass voltage)和一操作电压(operation voltage)相加所获得的电压；施加一电压至所述公共漏极节点，所述电压是通过一预充电电压和所述操作电压相加所获得的电压；以及检测所述公共漏极节点上的电压变化。
根据本发明另一方面，提供一种用于测量与非闪存装置的门限电压的方法，所述与非闪存装置包括：多个单元串，每一单元串都具有串联连接的多个内存单元；多个位线(bitline)，所述位线连接至所述多个单元串的多个公共漏极节点；一公共源极线，所述公共源极线连接至所述多个单元串的多个公共源极节点；多个字线，所述多个字线相交于所述多个位线以选择所述多个内存单元；以及一半导体基板的一阱，其中在所述阱中形成所述内存单元，该方法包括下列步骤：施加一操作电压至所述阱；施加通过一预充电电压和所述操作电压相加所获得的电压至所述位线，施加一测试电压至一所选字线，施加通过一通电压和所述操作电压相加所获得的电压至多个取消选择的字线，并且施加所述操作电压至所述公共源极线；以及在读取操作期间，在检测所述位线的电压变化之后，当所述位线上无电压变化时，将一所选内存单元的一门限电压识别为通过从所述测试电压减去所述操作电压所获得的值，而当所述位线的电压递减时，则将所述测试电压增加一预定电压电平。
较佳方式为，在本实施例中，所述测试电压为0V至10V；所述操作电压为3V至4V；所述通电压为4V至6V；以及所述预充电电压为1V至2V；
较佳方式为，在本实施例中，通过一虚拟电源输入端子，由所述预充电电压和所述操作电压相加所获得的电压被施加至所述公共漏极节点，以起始所述公共漏极节点。
附图说明
图1是表示根据本发明的测量与非闪存装置中的门限电压的方法的示意图。
图2是表示根据本发明的闪存装置的电路图。
图3是表示根据本发明的闪存装置中的节点处的信号的时序图。
图4是表示根据本发明的测量门限电压的方法的流程图。
图5是表示由根据本发明的门限电压测量方法所获得的闪存装置中门限电压的分布曲线图表。
图式代表符号说明
200页缓冲器
具体实施方式
下文中将参考附图来详细说明本发明的优选实施例。然而，本发明可采用不同形式来实施，并且不应视为限于本文中提出的实施例。而是，提供这些实施例以便彻底且完整地公开本发明，并且将本发明的范围完整地传达给本技术领域人员。在整个说明书中，相同附图标记代表相同的元件。
图1是表示根据本发明的测量与非闪存装置中门限电压的方法的示意图。
参考图1，该与非闪存装置包括：多个单元串，每个单元串均由串联连接的多个内存单元所组成；所述单元串的公共漏极节点；所述单元串的公共源极节点；多个字线，用于逐一选择所述多个内存单元；以及一半导体基板的阱，其中在所述阱中形成所述多个内存单元。一操作电压VE被施加至所述阱以及所述公共源极节点；一测试电压Vtest被施加至一所选内存单元的一字线，以便估计该所选内存单元的门限电压；同时由通电压Vpass和操作电压VE相加所得的电压Vpass+VE被施加至多个取消选择的字线。所述公共漏极节点被耦合至一电压Vpre+VE，所述电压Vpre+VE为预充电电压Vpre与操作电压VE之和，以便估计该所选内存单元的门限电压。
期望通过施加至所述公共漏极节点(即一位线)的电压Vpre+VE的变化，同时将所述测试电压Vtest从0V逐渐递增至一预定电压电平，来估计多个所选内存单元的门限电压。如果所述公共漏极节点处的电压无变化，则必须将所述测试电压Vtest增加至比其先前电压电平高ΔV。如果所述公共漏极节点处的电压Vpre+VE开始变化，则最好将此时从所述测试电压Vtest减去所述操作电压VE所获得的电压值Vtest-VE视为所选内存单元的门限电压。
由于通过从所述测试电压Vtest减去所述操作电压VE来设定栅极-源极电压Vgs，所以可以估计负门限电压，以便当所述测试电压Vtest小于所述操作电压VE时，所述栅极-源极电压Vgs就会变成一负值。当所施加的测试电压Vtest大于所述操作电压VE时，所述栅极-源极电压Vgs就会变成一正值，以测量正门限电压。期望所述操作电压VE是擦除内存单元的最小门限电压的绝对值。
所述测试电压Vtest最好为0V至10V；而所述操作电压最好为3V至4V。所述通电压Vpass最好为4V至6V；而所述预充电电压Vpre最好为1V至2V。
图2表示根据本发明的闪存装置的电路图。
参考图2，该闪存装置由下列元件所组成：多个单元串，每个单元串都具有串联连接的多个内存单元；多个位线B/L，所述多个位线B/L连接至所述多个单元串的多个公共漏极节点以选择所述多个单元串；一公共源极线CSL，所述公共源极线CSL连接至所述多个单元串的多个公共源极节点；多个字线，所述多个字线相交于所述多个位线以选择每个内存单元；以及多个页缓冲器，所述多个页缓冲器分别连接至所述多个位线以感测及锁存所选内存单元的数据。
该页缓冲器200由下列元件所组成：第一NMOS晶体管N1，其连接在位线B/L与第一节点Q1之间，并且由位线选择信号BSL控制；第二NMOS晶体管N2，用于响应于第一控制信号CS1而施加高电压至位线B/L；第一PMOS晶体管P1，用于响应于预充电启用信号PRECHb而施加第一电压至第一节点Q1；第一锁存器L1，用于感测且锁存该内存单元的数据；第三NMOS晶体管N3和第四NMOS晶体管N4，第三NMOS晶体管N3和第四NMOS晶体管N4被串联连接在第一锁存器L1的输入端子与接地电压Vss之间，并且分别由第一节点Q1的状态和感测信号SENSE控制；第五NMOS晶体管N5，其连接在第一节点与第一锁存器L1的另一输入端子之间，并且由第二控制信号CS2驱动；以及第六NMOS晶体管N6，其连接在第一节点Q1与接地电压Vss之间以起始第一节点Q1，以响应第三控制信号CS3。
第一控制信号CS1是用于起始该位线的信号，在读取模式中，第一控制信号CS1控制第二NMOS晶体管N2供应接地电压至位线，而在编程模式中，第一控制信号CS1控制第二NMOS晶体管N2供应电源电压至位线。在本实施例中，通过连接在虚拟电源输入端子VIRPWR和位线之间的第二NMOS晶体管N2来施加一高电平操作电压至位线，也是适合的做法。较佳方式为，第一电压(表示该电源电压)使用闪存装置内的内部电源。
下文中，将参考图3所示的时序图来说明用于测量闪存装置的门限电压分布曲线的示例性方法。
图3表示根据本发明的闪存装置中的节点处信号的时序图。
参考图2和图3，页缓冲器200的功能是从内存单元读取数据，并且按照程序数据施加电压至位线B/L。在与非闪存装置中，针对多个页面(例如N个页面)，同时执行从内存单元读入数据至页缓冲器200的操作以及按照页缓冲器200中加载的数据来对内存单元编程的操作。关于与非闪存单元的门限电压分布曲线，已擦除的内存单元具有负门限电压，而已编程的内存单元具有正门限电压。
首先，为了估计已编程的内存单元的门限电压，高于0V的测试电压Vtest被施加至所选内存单元的字线Sel W/L，接着执行读取操作以便测量门限电压。
具体地说，页缓冲器200的第一锁存器L1被重置为″0″，并且测试电压Vtest被施加至所选内存单元的字线Sel W/L。由4.5V通电压Vpass和操作电压VE相加所得的电压被施加至多个取消选择的内存单元的多个字线Pass W/L。这些取消选择的内存单元充当所选内存单元的导通晶体管。由通电压Vpass和操作电压VE相加所得的电压必须具有足够的电压电平，这是因为在编程模式期间施加至一10V以上的高电压至字线W/L。
第一控制信号CS1被启用，从而提供由预充电电压Vpre和操作电压VE相加所得的电压至位线B/L。希望通过使用对位线B/L放电的节点来施加高于页缓冲器200的第一电压的高电压，从而响应于放电信号(即第一控制信号)CS1。操作电压VE也被施加至公共源极线CSL及阱。
在预定时间期间估计内存单元时，如果所选内存单元的门限电压低于测试电压Vtest，则由于形成一从位线B/L至源极线CSL的电流路径(current pass)，导致位线B/L的电压递减。当低于预充电电压Vpre的电压被施加至位线B/L时，虽然感测信号Sense被启用，但是仍然通过位线B/L将预充电电压放电，并且维持锁存器L1的起始值″0″。换言之，甚至在预充电启用信号PRECHb变成逻辑高电平，而使已施加至第一节点Q1的电压成为悬浮状态(float)，并且通过位线选择信号BSL和第二控制信号CS2，将位于位线B/L的节点处的电压值施加至第一锁存器L1时，第一锁存器L1仍然维持其起始值(即逻辑低电平″0″)而不会改变。
其间，当所选内存单元的门限电压高于测试电压Vtest时，则不存在到位线B/L的电流路径，通过位线B/L的电压维持由预充电电压Vpre和操作电压VE相加所得的电压。此外，虽然比由预充电电压Vpre和操作电压VE相加所得的电压低的电压被施加至位线B/L，当感测信号Sense被启用时，位线B/L不会变更，并且锁存器L1的数据变成″1″。
因此，在编程模式中，锁存器L1的数据变成″1″的瞬间所施加的电压(通过从测试电压Vtest减去操作电压VE所获得的电压)变成内存单元的门限电压。这是适用于执行测量已编程内存单元的门限电压而不需要施加操作电压VE的做法。以上述方式，可以通过估计闪存装置的内存单元来获得门限电压的分布曲线。
较佳方式为，使用比由预充电电压Vpre和操作电压VE相加所得的电压高第二NMOS晶体管N2的门限电压Vth的电压来启用第一控制信号CS1，从而防止第二NMOS晶体管N2造成的压降(voltage drop)。
接着，为了估计已擦除的内存单元的门限电压，高于0V的测试电压Vtest被施加至所选内存单元的字线Sel W/L，接着执行读取操作以便测量门限电压。较佳方式为，在使用0V的测试电压Vtest完成读取操作后，递增电压电平。
在估计已擦除的内存单元的过程中，页缓冲器200的第一锁存器L1被设定为逻辑低电平″0″。然后，预定电压被施加至多个取消选择的字线Pass W/L、多个位线B/L和公共源极线CSL。将测试电压Vtest递增一预定电压电平来读取页缓冲器200的单元数据，当该单元数据从″1″变成″0″时，就会检测到已擦除的内存单元的门限电压。较佳方式为，施加高于0V的测试电压Vtest至所选内存单元的字线Sel W/L，同时通过由操作电压VE递增的电压被施加至多个取消选择的内存单元的多个字线Pass W/L、公共源极线CSL、位线B/L及阱。
之后，通过预充电启用信号PRECHb来导通PMOS晶体管P1，从而提供第一电压至第一节点Q1。根据位线选择信号BSL和第二控制信号CS2，利用施加至位线B/L的电压的变化，来检测第一锁存器L1的数据变化，从而估计已擦除的内存单元的门限电压。
最好是，考虑到图4所示的位线信号，如果所选内存单元的门限电压低于从测试电压Vtest减去操作电压VE所获得的值(Vth＜Vtest-VE)，则形成从位线B/L至公共源极线CSL的电流路径，从而导致位线B/L的电压递减。否则，如果所选内存单元的门限电压高于从测试电压Vtest减去操作电压VE所获得的值(Vth＞Vtest-VE)，则不会形成从位线B/L至公共源极线CSL的电流路径，从而位线B/L的电压维持在预充电电压。
图4表示根据本发明的测量门限电压的方法的流程图。
参考图3和图4，操作电压VE被施加至闪存装置(步骤400)。第一控制信号CS1变成逻辑高电平时，由预充电电压Vpre和操作电压VE相加所得的电压Vpre+VE被施加至位线(步骤410)。而且在步骤410中，测试电压Vtest被施加至所选内存单元的字线，同时由通电压Vpass和操作电压VE相加所得的电压Vpass+VE被施加至多个取消选择的内存单元的字线，并且操作电压VE被施加至公共源极线CSL。在预定时间之后，即使用由预充电电压和操作电压相加所得的电压Vpre+VE完成位线后，第一控制信号CS1下降至逻辑低电平。较佳方式为，第一控制信号CS1的电压电平为预充电电压、操作电压和第二NMOS晶体管N2的门限电压之和。由于编程会使用10V到20V的高电压来充电字线，所以可调整成施加由操作电压与测试电压或通电压相加所得的电压至字线。阱及公共源极线也是由易于接收高电压的路径所组成。基于提供由预充电电压与操作电压相加所得的电压至位线的目的，较佳做法为，通过虚拟电源输入端子施加操作电压以起始位线，这是因为施加高电压至页缓冲器的预充电节点极为困难。
在页缓冲器的锁存器被设置为″0″之后，施加位线选择信号BSL和感测信号SENSE，从而检测位线电压的变化(步骤420)。在位线电压已变化期间，将测试电压Vtest递增预定电压电平之后，继续检测位线电压变化的步骤(步骤430)。另一方面，如果位线电压无变化，则所选内存单元的门限电压被视为通过从测试电压Vtest减去操作电压VE所获得的电压Vtest-VE(步骤440)。
通过抑制供应电压至节点或将施加至节点的电压予以放电，终止用于测量内存单元门限电压的过程。
图5表示从根据本发明的测量门限电压的方法所获得的闪存装置中门限电压的分布曲线图表。
参考图5，已编程的内存单元的门限电压分布在1V到4V的正电压范围内，而已擦除的内存单元的门限电压分布在-3V至-1V的负电压范围内。在测量闪存装置中内存单元的门限电压过程中，将操作电压设定为3V(这是-3V的绝对值)是适当的做法。
如上所述，本发明提供一种通过检测位线的电压变化来测量内存单元的门限电压的高效率方法，其做法为：测试电压Vtest被施加至所选内存单元的字线，同时由通电压和操作电压相加所得的电压被施加至多个取消选择的内存单元的字线，并且操作电压被施加至一阱和一公共源极线，同时由预充电电压和操作电压相加所得的电压被施加至位线。
另外，通过将所要估计的门限电压视为通过从测试电压减操作电压所获得的电压值，就可以使用正电压来估计负门限电压。
虽然本文中根据附图中图解的实施例来说明本发明，但是本技术领域人员应当理解，本发明不限于这些实施例。在不脱离本发明的精神和范畴的情况下可进行各种替换、变更和修改。

Claims (6)

1.一种用于测量与非闪存装置的门限电压的方法，所述与非闪存装置包括：多个单元串，每个单元串都具有串联连接的多个内存单元；所述多个单元串的多个公共漏极节点；所述多个单元串的多个公共源极节点；多个字线，用于选择所述多个内存单元；以及一半导体基板的一阱，在所述阱中形成所述内存单元，该方法包括下列步骤：
施加一操作电压至所述阱和所述公共源极节点；
施加一测试电压至一所选内存单元的字线，所述测试电压被指定用于测量一门限电压；
施加一电压至多个取消选择的内存单元的多个字线，所述电压是由通电压和操作电压相加所获得的电压；
施加一电压至所述公共漏极节点，所述电压是由预充电电压和所述操作电压相加所获得的电压；以及
检测所述公共漏极节点上的电压变化。
2.如权利要求1所述的方法，其中所述测试电压为0V至10V；所述操作电压为3V至4V；所述通电压为4V至6V；而所述预充电电压为1V至2V；
3.如权利要求2所述的方法，其中通过一虚拟电源输入端子，通过由所述预充电电压和所述操作电压相加所获得的电压被施加至所述公共漏极节点，以起始所述公共漏极节点。
4.一种用于测量与非闪存装置的门限电压的方法，所述与非闪存装置包括：多个单元串，每个单元串都具有串联连接的多个内存单元；多个位线，所述多个位线连接至所述多个单元串的多个公共漏极节点；一公共源极线，所述公共源极线连接至所述多个单元串的多个公共源极节点；多个字线，所述多个字线相交于所述多个位线以选择所述多个内存单元；以及一半导体基板的一阱，在所述阱中形成所述内存单元，所述方法包括下列步骤：
施加一操作电压至所述阱；
施加一由预充电电压和所述操作电压相加所获得的电压至所述位线，施加一测试电压至一所选字线，施加由一通电压和所述操作电压相加所获得的电压至多个取消选择的字线，并且施加所述操作电压至所述公共源极线；以及
在一读取操作期间检测所述位线的电压变化之后，当所述位线上无电压变化时，将一所选内存单元的一门限电压识别为一由从所述测试电压减去所述操作电压所获得的值，而当所述位线的电压递减时，则将所述测试电压增加一预定电压电平。
5.如权利要求4所述的方法，其中所述测试电压为0V至10V；所述操作电压为3V至4V；所述通电压为4V至6V；所述预充电电压为1V至2V。
6.如权利要求5所述的方法，其中通过一虚拟电源输入端子，由所述预充电电压和所述操作电压相加所获得的电压被施加至所述公共漏极节点，以起始所述公共漏极节点。
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