CN1624799B - 带有可编程接收器以改善性能的存储器件 - Google Patents

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Abstract

本发明揭示了一种具有多个可有选择地供以不反相或反相的信号的DRAM的存储系统。这些DRAM能够从一个同时驱动多个信号的寄存器接收不反相或反相的地址/命令信号。这种系统包括一些具有可编程输入极性的DRAM接收器和一个具有可编程输出极性的寄存器。

Description

带有可编程接收器以改善性能的存储器件
技术领域
本发明与计算机存储器领域有关，具体地说，与需要更快性能的多个同步动态随机存取存储器(DRAM)系统有关。
技术背景
最近几年中，处理器周期自由地降到了大多数动态随机存取存储器的存取时间以下已经引起极大的关注和研究，其结果是开发了几代同步存储器件。几乎所有以前可得到的半导体动态随机存取存储器(DRAM)和许多静态随机存取存储器(SRAM)器件都采用异步时钟系统，执行存储器存取操作必需的时钟信号不是与所关联的系统处理器同步的。虽然存储器是通过处理器发送的信号来访问的，但从向存储器发送请求到接收到响应之间的准确时间间隔取决于存储器的特定内部特性。因此，系统设计人员必需考虑在“最坏情况”下的从请求信息到预期可得到信息之间的响应时间，这必然要在许多存储器操作中浪费时间。
半导体加工工艺的改善已经使诸如微处理器之类的逻辑部件能工作在3GHz以上的时钟频率。存储系统时钟频率由于DRAM存储器件的特性还没有跟上。为了较好地与速度较高的处理器配合，已经设计出时钟速率高达266MHz、数据率高达533Mbit/s的同步动态随机存取存储器(SDRAM)。SDRAM响应由通常以是处理器的几倍的时钟运行的系统时钟电路产生的高频时钟信号，使存储器内的所有内部活动与其他响应相同(或相关)的时钟信号的器件“同步”。采用同步方式，所有的SDRAM地址和控制输入在输入时钟的上升沿采样，而最近的DDR(双倍数据率)SDRAM上的所有SDRAM输出在随后的上升沿和下降沿有效。这种技术允许输入/输出事务处理按每个时钟周期进行。SDRAM可以简化整个系统设计和存储器管理子系统，因为主存储器相对系统时钟以确定的同步方式进行操作。
随着频率的增大和周期的减小，存储器设计人员一直在寻找改善存储器性能和定时余裕的附加方式。可以加以改善的一个成分是由于所有驱动器同时在同一方向对SDRAM进行切换的同时切换影响而引起的定时附加段(timing adder)。这个延迟成分称为同时切换延迟(tSS)。在最近的低成本设计中，tSS的延迟附加段达1.06ns。这个成分占运行在7.5ns周期的存储器子系统的总定时预算的14％。
减少同时切换延迟附加段的解决方案包括较高标价的封装、将功能分给若干组件或以增大的周期运行存储器。
由于较大的DRAM或模块密度而引起的地址/命令信号的增加只会增加高性能/低成本存储器解决方案的同时切换定时延迟。两个单14比特1∶2寄存器的价格通常大约不到2美元。
此外，以一半驱动器提供不反相的极性和另一半驱动器提供反相的极性的驱动总线的原理是一种巳知的减小同时切换影响的方式。但是这种技术并不覆盖接收到极性反相的信号而仍然好象接收到极性不反相的信号那样进行操作的器件。
此外，同步存储器件不包括被编程成接收不反相或反相的地址/命令信号的能力，因此这种技术以前还不是有活力的。
发明内容
随着时钟频率的提高和周期的减小，在存储器子系统内，地址/命令总线上的同时切换噪声的定时延迟成分受到更大的关注。为了达到凸现的系统存储器性能目标(在多分支总线上高达500MHz的时钟频率)，要求新设计保证存储器子系统稳定工作而不会导致明显减少系统存储器件。
此外，随着时钟频率的提高，在存储器子系统中，地址和命令总线上同时切换推出的延迟成分成为一个主要问题。本发明是要减小由于驱动器(与存储器接口的)同时在同一方向切换所有存储器而引起的定时附加段，因此使存储系统可以符合更快的性能和/或提供更大的定时余裕。这是通过利用与存储器接口的驱动器为SDRAM提供极性不反相和反相的地址/命令来实现的。SDRAM具有接收极性不反相或反相的地址/命令的能力。
同时切换影响的一个例子在对双倍数据率(DDR)SDRAM寄存的DIMM(双列直插存储器模块)的定时分析(称为后寄存器定时分析)中十分明显，DIMM包括一些DDR SDRAM、一个在模块上的时钟分配PLL和一个或多个为SDRAM(同步DRAM)锁存和重驱动来自系统存储器控制器的地址和命令信号的寄存器。由于寄存器内的驱动器同时切换而引起的同时切换推出已经大到占10ns周期的700ps(JEDEC标准PC100寄存的DIMM)。采用当前的设计，同时切换推出在一个3.75ns的周期已经缩小到大约300ps，但这仍为定时预算的7-8％左右。能通过改善寄存器组件、进一步将寄存器功能分给多个器件或者减小存储器负荷来降低这种同时切换噪声，这些措施对于当前技术的可接受的成本/性能限制来说都已起到了杠杆作用。本发明提供了另一种解决方案，将DRAM本身设计成能配合不反相的或反相的地址和命令输入进行操作。
由于许多当前(和不久将来)的多分支存储器子系统将包括流水线式的地址和命令输入(这些信号在接近DRAM处重驱动)，因此设计一种使不反相和反相的地址和命令输入适应DRAM的存储器件和存储器子系统是有前途的。此外，由于大多数的高速存储器的重驱动电路对于一个给定的输入将包括多个地址/命令输出(例如，当前和所计划的DDR DIMM采用1∶2的寄存器)，因此寄存器可以设计成能产生(每个输入一个)不反相拷贝和反相拷贝。这个特色例如可以通过一个外部编程引线实现。由于SDRAM对器件编程和某些解码操作的地址和命令的极性敏感，因此存储器件也需要编程(诸如通过一个外部引线)成能用反相的输入正确进行工作。后者可以很容易通过在输入接收器后使加到DRAM器件上的地址和命令反相或者不反相来实现。在DRAM和寄存器的情况下，可以将编程引线接到地线上以接受一个极性而接到Vdd上以接受相反极性，因此始终保证DRAM内部的正确信号极性。
虽然这个实施例是以一个存储器模块(DIMM)为背景进行说明的，但本发明并不局限于包括寄存器的存储器模块。采用本方法，可以降低任何包括足够多的同时切换会对整个总线性能具有重大影响的信号的存储器子系统内的同时切换噪声。还可以扩展成包括只有一半存储器地址和控制信号是反相的、或者只有地址信号是反相的、或者只有命令信号是反相的、或者任何其他组合的各种情况。
还应理解的是，提高组件密度和/或减少分配给存储器子系统的面积将会导致增大同时切换的影响，因为在较少组件上将有较多的输出要予以切换，而当前的一些方法不能用来减少在给定时刻的输出切换和输出切换组合。所提出的这种解决方案在具有若干重驱动器件的应用中只提供不大的效益(10-20％)，但是在具有单个重驱动器件和大量输入和输出的应用中却可以提供十分可观的效益(50％或者更大)。DDR II服务器存储器子系统的当前方案包括一些具有28个输入和2到3个输出拷贝的低成本寄存器。
因此，本发明的一个目的是为后寄存器定时提供显著的效益。
本发明的另一个目的是使存储器子系统的操作时钟速度最大。
从以下对本发明的一些优选实施例的详细说明中可以更为清楚地看到本发明的这些和其他一些目的、优点和特色。
附图说明
图1为按照本发明设计的DIMM的方框图。
具体实施方式
按照本发明设计的存储器模块含有多个同步存储器，这些同步存储器在物理上是类似的，在体系结构上与一个含有多个异步存储器的普通存储器模块兼容。为了说明简明起见，本发明的这种实现方式使用了一个含有多个同步存储器的双列直插式存储器模块(DIMM)。然而，本发明同样适用于单列直插式存储器模块(SIMM)及其他与本发明精神实质一致的配置。除了兼容性的优点之外，按照本发明设计的同步存储器的存储器模块还可取地采用了同步存储器周围的去耦电容器的特别布置和布线，以降低在读、写操作期间的同时切换噪声。
来看图1，图中例示了本发明用于一个采用一个寄存器的DIMM模块和带反相的地址/命令(A/C)网的DRAM的情况。多个DRAM 10配置在一个DIMM模块上。寄存器11示为接收存储器控制器(未示出)给DIMM用于各DRAM的输入(D1，...，Dn)和一个接到Vdd上的反相的B输入。寄存器11编程成为所选的DRAM 10提供不反相的地址/命令输入(+A/C)和反相的输入(-A/C)。所选的DRAM 10根据各自DRAM上的程序引线是接到用于不反相输入的Vdd上还是接到用于反相输入的Gnd(地)上接收+A/C或-A/C信号。
本发明的这种最简单的实现方式是利用寄存器和DRAM上的可编程引线。这些程序引线在DIMM模块上由设计硬布线，因此对系统透明。另一种可选的实现方式是通过可编程寄存器将这种可编程性建入DRAM和寄存器或存储器控制器。这更为复杂，而且要求存储器控制器/处理器查询这些器件，以确定在初始化期间这个选项在器件上是否开启以及DRAM和存储器控制器或寄存器是否处在默认状态(全部不反相)。然后，存储器控制器将器件编程成停留在不反相的状态或者改变为反相的状态。这种编程可以通过在现有总线上用一个专用命令写器件内的一个寄存器来实现，也可以用一个诸如I2C串行总线或JTAG总线并行地实现。
如上所述，传统的降低同时切换噪声的方法包括：改善组件内的电源和地线分布(从而要增加成本和增大器件和卡布线的复杂性)；减慢驱动给DRAM的信号的驱动器(从而要影响性能)；减少每个组件的驱动器(从而要增加费用和需要附加的空间)；以及减少重驱动信号数(从而要降低组件密度)。可以认识到本发明以最低的成本提供了最大的效益。
其他一些为了降低同时噪声必然伴随着要进行更为复杂和昂贵的封装，或者使用附加的组件以将功能散布给多个器件。本发明通过利用一个设计成在受到这样编程时能接收反相的输入的存储器件减少了最多同时在任何方向切换的驱动器的数目。本发明不会使任一部分增加复杂性或费用，而所获利的性能提高超过在存储器或寄存器器件中可能出现的极小延迟影响。此外，这种设计减小了所有可能输出信号组合的最小/最大定时变化(散布)，从而增大了接收器件供这些信号用的有效时间窗口。与所有其他因素无关，增大用于这些信号的有效窗口将允许以高频率进行操作。
虽然在这里参照本发明的一些优选实施例对本发明作了详细说明，但熟悉该技术领域的人员可以在其中进行许多修改和变动。因此，所附权利要求书旨在涵盖在本发明的精神实质和专利保护范围内的所有的这样修改和变动。

Claims (15)

1.一种存储系统，所述存储系统包括：
多个具有接收不反相的输入信号的电路的DRAM和多个具有接受反相的输入信号的电路的DRAM；以及
一个编程成向这些DRAM提供反相的或不反相的信号的寄存器。
2.按照权利要求1所述的存储系统，所述存储系统包括：
一些在寄存器和各DRAM内的可编程引线，以在不反相或反相模式下进行操作。
3.按照权利要求2所述的存储系统，其中所述DRAM安装在一个DIMM上。
4.按照权利要求2所述的存储系统，其中一部分可编程引线接到地线上以提供一个模式，而另一部分可编程引线接到Vdd上以在另一个模式下进行操作。
5.按照权利要求1所述的存储系统，其中所述寄存器用可编程引线以不反相的信号或反相的信号驱动DRAM。
6.一种存储系统，所述存储系统包括：
多个具有接收不反相的输入信号的电路的DRAM和多个具有接受反相的输入信号的电路的DRAM；以及
一个能用一个可编程引线以不反相的信号或反相的信号驱动DRAM的存储器控制器。
7.按照权利要求6所述的存储系统，其中所述存储器控制器可以在加电时在一个状态下进行操作，所述存储器控制器包括一个在加电后改变状态的装置，其中所述状态包括反相状态和不反相状态。
8.按照权利要求6所述的存储系统，其中所述引线是硬线连接到DRAM上的。
9.一种存储系统，所述存储系统包括：
一个包括多个具有接收不反相的输入信号的电路的DRAM和多个具有接受反相的输入信号的电路的DRAM的模块，所述多个具有接收不反相的输入信号的电路的DRAM和多个具有接受反相的输入信号的电路的DRAM具有输入端和输出端；
一个接到这些电路上的装置，用来改变模式以接收反相的输入信号；以及
一个存储器控制器，可编程成在加电时在不反相模式下进行操作和在得到编程后改变。
10.按照权利要求9所述的存储系统，其中一些预先选择的DRAM可以在反相模式下进行操作，而有些输入信号保留在不反相模式下。
11.按照权利要求9所述的存储系统，其中所述存储器控制器可以在反相模式进行操作，而一些输入信号保留在不反相模式。
12.按照权利要求9所述的存储系统，其中一个可编程引线硬线连接到所述模块上。
13.按照权利要求9的存储系统，其中所述改变模式的装置包括一个由存储器控制器控制的引线。
14.一种DIMM，所述DIMM包括：
多个具有根据预先选择的工作模式配合不反相的信号进行操作的装置的DRAM和多个具有根据预先选择的工作模式配合反相的信号进行操作的装置的DRAM；以及
根据一个或多个输入信号产生极性不反相和反相的信号的信号重驱动电路。
15.一种具有一个存储系统的计算机系统，所述存储系统包括：
多个具有根据预先选择的工作模式配合不反相的信号进行操作的装置的DRAM和多个具有根据预先选择的工作模式配合反相的信号进行操作的装置的DRAM，以及
重驱动电路，所述重驱动电路具有根据一个或多个输入信号输出极性不反相和反相的信号的装置。
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