CN1672265A - 垂直nrom - Google Patents

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Abstract

适用于垂直存储器单元的结构和方法。该垂直存储器单元包括从基片(300)向外延伸的垂直金属氧化物半导体场效应晶体管(MOSFET) (301)。该MOSFET具有第一源极/漏极区域(302)、第二源极/漏极区域(306)、在第一和第二源极/漏极区域之间的沟道区域(305)以及通过栅极绝缘体(307)与沟道区域(305)相隔开的栅极(309)。第一传输线与第一源极/漏极区域(302)相耦合。第二传输线与第二源极/漏极区域(306)相耦合。该MOSFET适用于编程以具有在栅极绝缘体(307)的第一存储区域(240)和第二存储区域(350)的至少一个区域中俘获的电荷，并且以第一源极/漏极区域(302)或者第二源极/漏极区域(306)中作为源极区域进行工作。

Description

垂直NROM
相关申请的交叉引用
本发明涉及下列待决并共同转让的美国专利申请：美国专利申请序列号10/177,077、代理证书No.1303.052US1、题为“Write Once Read Only MemoryEmploying Charge Trapping in Insulators”；美国专利申请序列号10/177,083、代理证书No.1303.051US1、题为“Write Once Read Only Memory EmployingFloating Gates”；美国专利申请序列号10/177,214、代理证书No.1303.054US1、题为“Nanocrystal Write Once Readd Only Memory for Archival Storage”；美国专利申请序列号10/177,213、代理证书No.1303.055US1、题为“Write Once ReadOnly Memory with Large Work Function Floating Gates”；美国专利申请序列号10/177,082、代理证书No.1303.058US1、题为“Ferroelectric Write Once Read OnlyMemory for Archival Storage”；美国专利序列号10/177,211、代理证书No.1303.053US1、题为“Multistate NROM Having a Storage Density Much Greaterthan 1 Bit per 1F2”，上述专利在同一天提交，且通过引用合并与此。
发明领域
本发明主要涉及半导体集成电路，尤其涉及垂直NROM，该NROM具有每1.0平版特征平方(lithographic feature squared)(1F2)单位区域1比特的存储密度。
发明背景
许多电子产品都需要各种不同数量的存储器，用于存储信息，例如，数据。一种通用类型的高速度、低成本存储器包括动态随机存储器(DRAM)，该DRAM是由以阵列形式排列的各个DRAM单元所构成。DRAM单元包括与电容器单元相耦合的存取晶体管，例如，金属氧化物半导体场效应晶体管(MOSFET)。随着DRAM芯片的成功生产，重点是继续增加阵列的密度以及使得芯片的实际状态最大化，同时使得制造的成本最小化。另外，还希望在少量或者不改动DRAM最佳工艺流程的条件下，增加阵列的密度。
对现有存储器的需求是只希望进行有限次的编程，例如，对于在摄像机中所使用的电子胶片。如果存储器阵列具有非常之高的密度，就能够在摄像机中存储大量的非常高分辨率的图像。如果存储器是廉价的，则可以用于取代在常规摄像机中用于存储图像的光敏胶片。
于是，就需要改进可与高密度存储器单元相兼容的DRAM技术。希望能够在少量或者不改动DRAM处理流程的条件下在DRAM芯片上制造出这类存储器单元。还希望这类存储器单元能够以常规摄像机所使用的较低的编程电压进行工作，且同时能够保持足够的电荷来耐受由于电路工作所产生的寄生电容和噪声效应。
发明概述
本发明主要针对以上所提及的用于建立DRAM技术高密度存储单元的问题以及其他问题，通过阅读和研究以下说明将会进一步得到理解。本揭示教授了一种使用MOSFET器件作为DRAM集成电路中的多比特存储器单元的结构和方法。该结构和方法采用了适用于DRAM技术中的MOSFET的现有处理流程。
特别是，本发明所说明的实施例包括一种垂直多比特存储器单元。该垂直多比特存储器单元可包括从基片向外延伸的垂直金属氧化物半导体场效应晶体管(MOSFET)。该MOSFET具有第一源极/漏极区域，第二源极/漏极区域，在第一和第二源极/漏极区域之间的沟道区域，以及通过栅极绝缘体而与沟道区域相隔开的栅极。第一传输线与第一源极/漏极区域相耦合，第二传输线与第二源极/漏极区域相耦合。MOSFET可以用于编程，使得在栅极绝缘体中的第一存储区域和第二存储区域中至少有一个区域具有捕获的电荷并且使得第一源极/漏极区域或者第二源极/漏极区域可以作为源极区域工作。
本发明的上述以及其它实施例、方面、优点以及特征将在以下讨论部分中进行阐述，对于本领域中熟练的技术来说，通过参考下列本发明的说明和附图或者通过实现本发明这些将变得显而易见。通过在所附权利要求书中特别指出的手段、过程和组合来实现和获得本发明的各个方面、优点和特征。
附图简述
图1A是根据现有技术的指导在基片中的金属氧化物半导体场效应晶体管(MOSFET)的方框图；
图1B图示说明了图1A所示MOSFET的正向工作状态，并显示了由于逐渐使用在漏极区域附近的栅极氧化层中俘获的电子而导致器件某种程度的退化；
图1C显示了常规MOSFET漏极区域所产生的电流信号(Ids)的平方根对于在栅极和源极区域之间所建立的电势的图形；
图2A是根据本发明教导用作多比特单元的可编程MOSFET的示意图；
图2B是用于解释对本发明多比特单元的MOSFET进行编程以获得本发明实施例的方法的示意图；
图2C是描绘在漏极区域所检测到的电流信号(Ids)对于在漏极区域和源极区域之间所建立的电势或漏极电压(VDS)(Ids对VDS)的示意图；
图3A图示说明了根据本发明教导的垂直NROM 301，该NROM具有每一光刻特征平方(photolithographic feature squared)(1F2)单位区域1比特的存储密度；
图3B图示说明了用于图3A所示垂直NROM器件的电等效电路；
图4A图示说明了根据本发明教导的存储器阵列400的一部分；
图4B图示说明了用于图4A所示的一部分存储器阵列的电等效电路400；
图5A-5B图示说明了根据本发明教导所形成的新颖垂直多比特单元的工作；
图6图示说明了常规DRAM单元的操作；
图7图示说明了根据本发明教导的存储器件；和，
图8是使用根据本发明所构成的使用垂直多比特单元的电气系统或者基于处理器的系统的方框图。
较佳实施例描述
在下列本发明的详细描述中，通过参考构成本发明一部分的附图以及附图的显示和说明，就可以实现本发明的特定实施例。在附图中，类似的数字描述附图中基本类似的元件。以充分详细的方式讨论了这些实施例，使得本领域技术人士都能够实现本发明。也可以采用其它实施例，并且可以在没有脱离本发明范围的条件下进行结构、逻辑和电气的改变。
在以下讨论中所使用的术语“晶片”和“基片”包括具有可形成本发明集成电路(IC)结构的外延表面的任何结构。术语基片可以理解成包括半导体晶片。术语基片也可以用来指在处理过程中的半导体结构，并且可以包括其表面上已经制成的其它层。晶片和基片都包括了掺杂和不掺杂的半导体，有基础半导体或绝缘体所支撑的外延半导体层，以及其它半导体结构，这些都是本领域中技术人士所熟知的。术语“导体”可以理解成包括半导体，而术语“绝缘体”可定义成包括任何其导电性比称为导体的材料的导电性差的材料。因此，下列详细描述并不能限制范围，而是本发明范围仅仅是由后附的权利要求以及所赋予等效于权利要求的整个范围所限定。
图1A用于图示说明诸如在DRAM阵列中所使用的MOSFET的常规工作。图1A图示说明了正常热电子注入和正向工作器件的性能下降。正如以下所说明的，由于电子被俘获在漏极附近，因此它们不能非常有效地改变器件的特性。
图1A是在基片100中的金属氧化物半导体场效应晶体管(MOSFET)的方框图。MOSFET 101包括：源极区域102、漏极区域104、在源极区域102和漏极区域104之间的基片100中的沟道区域106。栅极108利用栅极氧化层110与沟道区域108相隔开。源线112与源极区域102相耦合，位线114与漏极区域104相耦合，字线116与栅极108相耦合。
在常规的工作中，在漏极区域104和源极区域102之间建立漏极至源极的电势(Vds)。随后，通过字线116向栅极108施加一电势。一旦施加于栅极108的电势超过MOSFET的特征电压阈值(Vt)，就在漏极区域104和源极区域102之间的基片100中形成沟道106。沟道106的形成允许在漏极区域104和源极区域102之间导通，并且能够在漏极区域104检测到电流信号(Ids)。
在图1A所示的常规MOSFET的工作中，由于电子117俘获在漏极区域104附近的栅极氧化层110中，所以正向工作的MOSFET就会逐渐发生某种程度的器件退化。图1B图示说明了这种效应。然而，由于电子117被俘获在漏极区域104附近，所以它们就不能够非常有效地改变MOSFET的特性。
图lC说明了这一点。图1C是显示在漏极区域中所取得的电流信号(Ids)的平方根对于在栅极108和源极区域102之间所建立的电势(VGS)之间关系的图形。
Figure A0381799500171
与VGS曲线的斜率变化表示在沟道106中的电荷载流子迁移率的变化。
在图1C中，ΔVT表示在正常操作中由于器件退化引起的由漏极区域104附近的栅极氧化物中所俘获电子逐渐产生的MOSFET阈值电压中的最小变化。这就产生了漏极区域104附近栅极氧化层110中固定的俘获电荷。斜率1表示了图1A在栅极氧化110中没有俘获电子时沟道106中的电荷载流子的迁移率。斜率2表示在图1B所示常规MOSFET在漏极区域104附近的栅极氧化层110中具有俘获电子117时沟道116中的电荷载流子的迁移率。正如图1C的斜率1和斜率2的比较所示，在常规MOSFET的漏极区域104附近的栅极氧化物110中所俘获的电子并没有明显改变在沟道116中的电荷迁移率。
存在着两部分应力和热电子注入的效应。一部分包括由于俘获电子所引起的阈值电压的漂移，第二部分包括由于该俘获电荷和其它表面状态产生的载流子电子的额外散射所引起的迁移率下降。当常规MOSFET退化时，或者在正向工作中“受到应力”时，电子就逐渐注入并被俘获在漏极附近的栅极氧化层中。在常规的MOSFET的这一部分中，在栅极氧化层下实质上没有垂直的沟道。于是，所俘获得电子就只能够些微调制阈值电压和电荷迁移率。
本发明原先已经讨论了根据常规CMOS加工工艺和技术中MOSFET反向应力的可编程存储器件和功能，以便于形成可编程地址解码和校正(见，L.forbes，W.P.Noble和E.H.Cloud的发明，题为“MOSFET technology forprogrammable address decode and correction”，美国专利申请序列号09/383,804，现公布为美国专利No.6,521,958)。然而，该披露没有讨论垂直多比特单元的解决方案，只是讨论了地址译码和校正的问题。
根据本发明的教导，常规的MOSFET都可以通过反向工作并且使用雪崩热电子注入而在MOSFET的栅极氧化层中俘获电子来进行编程。当MOSFET随后以正向方式工作时，在氧化层中所俘获得电子就在源极附近，并且会产生具有两种不同阈值电压区域的沟道。本发明的新颖可编程MOSFET明显地比常规MOSFET传导更小的电流，特别是在低漏极电压的情况下。除非施加负的栅极电压，这些电子将一直都保持俘获在栅极氧化层中。当施加正的或者零栅极电压时，这些电子不能够从栅极氧化层中去除。通过施加负的栅极电压和/或随所施加的负的栅极偏置增加温度使得所俘获的电子重新激发返回到MOSFET的硅沟道中，来完成擦除(见L.Forbes，E.Sun，R.Alder和J.Moll发表的，题为“Field induced re-emission of electrons trapped in SiO2”，IEEE Trans.ElectronDevice，vol.ED-26，no.11，pp.1816-1818，1979年11月)；S.S.B.Or，N.Hwang和L.Forbes发表的，题为“Tunneling and Thermal emission from a distribution ofdeep traps in SiO2”，IEEE Trans.on Electron Device，vol.40，no.6，pp.1100-1103(1993年6月)；S.A.Abbas和R.C.Dockerty发表的，题为“N-channel IGFETdesign limitations due to hot electron trapping”，IEEE Int.Electron Devices Mtg.，Wahshington D.C.，1975年12月，pp.35-38)。
图2A-2C的图示说明适用于本发明的说明，其中，通过以反向对器件进行编程并随后以正向对其进行操作读取器件的方式获得在器件特性中的较大变化。
图2A是根据本发明教导用作多比特单元的可编程MOSFET的示意图。正如图2A所示，多比特单元201包括在基片200中的MOSFET，其中基片具有第一源极/漏极区域202，第二源极/漏极区域204，以及在第一和第二源极/漏极区域202和204之间的沟道区域206。在一个实施例中，第一源极/漏极区域202包括MOSFET的源极区域，并且第二源极/漏极区域204包括MOSFET的漏极区域204。图2A还图示说明了通过栅极氧化层210与沟道区域206相隔开的栅极208。第一传输线212与第一源极/漏极区域202相耦合，第二传输线214与第二源极/漏极区域204相耦合。在一个实施例中，第一传输线包括源线212以及第二传输线包括位线214。
正如以上所阐述的，多比特单元201是由可编程的MOSFET所构成。该可编程MOSFET具有在邻近第一源极/漏极区域202的栅极氧化层210中所俘获的电荷217，使得沟道区域206具有在沟道206中具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)。在一个实施例中，在邻近第一源极/漏极区域202的栅极氧化层210中所俘获的电荷217包括所俘获的电子电荷217。根据本发明的教导以及以下更详细的讨论，可以对多比特单元进行编程，使之在栅极绝缘体210的第一存储区域和第二存储区域中的至少一个区域中存储电荷，并且第一源极/漏极区域202或者第二源极/漏极区域204可以作为源极区域进行工作，从而多比特单元201可具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)并且可编程的多比特单元可以减小的漏源电流进行工作。
图2A图示说明了在沟道206中的Vt2接近于第一源极/漏极区域202和在沟道206中的Vt1接近于第二源极/漏极区域204。然而，本发明并不限制于此。在一个实施例中，Vt1可接近于第一源极/漏极区域。根据本发明的教导，Vt2和Vt1都可以根据多比特单元的工作方向而变化。采用这样一种方式，就可以将多个比特存储于多比特单元201中。
图2B是适用于解释通过对本发明的多比特单元201的MOSFET的编程以获得本发明实施例的方法的示意图。正如图2B所示，该方法包括以反向对MOSFET进行编程。以反向对MOSFET进行编程包括将第一电势V1施加于MOSFET的漏极区域204。在一个实施例中，将第一电势V1施加于MOSFET的漏极区域204包括将MOSFET的漏极区域204接地，正如图2B所示。将第二电势V2施加于MOSFET的源极区域202。在一个实施例中，将第二电压势V2施加于MOSFET的源极区域202包括将高的正电势(VDD)施加于MOSFET的源极区域202，正如图2B所示。将栅极电势VGS施加于MOSFET的栅极208。在一个实施例中，栅极电势VGS包括小于第二电压势V2但足以在漏极区域204和源极区域202之间的MOSFET沟道206中建立传导的电势。正如图2B所示，向MOSFET施加第一、第二和栅极电势(分别为V1、V2和VGS)就会使得热电子注入于邻近源极区域202的MOSFET的栅极氧化层210中。换句话说，施加第一、第二和栅极电势(分别为V1、V2和VGS)就为在沟道206中流动的电荷载流子(即，电子)提供了足够的能量，一旦电荷载流子积聚在源极区域200附近，就使得大量电荷载流子激发进入邻近源极区域202的栅极氧化层210中。于是，电荷载流子就变成俘获的载流子。
在本发明的一个实施例中，上述方法通过随后在读取操作编程状态中以正向对MOSFET进行操作来继续。因此，读取操作包括将源极区域202接地并以VDD的一部分电压对漏极区域进行预充电。如果器件可以采用与栅极相耦合的字线寻址的话，则它的导电性可以根据在栅极绝缘体中是否存储电荷来确定。即，栅极电势可以通过字线216施加于栅极208，以便于在源极和漏极区域之间形成导通的沟道，正如寻址和读取常规DRAM单元所进行的。
然而，现在处于编程状态中，MOSFET的导通沟道206将具有邻近漏极区域204的第一电压阈值区域(Vt1)和邻近源极区域202的第二电压阈值区域(Vt2)，正如结合图2A所作的详细解释和讨论那样。根据本发明的教导，Vt2具有大于Vt1的电压阈值，这是由于热电子217注入到邻近源极区域202的MOSFET的栅极氧化层210中的缘故。
图2C是表示在第二源极/漏极区域204处检测的电流信号(Ids)对于在第二源极/漏极区域204和第一源极/漏极区域202之间所建立的电势或者漏极电压(VDS)之间的关系图形。在一个实施例中，VDS表示在漏极区域204和源极区域202之间所建立的电势。在图2C中，曲线D1表示常规MOSFET的导通行为，该常规MOSFET不是根据本发明所教导的进行编程。曲线D2表示根据本发明所教导的可编程MOSFET的导通行为，正如结合图2A所讨论的。正如图2C所示，对于特定的漏极电压VDS来说，在可编程MOSFET(曲线D2)的第二源极/漏极区域204所检测到的电流信号(IDS2)明显小于在没有根据本发明教导进行编程的常规MOSFET(曲线D1)的第二源极/漏极区域204所检测到的电流信号(IDS1)。这还是由于在本发明的可编程MOSFET的沟道206具有两个电压阈值区域以及由于电荷俘获于邻近第一源极/漏极区域202的栅极氧化层217中，使得邻近第一源极/漏极区域202的电压阈值Vt2高于邻近第二源极/漏极区域的电压阈值Vt1这些事实而产生的。
最近，已经研究将上述部分效应应用于不同的器件结构，例如，闪存中的NROM。在以色列和德国所开展的研究工作是基于采用在非常规闪存器件结构中的氮化硅层中所俘获的电荷(见，B.Eitan等人所发表的、题为“Characterizationof Channel Hot Electron Injection by the Subthreshold slope of NROM device”，IEEE Electron Device Lett.，Vol.22，No.11，pp.556-558，(2001年11月)；B.Etian等人发表的、题为“NROM：A novel localized Trapping，2Bit Nonvolatile MemoryCell”，IEEE Electron Device Lett.，Vol.21，No.11，pp.543-545，(2000年11月)。电荷在氮化硅栅极绝缘体中的俘获是MNOS存储器件中所使用的基本机制(见，S.Sze所著的、题为“Physice ofSemiconductor Devices”，Wiley N.Y.1981年出版，pp.504-506)，电荷在氧化铝栅极中的俘获是MIOS存储器件中所使用的机制(见，S.Sze所著的、题为“Physice of Semiconductor Devices”，WileyN.Y.1981年出版，pp.504-506)，以及本发明的发明人先前已经讨论的在栅极绝缘体中电荷在孤立点处俘获的缺陷(见，L.Forbes和J.Geusic的、题为“Memoryusing insulator traps”的美国专利6,140,181，2000年10月31日公告)。
与上述工作相比较，本发明披露了对MOSFET进行反向编程以在邻近于第一或者第二源极/漏极区域的栅极绝缘体中的第一或者第二存储区域中俘获电荷。该MOSFET可以两个方向进行编程和工作，使得MOSFET可以具有1bit/1F2的存储密度。该MOSFET可以第一或者第二源极/漏极区域中的一个区域作为源极来工作，使得在邻近于作为源极所使用的第一或第二源极/漏极区域的第一或第二存储区域中的栅极绝缘体中所俘获得电提供减小的漏源电流。具有1bit/1F2存储密度的MOSFET是基于DRAM技术的改进。
现有的DRAM技术一般都是采用氧化硅作为栅极绝缘体。此外，在常规DRAM器件中的重点在于试图最小化在氧化硅栅极绝缘体中所俘获的电荷。根据本发明的教导，可以使用多种绝缘体来俘获电荷，它比氧化硅更加有效。即，在本发明中，垂直多比特存储单元使用在栅极绝缘体中所俘获的电荷，该栅极绝缘体可包括诸如湿的氧化硅、氮化硅、氮氧化硅SON、富氧化硅SRO、氧化铝Al2O3、诸如氧化物以及氮化硅，或者氧化物以及氧化铝之类绝缘体的复合层、或者诸如氧化物-氮化物-氧化物之类的多层。氧化硅的电荷俘获效率可以低于不是氮化硅或者氧和氮化硅的复合层的情况。
图3A根据本发明教导图示说明了一种垂直NROM 301，它可具有每一光刻特征平方(1F2)单位区域1比特的存储密度。正如图3A所示，垂直NROM301包括从基片300向外延伸的垂直金属氧化物半导体场效应晶体管(MOSFET)301。该MOSFET 301具有第一源极/漏极区域302，其中在n沟道该实施例中包括与n型掺杂区域层叠的重掺杂(n+)n型区域。MOSFET 301包括类似结构的第二源极/漏极区域306。沟道区域305分别位于第一和第二源极/漏极区域302和306之间的垂直柱体中。正如在图3A所示的实施例中，栅极309通过栅极绝缘体307与沟道区域305相隔开，栅极309位于沟道区域305的相反方向的沿着垂直柱体的一侧。在图3所示的实施例中，栅极绝缘体307包括由氧化物-氮化物-氧化物(ONO)组合物所形成的栅极绝缘体307。在以下所讨论的另一选择实施例中，栅极绝缘体307包括选自由湿氧化法所形成的二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SON)、富氧化硅(SRO)和富氧化铝(Al2O3)硅所组成的组中的栅极绝缘体。在一个实施例中，栅极绝缘体307具有的厚度大约为10纳米(nm)。在其它实施例中，栅极绝缘体307包括选自由富氧化铝硅绝缘体，包括纳米颗粒硅的富氧化硅、包括纳米颗粒碳化硅的二氧化硅绝缘体，以及碳氧化硅绝缘体所组成的组中的栅极绝缘体307。在还有一个实施例中，栅极绝缘体307包括选自由氧化物-氧化铝(Al2O3)-氧化物复合层，以及氧化物-碳氧化硅-氧化物复合层所组成的组中的复合层的栅极绝缘体307。在还有一个实施例中，栅极绝缘体307包括具有选自硅(Si)、钛(Ti)和钽(Ta)材料中的两个或多个材料的复合层或者非化学计量的单层的栅极绝缘体307。
图3B图示说明了图3A所示的垂直NROM器件的电等效电路。正如图3B所示，第一传输线304与第一源极/漏极区域302相耦合。第二传输线311与第二源极/漏极区域306相耦合。由317所示的圆圈表示在栅极绝缘体307中所俘获的电荷。于是，在图3A所示的实施例中，栅极绝缘体包括ONO层，阱317表示电子可存储于ONO栅极绝缘体307的氮中的位置。
根据本发明的教导，垂直MOSFET是一个可编程MOSFET，它在栅极绝缘体307的第一存储区域340和第二存储区域350中至少一个区域中具有可编程的电荷。在图3A所示的实施例中，第一存储区域340邻近于或者靠近第二源极/漏极区域306，而第二存储区域350邻近于或者靠近第一源极/漏极区域302。指定的第一或第二存储区域提供在图3A所示实施例中的特定关系的参考，但这并不试图限制与此，而替换地，第一存储区域可以与第一源极/漏极区域相关联，第二存储区域可以与第二源极/漏极区域有关。
根据本发明的教导和以下更加详细的讨论，垂直MOSFET 301可以第一或第二方向工作，即，第一和第二模式。也就是说，垂直MOSFET 301可以第一源极/漏极区域302或者源极/漏极区域306作为源极区域来工作。正如本领域中的技术人士阅读本发明后所理解的那样，当读取分别存储于第一或者第二存储区域340和350中的可编程电荷状态时，垂直MOSFET可以减小的漏源电流来工作。
例如，在一个实施例中，第一操作模式中MOSFET的第一源极/漏极区域用作源极区域，而MOSFET的第二源极/漏极区域用作漏极区域，第二操作模式中MOSFET的第一源极/漏极区域用作漏极区域，而MOSFET的第二源极/漏极区域用作源极区域。
正如本领域中的技术人士阅读本发明后所理解的那样，以及根据本发明的教导，在一个实施例中，垂直MOSFET具有每一光刻特征平方(1F2)单位区域1比特的存储密度，因为可以将一比特写入或者存储于第一存储区域340和第二存储区域350，也可以从第一存储区域340和第二存储区域350读取一比特。于是，在部分实施例中，MOSFET包括在第一存储区域340和第二存储区域350中编程的电荷。
正如本领域中的技术人士阅读本发明后所理解的那样，在MOSFET是以邻近的第一源极/漏极区域302或者第二源极/漏极区域306作为源极区域工作时，在第一存储区域340和第二存储区域350中至少一个区域中编程的电荷可建立一个高的电压阈值。也就是说，在本发明的一个实施例中，沟道区域具有邻近于第一源极/漏极区域的第一电压阈值区域(Vt1)，以及邻近于第二源极/漏极区域的第二电压阈值区域(Vt2)，这将随着MOSFET的工作方向而变化，例如，现在是以第一还是以第二源极/漏极区域302和306作为源极区域而进行操作。
在一个实施例中，在沟道中的第二电压阈值区域(Vt2)接近于第一源极/漏极区域，而在沟道中的第一电压阈值区域(Vt1)接近于第二源极/漏极区域。如果在图3A所说明实施例中的第二存储区域中存储电荷，则在MOSFET以第一源极/漏极区域作为源极区域工作时Vt2所具有的电压阈值比Vt1高。
于是，图3A和3B以实施例图示说明了从原先垂直晶体管到现在沿着具有ONO栅极结构(一实施例中)形成NROM型器件的变化。当对器件施加反向应力时，氮化层用作第一和第二电荷存储区域。晶体管可以正向导通的方向寻址和读取，在作为源极使用的第一或第二源极/漏极区域附近，存储于第一或第二存储区域中的电荷将会使正向电流产生很大的变化。以任一方向对由等效电路3B所表示的这些晶体进行施加应力或进行测试，从而电荷可以存储于沟道的任一端。这就使得各个晶体管都具有存储两比特数据的能力和以每单位区域比特而论的高存储密度。
图4A图示说明了根据本发明教导的部分存储器阵列400。图4A所示的存储器显示了根据本发明教导形成的多个垂直柱体、垂直多比特存储单元，和/或垂直MOSFET 401-1和401-2。正如本领域中的技术人士阅读本发明后所意识到的那样，以从基片403向外延伸的列和行的形式来形成多个垂直柱体。正如图4A所示，多个垂直支柱，401-1和402-2由多个沟430相隔开。根据本发明的教导，多个垂直支柱401-1和402-2可作为晶体管使用，并分别包括第一源极/漏极区域402-1和402-2。第一源极/漏极区域402-1和402-2与第一传输线404相耦合。正如图4A的实施例所示，第一传输线404包括形成在垂直晶体管401-1和401-2的列之下的嵌入式第一传输线。第二源极/漏极区域406-1和406-2分别与第二传输线411相耦合。于是，这些器件就可以诸如DRAM阵列的阵列结构来形成，并采用位线或者数据线作为公用的源线和公用的金属引线。
正如图4A所示，沟道区域405设置在第一和第二源极/漏极区域之间。栅极407可以通过沿着垂直支柱401-1和401-2的列的沟430中的栅极绝缘体407与沟道区域405相隔开。在一个实施例中，根据本发明的教导，栅极绝缘体407包括选自由湿氧化法所形成的二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SON)、富氧化硅(SRO)和氧化铝(Al2O3)所组成的组中的栅极绝缘体407。在另一实施例中，根据本发明的教导，栅极绝缘体407包括选自由富氧化铝硅绝缘体，包括纳米颗粒硅的富氧化硅、包括纳米颗粒碳化硅的二氧化硅绝缘体，以及碳氧化硅绝缘体所组成的组中的栅极绝缘体407。在另一实施例中，根据本发明的教导，栅极绝缘体407包括复合层407。在该实施例中，复合层407包括选自由氧化物-氧化铝(Al2O3)-氧化物复合层，以及氧化物-碳氧化硅-氧化物复合层所组成的组中的复合层407。在另一实施例中，复合层407包括选自硅(Si)、钛(Ti)和钽(Ta)材料中的两个或多个材料的复合层407或者非化学计量的单层。在另一个实施例中，根据本发明的教导，栅极绝缘体407包括氧化物-氮化物-氧化物(ONO)的栅极绝缘体407。
图4B图示说明了图4A所示部分存储器阵列的电等效电路400。正如图4B所示，形成了多个垂直多比特单元401-1、401-2、401-3，...，401-N。各个垂直多比特单元401-1、40-2、401-3，...，401-N都包括第一源极/漏极区域402，第二源极/漏极区域406，以及在第一和第二源极/漏极区域之间的沟道区域405，以及通过栅极绝缘体407与沟道区域相隔开的栅极409。由417所显示的第一和第二存储区域存在于栅极绝缘体中，正如本文所描述的。
图4B还图示说明了多个第一和第二传输线、位线或数据线404和411，它们分别与各个垂直多比特单元401-1、40-2、401-3，...，401-N的第一和第二源极/漏极区域402和406相耦合。在一个实施例中，正如图4B所示，多个第一和第二传输线、位线或数据线404和411分别沿着存储器阵列的列方向与第一和第二源极/漏极区域402和406相耦合。多个字线，例如，在图4B中的字线413-1、413-2、413-3，...，413-N沿着存储阵列的行方向与各个多比特单元的栅极409相耦合。
图4B所示的电等效电路显示了在阵列中的电连接。多个第一和第二传输线、位线或者数据线，404和411，形成实质的地，其中根据晶体管的工作方向将其中之一接地。晶体管被通过使一条线接地并施加栅极和漏极电压来对晶体管施加应力。为了能读取这一状态，漏极和地可以互换，并且可以确定晶体管的导电性。另外，可以相反的方向对器件施加应力和进行读取。
例如，在一个实施例中，第一写入模式，即，以第一方向编程，包括使得热电子注入一个或多个垂直MOSFET的栅极绝缘体并且在邻近于第二源极/漏极区域的栅极绝缘体中的第一存储区域中俘获电荷。在该实例中，数据线411可以采用高的电势VDD来驱动，而其它数据线则保持接地电势。当使用与单元向关联的字线，如，413-1、413-2、413-3，...，413-N，来寻址所指定的多比特单元401-1、401-1、401-3，...，401-N时，就会产生热电子注入，从而在邻近于第二源极/漏极区域406的栅极绝缘体407中的第一存储区域417中俘获电荷。随后，当以第一方向读取多比特单元401-1、401-1、401-3，...，401-N时，数据线404可预充电至VDD的一部分电压，数据线411接地，以及使用单元相关联的字线，如，413-1、413-2、413-3，...，413-N，来寻址单元。现在，多比特单元401-1、401-1、401-3，...，401-N具有邻近于第一源极/漏极区域402的第一阈值电压区域(Vt1)和邻近于第二源极/漏极区域406的第二阈值电压区域(Vt2)，其中，Vt2大于Vt1，并且多比特单元401-1、401-1、401-3，...，401-N可以减小的漏源电流进行工作，其反映了邻近于第二源极/漏极区域406栅极绝缘体407中的第一存储区域417中所俘获到的存储电荷。
相反，多比特单元401-1、401-1、401-3，...，401-N可通过与上述讨论所相反的操作以第二方向来进行编程或者写入和读取。即，当以第二方向进行编程时，将高的电势(VDD)施加至垂直多比特单元的第一源极/漏极区域402，第二源极/漏极区域接地，而栅极电势施加至栅极，以便于在垂直多比特单元的第一和第二源极/漏极区域之间创建导通沟道。正如本领域中的技术人士阅读本发明后所意识到的那样，以第二方向编程包括使得热电子注入到第二存储区域中的一个或多个垂直多比特单元的栅极绝缘体中。这就包括了在邻近于第一源极/漏极区域的栅极绝缘体中的第二存储区域中俘获电荷，使得当多比特单元以第二方向进行读取时，多比特单元具有邻近于第一源极/漏极区域402的第一阈值电压区域(Vt1)和邻近于第二源极/漏极区域406的第二阈值电压区域(Vt2)。这里，Vt1大于Vt2，并且当第一源极/漏极区域402作为源极区域工作时，MOSFET可以减小的漏源电流进行工作。
采用这种方法，在沟道405任一端存储电荷。正如本领域中的技术人士根据本发明的教导所能理解的那样，在两个不同存储状态之间并没有任何冲突，因为当以饱和状态工作时，存储在漏极附近的电荷对晶体管的导电性没有任何影响。可以通过向栅极施加大的负电压并向第一和/或第二源极/漏极区域施加正电压来对器件进行擦除。在同一位置的栅极和第一或者第二源极/漏极偏置的一致性可以在该位置上的对晶体管进行擦除，但是单独的栅极偏置或者单独的第一和第二源极/漏极区域偏置都不足以打乱或者擦除在该阵列中的其它晶体管的电荷存储状态。这就产生各个晶体管能够存储两比特数据的能力以及就单位区域的比特而论产生较高的存储密度。
这里，当寻址多比特单元401-1、401-2、401-3，...，401-N时，它的导电性是由通过测量在邻近于作为源极区域的第一或第二源极/漏极区域的第一或第二存储区域中是否存储电荷来确定的，或者将其与参考或者虚拟单元相比较以及使用读出放大器检测来确定的。例如在美国专利No.5,627,785，5,280,205和5,042,011中讨论了DRAM读出放大器的工作，这些专利都授权转让Micron Technology有限公司，并通过参考合并与此。于是，可以采用在DRAM中所使用的常规方法来寻址和读取阵列，但是对多比特单元的编程则采用新颖的模式来进行。
写入和可擦除的特征将用于制造和对初始编程所有单元或者器件的测试过程中，使之在现场使用之前可以具有类似或者相匹配的导电性。同样，在参考或虚拟单元中的晶体管也都可以进行初始编程，使之具有相同的导电状态。根据本发明的教导，读出放大器能够检测单元或者器件特性中的小的差异，这些差异可以是在写入操作中在器件特性中的应力变化所引起的。
在一个实施例中，在邻近于第二源极/漏极区域的栅极绝缘体中俘获电荷包括当以第一方向读取多比特单元时将Vt2中的标称阈值电压增加大约0.5V。在一个实施例中，以第一和第二方向读取一个或多个MOSFET包括使用读出放大器来检测在集成漏极电流中的变化。当以第一方向读取时，邻近于第二源极/漏极区域406的第一存储区域中没有俘获电荷，在经过大约10ns的寻址时，多比特单元将在大约12.5μA的集成漏极电流中呈现出变化。
在一个实施例中，在邻近于第一源极/漏极区域402的栅极绝缘体中俘获电荷包括当以第一方向读取多比特单元时将Vt1中标称阈值电压增加大约0.5V。在一个实施例中，以第一和第二方向读取一个或多个MOSFET包括使用读出放大器来检测在集成漏极电流中的变化。当以第二方向读取时，邻近于第一源极/漏极区域的第二存储区域中没有俘获的电荷，因此在经过大约10ns的寻址时，多比特单元将在大约12.5μA的集成漏极电流中呈现出变化。
正如本领域中的技术人士阅读了本披露之后所能理解的那样，这类多比特单元的阵列也便于采用改进的DRAM技术来实现。根据本发明的教导，多比特单元的栅极绝缘体包括选自由湿氧化所产生较厚的SiO2层、SON氮氧化硅、SRO富氧化硅、Al2O3氧化铝、复合层以及具有阱的移植氧化层所组成的组中的栅极绝缘体。(见，L.Forbes和J.Geusic的、题为“Momery using insulatortraps”，Micron揭示97-0049，美国专利号6,140,181，2000年10月31日)。适用于地址译码和读出放大器的常规晶体管可以在使用氧化硅的正常薄的栅极绝缘体的步骤之后制造。
图5A-B和图6都用于图示说明使用在栅极绝缘体中的电荷存储来调制根据本发明教导的垂直多比特单元的导电性。也就是说，图5A-5B图示说明了根据本发明教导所制成的新颖多比特单元501的工作。同时，图6图示说明了传统DRAM单元601的工作。正如图5A所示，使栅极绝缘体502比常规DRAM单元中使用的厚，即，502等于或者大于10nm或者100(10-6cm)。在图5所示的实施例中，所说明的垂直多比特单元具有的尺寸为0.1μm(10-5cm)×0.1μm。该结构的电容，Ci，取决于介质常数，εi，(这里定义为0.3×10-12F/cm)，以及绝缘层的厚度，t，(这里定义为10-6cm)，使得Ci＝εi/t，Farads/cm2或者3×10-7F/cm2。在一个实施例中，将1012电子/cm2的电荷编程到垂直多比特单元的栅极绝缘体中的第一或第二存储区域。这就产生存储电荷ΔQ＝1012电子/cm2×1.6×10-19库仑。在该实施例中，在垂直多比特单元的阈值电压(ΔVt)中的最终变化大约为0.5V(ΔVt＝ΔQ/Ci或者1.6×10-7/3×10-7＝1/2V)。实际上，可编程垂直多比特单元或者改进的MOSFET是在邻近于作为源极区域的第一或第二源极/漏极区域的栅极绝缘体中具有俘获电荷的可编程的MOSFET，使得沟道区域具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，其中Vt2大于Vt1，并且Vt2邻近于作为源极区域的第一或第二源极/漏极区域，从而可编程MOSFET可以减小的漏源电流进行工作。对于在上述给定尺寸下的ΔQ＝1012电子/cm2来说，本发明的该实施例包含根据多比特单元的工作方向在邻近于第一或第二源极/漏极区域中任一个区域的垂直多比特单元的栅极绝缘体中俘获大约100个电子的电荷。
图5B有助于进一步说明本发明的新颖垂直多比特单元的导电行为。正如本领域中技术人士阅读本披露之后所能理解的那样，如果多比特单元是以1.0V的栅极电压驱动的并且在没有对栅极绝缘体充电情况下的标称阈值电压是1/2V，则如果在邻近于作为源极区域的第一或第二源极/漏极区域中的任意一个区域的栅极绝缘体中的存储区域充电，本发明的晶体管就会截止或者不导通。即，通过在具有尺寸0.1μm(10-5cm)×0.1μm的垂直多比特单元的栅极绝缘体中俘获大约100电子的电荷，就会使得垂直多比特单元的阈值电压上升至1.0V，并且1.0V的栅极电势不足以使得器件导通，即，Vt＝1.0V，I＝0。
相反，如果在没有对栅极绝缘体充电情况下的标称阈值电压是1/2V，则I＝μCox×(W/L)×((Vgs-Vt)2/2)或者12.5μA，而μCox＝μCi＝100μA/V2和W/L＝1。即，在邻近于作为源极区域的第一或第二源极/漏极区域中的任意一个区域的栅极绝缘体中的电荷存储区域没有充电时，具有上述尺寸的本发明的垂直多比特单元就可以产生电流I＝100μA/V2×(1/4)×(1/2)＝12.5μA。这样，在本发明中，邻近于作为源极区域的第一或者第二源极/漏极区域中的任意一个区域的栅极绝缘体中的非写入或者非编程存储区域能够传导12.5μA量级的电流，并且在邻近于作为源极区域的第一或第二源极/漏极区域中的任意一个区域的栅极绝缘体的其它存储区域中所存储的电荷将不会明显影响传导。如果在邻近于作为源极区域的第一或第二源极/漏极区域中的任意一个区域的栅极绝缘体中的特定存储区域充电，则垂直多比特单元就将不会导通。正如本领域中技术人士阅读本披露之后所能理解的那样，在DRAM阵列中所使用的读出放大器可以方便地检测在位线上这样的电流差异，如以上所讨论的。
通过比较，在常规DRAM中，将30fF(毫微微法拉)存储电容充电至50fC(毫微微库仑)，如果是以5ns读取这些存储器，则位线的平均电流仅为10μA。这可结合图6加以说明。正如图6所示，在存储电容器中存储电荷50fC相当于存储300,000个电子。
根据本发明的教导，在阵列中所使用的晶体管并不只是像DRAM阵列中传递器件这样的无源导通或者截止的开关，而是作为提供增益的有源器件。在本发明中，对于0.1μm×0.1μm的面积来说，将晶体管编程为“截止”仅仅只需要在邻近于作为源极区域的第一或第二源极/漏极区域中任意一个区域的栅极绝缘体的存储区域中大约100个电子的存储电荷。相反，如果垂直多比特单元的特定存储区域没有进行编程，即，其中没有存储所俘获的电荷，并且如果以10ns对晶体管进行寻址，则可提供12.5μA的电流。那么，所合成的漏极电流具有125fC的电荷或者800,000电子。这可与DRAM电容器50fC电荷相比较，仅相当于约300,000个电子。因此，在阵列中将晶体管用作具有增益的有源器件，而不仅仅用作开关，就可提供在栅极绝缘体中存储电荷的放大，在10ns的读取地址周期中可以从100放大到800,000个电子。
存储器件的保持取决于迁移率的衰减，这是对于可能永久的主要目的以及在零或者正栅极偏置下没有衰减的俘获电荷。还有一些设计考虑包含了采用SON和/或SRO绝缘体容易编程将会导致较短的保持时间。
在图7中，根据本发明教导图示说明了存储器件。该存储器件740包含了存储器阵列742、行和列的译码器744和748，以及读出放大器电路746。存储器阵列742是由根据本发明教导所制成的多个垂直多比特单元700所构成，它的字线780和位线760一般都分别排列成行和列。存储器阵列742的位线760连接着读出放大器电路746，而它的字线780连接着行译码器744。在地址/控制线上将地址和控制信号输入至存储器件740并连接到列译码器748、读出放大器电路746和行译码器744，并且用于在其它事件中获取对存储器阵列742读取和写入访问。
列译码器748通过在列选择线762上的控制和列选择信号连接着读出放大器电路746。读出放大器电路746接收指定给存储器阵列742的输入数据，并且通过输入/输出(I/O)数据线763输出从存储器阵列742中读取的数据。通过激励字线780(通过行译码器744)就能够从存储器阵列742的单元中读取数据，该字线将对应于字线的所有存储器单元与各个位线760相耦合，而位线定义了阵列的列。也可以激励一个或多个位线760。当特定的字线780和位线760被激励时，连接着位线列的读出放大器电路746就检测和放大通过给定垂直多比特单元而检测的传导，其中在读取工作中，给定单元的源极区域耦合着接地的阵列平面(未显示)，并通过测量在激励的位线760和参考线(可以是非激励位线)之间的电势差异在其位线760传递。例如，在美国专利No.5,727,785；5,280,205和5,042,011中讨论了存储器件读出放大器的工作，这些专利都已转让于Micron Technology公司，在此通过引用并包括与此。
图8是使用根据本发明所构成的垂直多比特单元812的电子系统或者基于处理器系统的方框图。也就是说，垂直多比特单元812使用改进的DRAM单元，正如结合图2至图4所作的详细解释和讨论的。基于处理器的系统800可以是计算机系统，过程控制系统或者任何其它采用处理器和相关存储器的系统。该系统800包括中央处理单元(CPU)802，即，微处理器，它可以通过总线820与垂直多比特单元812和I/O器件808通讯。必须注意到：总线820可以是通常在基于处理器的系统中所使用的一系列总线和桥连，但为了便于说明，以单一总线来加以说明总线820。图示说明了第二I/O器件810，但是这对实现本发明来说并不是必需的。基于处理器的系统800还可以包括只读存储器(ROM)814，以及还可以包括诸如软盘驱动器804和光盘(CD)ROM驱动器806之类的外围设备，这些外围设备也是通过总线820与CPU通讯的，正如本领域中所熟知的。
本领域中的技术人士应该意识到的是，还可以提供其它电路和控制信号，并且存储器件800可简化以有利于针对本发明。在NROM 812中至少一个垂直多比特单元包括了可编程MOSFET，该MOSFET具有在邻近于作为源极区域的第一或第二源极/漏极区域中的一个区域的栅极绝缘体中的电荷存储区域中所俘获的电荷，使得沟道区域具有第一电压阈值区域(Vt1)和第二电压阈值区域(Vt2)，其中Vt2大于Vt1，并且Vt2邻近于源极区域，从而可编程MOSFET可以减小的漏极电流工作。
应该理解的是，图8所示的实施例说明了使用本发明新颖存储器单元的电子系统电路的实施例。系统800的说明，正如图8所示，旨在提供对本发明结构和电路的一种应用的基本理解，并不试图用于作为对使用新颖存储器单元结构的电子系统的所有元件和性能的完整描述。此外，本发明也同样适用于使用本发明新颖存储器单元的任何大小和类型的存储器件800，并不试图限制于以上所描述的内容。正如本领域技术人士所能理解的那样，这类电子系统可以单个封装的处理单元来制成，或者甚至于在单一半导体芯片上，以便于减小在处理器和存储器件之间的通讯时间。
包含本发明新颖存储器单元的应用，正如在本披露中所讨论的，可以包括适用于在存储器模块、设备驱动器、电源模块、通讯模块、处理器模块和专用模块中所使用的电子系统，并且可以包括多层、多芯片模块。这类电路还可以包括各种电子系统的子元件，例如，时钟、电视、电话、个人计算机、汽车、工业控制系统、飞机以及其它等等。
结论
良好建立的DRAM技术和阵列的改进使用将有助于实现廉价存储器件。从上述讨论中可以看到，两个晶体管将占用4F平方的区域，或者每个晶体管至少具有2F平方的区域。由于各个晶体管可以存储2比特，因此数据存储密度为每1F平方区域1比特。“F”是在特定CMOS技术中的最小可分辩光刻尺寸。如果特定CMOS技术的0.1微米，则数据存储的密度就可达到每一平方厘米10G比特。
应该理解的是，上述讨论旨在仅用于解释，并不是限制。本领域技术人士一旦阅读了本说明书之后，许多其它实施例将是显而易见的。因此，本发明的范围应该参考后附的权利要求所确定的，并且包含权利要求所赋予等效的全部范围。

Claims (64)

1.一种垂直多比特单元，它包括：
从基片向外延伸的垂直金属氧化物半导体场效应晶体管(MOSFET)，所述MOSFET具有第一源极/漏极区域，第二源极/漏极区域，在第一和第二源极/漏极区域之间的沟道区域，以及通过栅极绝缘体与沟道区域相隔开的栅极；
耦合于第一源极/漏极区域的第一传输线；
耦合于第二源极/漏极区域的第二传输线；以及，
其中，所述MOSFET是编程MOSFET，它在栅极绝缘体中的第一存储区域和第二存储区域中至少一个区域具有编程的电荷，并且编程MOSFET通过将第一源极/漏极区域或者第二源极/漏极区域用作源极区域来进行操作，使得可编程MOSFET以减小的漏源电流进行操作。
2.根据权利要求1所述多比特单元，其特征在于，在第一操作模式中，所述MOSFET的第一源极/漏极区域作为源极区域，而所述MOSFET的第二源极/漏极区域作为漏极区域，在第二操作模式中，所述MOSFET的第一源极/漏极区域作为漏极区域，而所述MOSFET的第二源极/漏极区域作为源极区域。
3.根据权利要求1所述多比特单元，其特征在于，所述第一传输线包括嵌入式的位线。
4.根据权利要求1所述多比特单元，其特征在于，所述MOSFET包括在第一存储区域和第二存储区域中编程的电荷。
5.根据权利要求1所述多比特单元，其特征在于，所述第一存储区域邻近于所述第一源极/漏极区域，而所述第二存储区域邻近于所述第二源极/漏极区域。
6.根据权利要求5所述多比特单元，其特征在于，在所述MOSFET以邻近的第一源极/漏极区域或者第二源极/漏极区域作为源极区域工作时，在所述第一电荷存储区域和第二电荷存储区域中至少一个区域中编程的电荷可创建一高电压阈值。
7.根据权利要求1所述多比特单元，其特征在于，所述栅极绝缘体具有大约10nm的厚度。
8.根据权利要求7所述多比特单元，其特征在于，所述栅极绝缘体包括选自由湿氧化法所形成的二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SON)、富氧化硅(SRO)和富氧化铝(Al2O3)硅所组成的组中的栅极绝缘体。
9.一种垂直多比特单元，它包括：
从基片向外延伸的垂直金属氧化物半导体场效应晶体管(MOSFET)，所述MOSFET具有第一源极/漏极区域，第二源极/漏极区域，在第一和第二源极/漏极区域之间的沟道区域，以及通过栅极绝缘体与沟道区域相隔开的栅极；
与所述栅极相耦合的字线；
与第一源极/漏极区域相耦合的第一传输线；
与第二源极/漏极区域相耦合的第二传输线；以及，
其中，所述MOSFET是编程MOSFET，它具有在栅极绝缘体的第一存储区域和第二存储区域中至少有一个区域编程的电荷，并且编程MOSFET以第一源极/漏极区域或者第二源极/漏极区域作为源极区域进行操作，使得所述沟道区域具有邻近于所述第一源极/漏极区域的第一电压阈值区域(Vt1)和邻近于所述第二源极/漏极区域的第二电压阈值区域(Vt2)，并且这些电压阈值区域根据所述MOSFET的工作方向而变化。
10.根据权利要求9所述多比特单元，其特征在于，在所述沟道中的所述第二电压阈值区域(Vt2)邻近于所述第一源极/漏极区域，而所述第一电压阈值区域(Vt1)邻近于所述第二源极/漏极区域，并且当所述MOSFET以所述第一源极/漏极区域作为源极区域进行操作时，Vt2具有比Vt1高的电压阈值。
11.根据权利要求9所述多比特单元，其特征在于，所述栅极绝缘体具有大约10nm的厚度。
12.根据权利要求9所述多比特单元，其特征在于，所述栅极绝缘体包括选自由富氧化铝硅绝缘体，包括纳米颗粒硅的富氧化硅、包括纳米颗粒碳化硅的二氧化硅绝缘体，以及碳氧化硅绝缘体所组成的组中的栅极绝缘体。
13.根据权利要求9所述多比特单元，其特征在于，所述栅极绝缘体包括复合层。
14.根据权利要求13所述多比特单元，其特征在于，所述复合层包括选自由氧化物—氧化铝(Al2O3)—氧化物复合层，和氧化物—碳氧化硅—氧化物复合层所组成的组中的复合层。
15.根据权利要求13所述多比特单元，其特征在于，所述复合层包括选自硅(Si)、钛(Ti)和钽(Ta)中的两种或多种材料的复合层或非化学计量的单层。
16.根据权利要求9所述多比特单元，其特征在于，所述栅极绝缘体包括氧化物—氮化物—氧化物(ONO)的多层。
17.一种存储器阵列，它包括：
多个垂直多比特单元，它由基片向外延伸且由沟所隔开，其中，每个垂直多比特单元包括第一源极/漏极区域，第二源极/漏极区域，在第一和第二源极/漏极区域之间的沟道区域，以及通过栅极绝缘体与沟道区域相隔开的栅极；
多条第一数据线，它沿着所述存储阵列的列方向与各个多比特单元的第二源极/漏极区域相耦合；
多条字线，它沿着所述存储阵列的行方向与各个多比特单元的栅极相耦合；
多条第二数据线，它沿着所述存储阵列的列方向与各个多比特单元的第一源极/漏极区域相耦合；以及，
其中，至少一个多比特单元是编程MOSFET，它具有在栅极绝缘体的第一存储区域和第二存储区域中至少一个区域中编程的电荷，并且编程MOSFET以第一源极/漏极区域或者第二源极/漏极区域作为源极区域进行操作，使得可编程MOSFET以减小的漏源电流进行操作。
18.根据权利要求17所述多比特单元，其特征在于，所述多条第二数据线包括嵌入式的数据线。
19.根据权利要求17所述多比特单元，其特征在于，所述MOSFET包括在第一存储区域和第二存储区域中编程的电荷。
20.根据权利要求17所述多比特单元，其特征在于，所述第一存储区域邻近于所述第一源极/漏极区域，而所述第二存储区域邻近于所述第二源极/漏极区域。
21.根据权利要求20所述多比特单元，其特征在于，在所述MOSFET以邻近的第一源极/漏极区域或者第二源极/漏极区域作为源极区域工作时，在所述第一电荷存储区域和第二电荷存储区域中至少一个区域中编程的电荷可创建一高电压阈值。
22.根据权利要求17所述多比特单元，其特征在于，每个多比特单元的栅极绝缘体具有大约10nm的厚度。
23.根据权利要求17所述多比特单元，其特征在于，所述栅极绝缘体包括选自由湿氧化法所形成的二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SON)、富氧化硅(SRO)和富氧化铝(Al2O3)硅所组成的组中的栅极绝缘体。
24.根据权利要求17所述多比特单元，其特征在于，由基片向外延伸的所述多个垂直多比特单元是以等效于具有1.0光刻特征平方(1F2)尺寸的晶体管进行工作的。
25.一种存储器阵列，它包括：
多个垂直柱体，其在从基片向外延伸且以多个沟相隔开的行和列中形成，其中，作为晶体管的多个垂直柱体包括第一源极/漏极区域，第二源极/漏极区域，在第一和第二源极/漏极区域之间的沟道区域，以及通过沿着柱体的列方向的沟中的栅极绝缘体与沟道区域相隔开的栅极，其中，每个晶体管具有2光刻特征平方(2F2)的区域并能够存储2比特，使得各个晶体管的数据存储密度为每一光刻特征平方(1F2)1比特；
多条第一传输线，它沿着所述存储阵列的列方向与各个晶体管的第二源极/漏极区域相耦合；
多条字线，它沿着所述存储阵列的行方向与各个晶体管的栅极相耦合；
多条第二传输线，它沿着所述存储阵列的列方向与各个晶体管的第一源极/漏极区域相耦合；以及，
其中，所述MOSFET是编程MOSFET，它具有在栅极绝缘体的第一存储区域和第二存储区域中至少有一个区域编程的电荷，并且编程MOSFET以第一源极/漏极区域或者第二源极/漏极区域作为源极区域进行操作，使得所述沟道区域具有邻近于所述第一源极/漏极区域的第一电压阈值区域(Vt1)和邻近于所述第二源极/漏极区域的第二电压阈值区域(Vt2)，并且这些电压阈值区域根据所述MOSFET的工作方向而变化。
26.根据权利要求25所述多比特单元，其特征在于，在所述沟道中的所述第二电压阈值区域(Vt2)邻近于所述第一源极/漏极区域，而所述第一电压阈值区域(Vt1)邻近于所述第二源极/漏极区域，并且当所述MOSFET以所述第二源极/漏极区域作为源极区域进行操作时，Vt1具有比Vt2高的电压阈值。
27.根据权利要求25所述多比特单元，其特征在于，所述多条第一传输线包括嵌入式的数据线。
28.根据权利要求25所述多比特单元，其特征在于，所述MOSFET包括在第一存储区域和第二存储区域中编程的电荷。
29.根据权利要求25所述多比特单元，其特征在于，所述第一存储区域式邻近于所述第一源极/漏极区域，而所述第二存储区域邻近于所述第二源极/漏极区域。
30.根据权利要求29所述多比特单元，其特征在于，在所述MOSFET以邻近的第一源极/漏极区域或者第二源极/漏极区域作为源极区域工作时，在所述第一电荷存储区域和第二电荷存储区域中至少一个区域中编程的电荷可创建一高电压阈值。
31.一种电子系统，它包括：
处理器；和，
存储器件，它与所述处理器相耦合，其中所述存储器件包括存储器阵列，所述存储阵列包括：
多个垂直晶体管，它由基片向外延伸且由沟所隔开，其中，每个垂直晶体管包括第一源极/漏极区域，第二源极/漏极区域，在第一和第二源极/漏极区域之间的沟道区域，以及通过栅极绝缘体与沟道区域相隔开的栅极；
多条第一传输线，它沿着所述存储阵列的列方向与各个晶体管的第二源极/漏极区域相耦合；
多条字线，它沿着所述存储阵列的行方向与各个晶体管的栅极相耦合；
多条第二传输线，它沿着存储阵列的列方向与各个晶体管的第一源极/漏极区域相耦合；
字线地址译码器，它与多条字线相耦合；
第一地址译码器，它与多条第一传输线相耦合；
第二地址译码器，它与多条第二传输线相耦合；
读出放大器，它与所述多条第一和第二传输线相耦合；以及，
其特征在于，至少一个晶体管是编程MOSFET，它具有在栅极绝缘体的第一存储区域和第二存储区域中至少一个区域中编程的电荷，并且编程MOSFET以第一源极/漏极区域或者第二源极/漏极区域作为源极区域进行操作，使得所述沟道区域具有邻近于所述第一源极/漏极区域的第一电压阈值区域(Vt1)和邻近于所述第二源极/漏极区域的第二电压阈值区域(Vt2)，并且这些电压阈值区域根据所述MOSFET的工作方向而变化。
32.根据权利要求17所述多比特单元，其特征在于，在所述沟道区域中的第二存储区域(Vt2)邻近于所述第一源极/漏极区域，而在所述沟道区域中的第一存储区域(Vt1)邻近于所述第二源极/漏极区域，在所述MOSFET以第二源极/漏极区域作为源极区域工作时，Vt1具有比Vt2高的电压阈值。
33.根据权利要求25所述晶体管，其特征在于，所述多条第一数据线包括嵌入式的数据线。
34.根据权利要求25所述晶体管，其特征在于，所述MOSFET包括在第一存储区域和第二存储区域中编程的电荷。
35.根据权利要求25所述晶体管，其特征在于，所述第一存储区域邻近于所述第一源极/漏极区域，而所述第二存储区域邻近于所述第二源极/漏极区域。
36.根据权利要求29所述晶体管，其特征在于，在所述MOSFET以邻近的第一源极/漏极区域或者第二源极/漏极区域作为源极区域工作时，在所述第一电荷存储区域和第二电荷存储区域中至少一个区域中编程的电荷可创建一高电压阈值。
37.根据权利要求37所述电子系统，其特征在于，每个晶体管的栅极绝缘体包括选自由湿氧化法所形成的二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SON)、富氧化硅(SRO)和富氧化铝(Al2O3)硅所组成的组中的栅极绝缘体。
38.根据权利要求37所述电子系统，其特征在于，每个晶体管的栅极绝缘体包括氧化物—氮化物—氧化物(ONO)的绝缘体。
39.根据权利要求31所述电子系统，其特征在于，每个晶体管是以等效于具有小于1.0光刻特征平方(1F2)的尺寸的晶体管进行工作的。
40.一种对存储器进行操作的方法，它包括：
对一个或多个垂直MOSFET进行编程，其中所述垂直MOSFET从在DRAM阵列中的基片向外延伸，以具有每一光刻特征平方单位区域1比特的存储密度，其中，在DRAM阵列中的每个MOSFET包括第一源极/漏极区域，第二源极/漏极区域，在第一和第二源极/漏极区域之间的沟道区域，以及通过栅极绝缘体与沟道区域相隔开的栅极，并且其中对一个或多个垂直MOSFET进行编程包括以第一方向和第二方向对一个或多个垂直MOSFET进行编程，其中以第一方向和第二方向进行编程包括：
将第一电势施加于所述垂直MOSFET的第一源极/漏极区域；
将第二电势施加于所述垂直MOSFET的第二源极/漏极区域；
将栅极电势施加于所述垂直MOSFET的栅极；以及，
其中，将第一、第二和栅极电势施加于一个或多个垂直MOSFET包括使得将热电子注入到所述一个或多个MOSFET的栅极绝缘体中，从而编程的MOSFET具有在所述栅极绝缘体中的第一存储区域和第二存储区域的至少一个区域中编程的电荷，并且所述编程MOSFET以所述第一源极/漏极区域或者第二源极/漏极区域中作为源极区域进行工作。
41.根据权利要求40所述方法，其特征在于，当以第一方向进行编程时，将第一电势施加于所述垂直MOSFET的第一源极/漏极区域包括将所述垂直MOSFET的第一源极/漏极区域接地，将第二电势施加于所述第二源极/漏极区域包括将一高电势(VDD)施加于所述第二源极/漏极区域，以及将栅极电势施加于所述栅极，以在所述垂直MOSFET的第一和第二源极/漏极区域之间创建导通沟道。
42.根据权利要求41所述方法，其特征在于，所述方法还包括以第一方向读取在所述DRAM阵列中的一个或多个垂直MOSFET，其中以第一方向读取一个或多个垂直MOSFET还包括：
将所述第二源极/漏极区域接地；
将所述第一源极/漏极区域充电至VDD的一部分电压；以及，
将大约1.0V的栅极电势施加于所述栅极。
43.根据权利要求42所述方法，其特征在于，当以第一方向进行编程时，使得将热电子注入到一个或多个垂直MOSFET的栅极绝缘体中包括在邻近于所述第二源极/漏极区域的栅极绝缘体中的第一存储区域俘获电荷，使得在以第一方向读取所述MOSFET时，所述MOSFET具有邻近于所述第一源极/漏极区域的第一阈值电压区域(Vt1)和邻近于所述第二源极/漏极区域的第二阈值电压区域(Vt2)，其中Vt2大于Vt1，并且所述MOSFET以减小的漏源电流进行工作。
44.根据权利要求43所述方法，其特征在于，在邻近于所述第二源极/漏极区域的栅极绝缘体中俘获电荷包括当所述MOSFET以第一方向进行读取时将Vt2中的标称阈值电压增加大约0.5V。
45.根据权利要求44所述方法，其特征在于，以第一和第二方向读取一个或多个MOSFET包括使用读出放大器来检测合成漏极电流中的变化，并且当以第一方向读取时，若寻址大约10ns且在所述第一电荷存储区域中没有编程的电荷，则所述MOSFET将呈现出大约12.5μA的合成漏极电流变化。
46.根据权利要求44所述方法，其特征在于，当以第二方向进行编程时，将第一电势施加于所述垂直MOSFET的第一源极/漏极区域包括将一高电势(VDD)施加于所述垂直MOSFET的第一源极/漏极区域，将第二电势施加于所述第二源极/漏极区域包括将所述第二源极/漏极区域接地，以及将栅极电压势施加于所述栅极，以在所述垂直MOSFET的第一和第二源极/漏极区域之间创建导通沟道。
47.根据权利要求46所述方法，其特征在于，所述方法还包括以第二方向读取在所述DRAM阵列中的一个或多个垂直MOSFET，其中以第二方向读取一个或多个垂直MOSFET包括：
将所述第一源极/漏极区域接地；
将所述第二源极/漏极区域充电至VDD的一部分电压；以及，
将大约1.0V的栅极电压势施加于所述栅极。
48.根据权利要求47所述方法，其特征在于，当以第二方向进行编程时，使得将热电子注入到一个或多个垂直MOSFET的栅极绝缘体中包括在邻近于所述第一源极/漏极区域的栅极绝缘体的第二存储区域中俘获电荷，使得当所述MOSFET以第二方向进行读取时，所述MOSFET具有邻近于所述第一源极/漏极区域的第一阈值电压区域(Vt1)和邻近于所述第二源极/漏极区域的第二阈值电压区域(Vt2)，且Vt1大于Vt2并且所述MOSFET以减小的漏源电流进行工作。
49.根据权利要求48所述方法，其特征在于，在邻近于所述第一源极/漏极区域的栅极绝缘体中俘获电荷包括当所述MOSFET以第一方向进行读取时将Vt1中的标称阈值电压增加大约0.5V。
50.根据权利要求49所述方法，其特征在于，以第一和第二方向读取一个或多个MOSFET包括使用读出放大器来检测在合成漏极电流中的变化，并且当以第二方向读取时，若寻址大约10ns且在所述第二电荷存储区域中没有编程的电荷，则所述MOSFET将呈现出大约12.5μA的合成漏极电流变化。
51.一种形成存储器的方法，它包括：
形成垂直多比特单元，其中形成所述垂直多比特单元包括：
形成垂直金属氧化物半导体场效应晶体管(MOSFET)，它从基片向外延伸，所述MOSFET具有第一源极/漏极区域，第二源极/漏极区域，在第一和第二源极/漏极区域之间的沟道区域，以及通过栅极绝缘体与沟道区域相隔开的栅极；
形成第一传输线，它与第一源极/漏极区域相耦合；
形成第二传输线，它与第二源极/漏极区域相耦合；以及，
其中，形成所述MOSFET包括形成适用于编程以具有在栅极绝缘体的第一存储区域和第二存储区域中至少有一个区域中编程的电荷的MOSFET，并且该MOSFET以第一源极/漏极区域或者第二源极/漏极区域作为源极区域工作，使得编程的MOSFET以减小的漏源电流工作。
52.根据权利要求51所述方法，其特征在于，形成所述MOSFET包括形成所述MOSFET使得在第一操作模式中以所述MOSFET的第一源极/漏极区域作为源极区域而以所述MOSFET的第二源极/漏极区域作为漏极区域，并且在第二操作模式中以所述MOSFET的第一源极/漏极区域作为漏极区域而以所述MOSFET的第二源极/漏极区域作为源极区域。
53.根据权利要求51所述方法，其特征在于，形成所述第一传输线包括形成嵌入式的位线。
54.根据权利要求51所述方法，其特征在于，形成所述MOSFET包括形成适用于编程以具有在第一存储区域和第二存储区域中俘获的电荷的MOSFET。
55.根据权利要求51所述方法，其特征在于，形成所述MOSFET包括形成所述MOSFET使得所述第一存储区域邻近于第二源极/漏极区域而所述第二存储区域邻近于第一源极/漏极区域。
56.根据权利要求51所述方法，其特征在于，形成所述MOSFET包括形成所述MOSFET使得在所述第一电荷存储区域和所述第二电荷存储区域的至少一个区域中编程的电荷创建高电压阈值，并在所述MOSFET以所述第一源极/漏极区域或者所述第二源极/漏极区域中所邻近的一个区域作为所述源极区域进行工作时，以减小的漏源电流来工作。
57.根据权利要求51所述方法，其特征在于，形成所述MOSFET包括形成所述MOSFET使得所述栅极绝缘体所具有的厚度为大约10nm。
58.根据权利要求51所述方法，其特征在于，形成所述MOSFET包括形成所述MOSFET以具有选自由湿氧化法所形成的二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SON)、富氧化硅(SRO)和富氧化铝(Al2O3)硅所组成的组中的栅极绝缘体。
59.根据权利要求51所述方法，其特征在于，形成所述MOSFET包括形成所述MOSFET以具有选自由富氧化铝硅绝缘体，包括纳米颗粒硅的富氧化硅、包括纳米颗粒碳化硅的二氧化硅绝缘体，以及碳氧化硅绝缘体所组成的组中的栅极绝缘体。
60.根据权利要求51所述方法，其特征在于，形成所述MOSFET包括形成所述MOSFET以具有复合层栅极绝缘体。
61.根据权利要求60所述方法，其特征在于，形成所述具有复合层栅极绝缘体的MOSFET包括形成选自由氧化物—氧化铝(Al2O3)—氧化物复合层，和氧化物—碳氧化硅—氧化物复合层组成的组中的复合层栅极绝缘体。
62.根据权利要求60所述方法，其特征在于，形成所述具有复合层栅极绝缘体的MOSFET包括形成选自硅(Si)、钛(Ti)和钽(Ta)中两种或多种材料的复合层栅极绝缘体或者非化学计量的单层。
63.根据权利要求51所述方法，其特征在于，形成所述MOSFET包括形成所述MOSFET使得所述栅极绝缘体包括氧化物—氮化物—氧化物(ONO)的多层。
64.根据权利要求51所述方法，其特征在于，形成所述MOSFET包括形成具有每一光刻特征平方(1F2)1比特的数据存储密度的MOSFET。
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