CN1682352A - 电化学处理半导体基片的方法和形成电容器结构的方法 - Google Patents

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Abstract

本发明包括电化学处理半导体基片的方法。本发明包括一种电镀物质的方法。提供一种被限定第一区域(60)及第二区域(70)的基片。第一区域和第二区域可以通过单掩模的方法加以限定，因此，可以认为是彼此相关的自调整的。第一导电材料(50)是在基片第一区域形成的，第二导电材料(42)是在第二区域形成的。将第一和第二导电材料置于一种电解溶液中，同时对第一和第二导电材料提供电流。在将第一和第二导电材料置于电解溶液的过程中，所需物质即被选择性地电镀在第一导电材料上。本发明也包括形成电容器结构的方法。

Description

电化学处理半导体基片的方法和形成电容器结构的方法
技术领域
[0001]本发明涉及电化学处理半导体基片的方法。本发明包括电镀有关半导体结构材料的方法，并在若干具体方面涉及电镀有关半导体结构的铂及其它贵金属的方法。本发明也涉及形成电容器结构的方法。
发明背景
[0002]电容器用于许多半导体结构中，包括例如动态随机存储器(DRAM)器件。电容器包括一对彼此由介电材料分隔开的导电材料(常常称为存储结节(storage node)和电容器板)。这种导电材料因此是彼此电容耦合的。
[0003]已有各种各样的材料用于电容器结构的导电部件，包括例如金属、金属硅化物、金属氮化物和掺入导体的半导体材料(诸如掺入导体的硅)。特别能够适用于电容器结构的材料是所谓贵金属，包括例如铂、铑、铱和钌。利用贵金属的困难在于由这些金属构成图案结构。例如，如果利用铂来形成电容器结构的导电部件，就难以使铂构成所需形状的图案。
[0004]通常用于使铂构成图案的方法之一是进行化学机械抛光。但是，这种方法会沾污铂。这种沾污又会引起不理想的缺陷结构。
[0005]最好应当是发展一些新方法，能使贵金属形成半导体应用中所需的形状，而且特别理想的应该是，这种新方法能用于制造电容器结构。
[0006]尽管本发明受到上述应用的推动，但应该理解，除本申请在随后权利要求中明显列举范围之外，本发明并非局限于这些应用。
发明综述
[0007]本发明包括电化学处理半导体基片的方法。一方面，本发明包括在半导体基片上电镀某种物质的方法。构成具有限定第一和第二区域的基片。可以通过公用掩膜的方法限定此第一和第二区域，因此可认为第一和第二区域是彼此相关的自调整的(self-align1ed)。第一导电材料是在该基片第一区域形成的，第二导电材料是在第二区域形成的。将第一和第二导电材料置于一种电解溶液中，同时对第一和第二导电材料通电流。在将第一和第二导电材料置于该电解溶液过程中，使所需物质选择性电镀在与第二导电材料相关的第一导电材料上。
[0008]更具体地，本发明包括形成电容器结构的方法。
附图简要说明
[0009]现参考以下附图，将本发明优选实施方案描述如下。
[0010]图1是在本发明示范应用预处理段半导体结构图解示意剖面图。
[0011]图2是表示按照本发明示范在图1之后处理段的图1晶片段图。
[0012]图3是表示在图2之后处理段的图1晶片段图。
[0013]图4是表示在图3之后处理段的图1晶片段图。
[0014]图5是表示在图4之后处理段的图1晶片段图。
[0015]图6是表示在图5之后处理段的图1晶片段图。
[0016]图7是表示在图6之后处理段的图1晶片段图。
[0017]图8是表示在图7之后处理段的图1晶片段图。
[0018]图9是表示按照本发明另外方面在初期处理段上的一个晶片段图。
[0019]图10是表示在图9之后处理段的图9晶片段图。
[0020]图11是表示在图10之后处理段的图9晶片段图。
[0021]图12是表示在图11之后处理段的图9晶片段图。
[0022]图13是表示在图12之后处理段的图9晶片段图。
[0023]图14是表示在图13之后处理段的图9晶片段图。
[0024]图15是表示在图14之后处理段的图9晶片段图。
优选实施方案详细说明
[0025]参考图1-8描述本发明的第一组合示例情况。先参考图1，说明一片段的半导体结构10。结构10包括一个基座12。基座12例如可以包括一种半导电材料，诸如例如单晶硅。基座12可称作为一种半导体基片。为有助于阐明下述的权利要求，对术语″半导电基片″及″半导体基片″定义指的是包括半导电材料的任何结构，包括但不限于体相半导电材料诸如半导电晶片(单独的或其上包括其它材料的组合)、及半导电材料层(单独的或包括其它材料的组合)。术语″基片″指的是任何支撑结构，包括但不限于上述半导电基片。
[0026]基座12支撑着一对晶体管结构14及16。结构14包括晶体管门电路(transistor gate)18和一对源/漏极区20及22。结构16包括晶体管门电路24和一对源/漏极区26及28。晶体管门电路18及24可以包括例如构成了图案的叠层，该叠层包括栅氧化层及一层或更多层导电层。源/漏极区20、22、26及28可以相当于在基座12的半导电材料内的掺入n-型或p-型材料区。
[0027]侧壁垫片(sidewall spacers)30沿晶体管门电路18及24是侧壁延伸。侧壁垫片30可以包括例如二氧化硅及氮化硅中的一种或两种。
[0028]隔离区32在晶体管结构14及16之间延伸，并使晶体管结构14及16彼此电隔离。隔离区32可相当于例如浅槽(shallow trench)隔离区。因此，隔离区32可相当于在基座12的半导体材料内形成并充填有适宜绝缘材料诸如例如二氧化硅的一种沟槽。
[0029]导电材料的垫座(pedestal)34在与扩散区22的电触点之上和之中形成，而导电材料的另一垫座36则在与扩散区26的电连接(electricalconnection)点之上和之中形成。垫座34和36的导电材料可包括例如各种金属及/或掺入导体的硅。垫座34和36是任选的，本发明包括其中删除了垫座34和36的其它方面(未示出)。
[0030]在基座12上，以及在晶体管14及16，和垫座34及36上形成电绝缘材料的质体40。质体40可包括例如硼磷硅酸盐玻璃(BPSG)，或基本上由其或由其组成。
[0031]在质体40上形成导电材料42。导电材料42可包括钽和钨的一种或两种，或基本上由其组成或由其组成。在电沉积过程中，导电材料42最后将被用于运载穿越结构10的电势，并因此优选在包括图1晶片段的结构的整个上表面形成导电材料42。
[0032]带图案的掩模材料44在导电材料42上形成。掩模材料44可包括例如光致抗蚀剂；和可利用光刻工艺使之构成图案。带图案的掩模材料44具有在此延伸穿越的通路46和48。
[0033]参照图2，通路46和48被延伸穿越导电材料42，进入电绝缘质体40。在本发明所示的情况中，通路46及48被分别延伸至导电垫座34及36的上表面。利用一种适宜的蚀刻，可以使通路46及48延伸穿越导电材料42及绝缘材料40。在使通路46及48延伸穿越导电材料42之后，除去掩模层44(图1)。
[0034]参照图3，在导电材料42上及在通路46及48内形成导电材料50。在本发明所示情况中，导电材料50仅部分地充填通路46及48，因此使通路变窄。导电材料50包括不同于导电材料42的组合物；它能够包括例如铜、铂、铝及钨中的一种或多种，或基本上由其或由其组成。在下述权利要求项中，导电材料42及50之一可被称为是第一导电材料，而另一个则可称为是第二导电材料。
[0035]例如，采用溅射淀积的方法，能够形成导电材料50。作为另一个实施例，例如采用原子层淀积(ALD)的方法，能够形成导电材料50。例如材料50可以基本上由铂组成，而且能够利用ALD方法形成。
[0036]参照图4，脱除导电材料42上的导电材料50，但却使导电材料50保留在通路46及48内。这可利用例如湿蚀刻、干刻蚀及/或化学机械抛光的方法实现。
[0037]脱除导电材料42上的导电材料50之后，可以认为结构10具有二种类型的限定区域，即60及70，它们彼此不同之处在于，出现在该结构上表面的导电材料类型。第一限定区域60在其上表面具有导电材料42，第二限定区域70在其上表面具有导电材料50。在所示结构中，第二限定区70延伸于通路46及48之内，第一限定区60却不在这些通路内延伸。应当注意，术语第一及第二区的意义是可以反向的。因此，对结构10的另一种描述是，它包括限定第一区的70及第二区的60；第一导电材料50延伸于半导体基片的第一区，第二导电材料42延伸于该半导体基片的第二区60。
[0038]可以认为，图4的处理阶段包括在通路46及48内形成的第二导电材料50，而不是在第一导电材料42上形成。应当注意，可以利用第一及第二导电材料的术语作为区别材料42及50的标记方法，而不是表示形成材料42及50的排序。因此，在随后的权利要求中，材料50可以被称为第一材料，而导电材料42可被称为的第二导电材料。
[0039]参照图5，将导电材料42及50置于一种电解溶液80中。这可通过将结构10浸没在含该电解溶液的容器(未示出)内的方法实现。提供电源82，电连接于材料42及溶液80之间。利用电源82提供电压(或电流)，使电解溶液80中的物质电沉积(电镀)至导电材料50上。应当注意，该物质也可淀积至材料42上。电沉积对导电材料50(至少初期)是选择性的，以使在材料50上的电沉积快于在材料42上发生的任何程度的电沉积。可以将这种电沉积看成为，电解溶液80物质选择性地电镀至导电材料50上。如果在材料50及42两者上均有电沉积出现，则在材料50上电沉积形成的物质厚度，应比在材料42上电沉积的物质更厚，因为该物质主要电沉积在材料50上，而不在材料42上。
[0040]在材料50上电镀的物质可以包括一种或多种贵金属，诸如例如，铂、铑、铱及钌，或基本上由其或由其组成。具体地说，该材料可以包括铂、铑、铱、钌、钯、锇及钴中的一种或多种。
[0041]在溶液80中的物质电镀至导电材料50上的过程中，电解溶液80的电镀条件可以包括，pH值约0.5-12，导电率约25-140毫西门子，温度约20-90℃。在此电镀过程中可以通过电源82施加脉冲波形电力。只要相对于溶液80内物质体相浓度补足淀积物质的表面浓度，在脉冲之间造成足够的间歇时间，则脉冲波形就能够使物质的保护涂层电镀至材料50上。优选的是，波形的正向(负电位)脉冲应足够短，以避免边界层消失及随后形成电镀物质的表面浓度梯度。
[0042]最后从溶液80电镀至导电材料50的物质，可以是存在于溶液80中的一种盐。例如，如果从溶液80电镀至导电材料50上的是铂，则初期在溶液80内的铂可以是一种或多种铂盐。
[0043]可以通过各种机理，达到在与导电材料42相关的导电材料50上电沉积的选择性。例如，可以选择材料42及50，使材料42对电镀其上的物质要求过电压(over-potential)比材料50所要求的更高。这可以通过与材料50相关的材料42的组合物实现。例如，可以选择材料42，使其与材料50相关的电沉积物质的成核作用、生长性能或粘着性能欠佳。另一方面，或另外，通过在将结构10置于溶液80中时在材料42上构成稳定的氧化物或其它保护层(未示出)来保护该材料的方法，可以实现在材料50上的选择性电沉积，(因为术语″稳定″表示在暴露于溶液80中的整个过程中材料42上保留有这种保护层或氧化物)。这种保护层可以减弱甚至阻止在导电材料42上发生的电沉积。在某些情况下，可在将材料42置于溶液80中之前形成这种保护层，在另一些情况下，可在将材料42置于溶液80中时形成这种保护层。
[0044]在各种情况下，导电材料50可包括钨，或基本上由钨组成或由钨组成；导电材料42可以包括钽，或基本上由钽组成或由钽组成。在另外一些情况下，导电材料50可以包括铜及铂中的一种或两种，或基本上由其组成或由其组成；导电材料42可以包括钨，或基本上由钨组成或由钨组成。在又另外一些情况下，导电材料50还可以包括铜、铂及铝中的一种或两种，或基本上由其组成或由其组成；导电材料42可以包括钽，或基本上由钽组成或由钽组成。
[0045]在某些情况下，导电材料50可以包括在将其置于电解溶液80之前，在其上形成氧化物或其它保护层的一种组合物。对于这种情况，最好能够在电沉积之前脱出导电材料50上的保护层。如果，例如导电材料50包括钨，而且其上形成了一种氧化物，在放置导电材料50至电解溶液80中之前，用氢氟酸可脱出这种氧化物。对于另一种情况，在这种氧化物置于电解溶液80中的过程中，通过发生的氧化还原过程，可以脱除这种氧化物。
[0046]参照图6，结构10由在将物质90选择性地电镀于与导电材料42相关的导电材料50上后得以说明。对于本发明所示的情况，物质90仅是在导电材料50上的。因此，将物质90电镀至与导电材料42相关的导电材料50上的选择性达到了100％。但是，应当明白，本发明还包括其中与材料42相关的材料50的电沉积选择性小于100％的其它情况。
[0047]如前所述，物质90可以包括一种或多种贵金属，诸如例如铂、铑、铱及钌中的一种或多种，或基本上由其组成或由其组成。在某些情况下，物质90可以包括铂、铑、铱、钌、钯、锇及钴中的一种或多种，或基本上由其组成或由其组成。
[0048]具体地说，可以认为，物质90是一种在半导体基片上选定区域已形成的含金属层。应当注意，可以认为物质90在基片选定区域70已经形成，即使在与材料42相关的材料50上的电沉积选择性小于100％。物质90的电镀可以使这种物质比用其它方法构成的更保形(moreconformally)。如果起始层50初期是高度保形的，则能够增强层90的保形性，例如如果层50是通过ALD方法构成的，就会如此。
[0049]参照图7，从质体40上脱除导电材料42(图6)。这种脱除可通过例如化学机械抛光方法实现。在化学机械抛光过程中，在通路46及48内可形成一层防护材料(未示出)，以阻止碎片落入通路中。适宜的防护材料可以包括光致抗蚀剂。在利用适宜的蚀刻及/或抛光进行化学机械抛光后，可以脱除该光致抗蚀剂。
[0050]跨越结构10上表面的化学机械抛光，形成了一层平整的上表面92。
[0051]参照图8，在质体40及通路46和48内形成一对100层及102层。层100是一层介电材料，层102是一层导电材料。层100的介电材料可以包括二氧化硅、氮化硅、五氧化二钽中的一种或多种，或基本上由其组成或由其组成，以及其它本领域已知适合用于电容器结构中的介电材料。层102的导电材料可以包括例如金属(诸如例如铂、铜及铝)、合金(诸如铜/铝合金)、导电组合物(诸如金属硅化物及/或掺入导体的硅)、及被认为适合加入至电容器结构的其它导电材料。通过介电材料100使物质90与导电层102分隔开，并使之与层102的导电材料电容耦合。因此，由所示结构中的层50、90、100及102形成了一对104及106电容器结构。
[0052]可以把这种电容器结构104通过晶体管14与位线(bitline)连接(未示出)，从而将其插入DRAM(动态随机存储器)阵列(array)中。同样，可以通过晶体管16使电容器106与位线连接(未示出)，并也可将其插入DRAM阵列中。可以认为，电容器104与晶体管结构14一起，包括一种DRAM单元(cell)，同样可以认为，电容器106与晶体管16一起，包括DRAM单元。
[0053]可以认为，图4的区域70是与区域60相关自调整的，因为这些区域同时是通过公用掩模(图1的掩模44)限定的。另外，可以认为，区域70是与区域60相关两维意义的两种自调整，也可以是三维意义的(第三维是在区域70中形成的通路深度)。可以认为，图5-7的处理是在一个与另一区域相关的自调整区域上，选择性电镀一种材料(所述一个区域是所示实施方案中的区域70，所述另一个区域是区域60)。尽管两种类型自调整区域是按所示方法形成的，但对它应理解为可能形成两种以上类型的区域。
[0054]尽管本发明所示实施方案包括在与另一相关的两自调整区域中一个区域上选择性地电镀一种材料，但对它应理解的是，本发明能应用于非电镀的场合。例如，本发明能应用于阳极化以使表面光滑、或应用用于氧化以形成所需要的绝缘材料。如果在部分脱除材料50及42中一种或两种的条件下，将材料50及42置于一种电解溶液中，用图4及5的处理方法，可实现阳极化。这种脱除能够使材料的粗糙表面平滑，能够有效地抛光这些材料。具体地说，彼此相关的材料50及42中的一种能够被选择性地电抛光。例如，能够选择性地抛光与材料42相关的材料50。然后利用电抛光后的材料50在其上电镀材料90(图6)，随后能使之插入一种电容器结构中，诸如图8所示结构。术语″选择性地被抛光″表示，对第一种材料的抛光速率快于对第二种材料的抛光速率，并能包括100％选择性(即其中对第二材料没有进行抛光的情况)，或小于100％选择性。用于阳极化的条件一般包括，利用一种酸性或碱性pH值的、及其中有一种或多种表面活性剂的电解溶液。通过例如利用电解溶液中的磷酸或硝酸可形成适宜的酸性pH值。
[0055]本发明采用图4及5的处理方法，可用于氧化一种材料。如果在氧化其一种或两种材料的条件下，将导电材料50及42置于一种电解溶液中，这种氧化可使该导电材料转化为绝缘材料。本发明包括几种应用，其中两自调整区域中的一个(例如图4的区域70)，包括一种被选择性氧化的导电材料(如图4的材料50)，它是与被两自调整区域之另一区域(如图4区域60)所包括的一种导电材料(如图4材料42)相关的。术语″被选择性氧化″表示，第一材料的氧化速率快于第二材料氧化速率，且可包括100％选择性(即其中没有对第二材料氧化的应用)、或小于100％选择性。在具体应用中，由或基本上由结晶Ta2O5组成的介电材料，是由包括Ta及/或TaN，或基本上由其组成或由其组成的第一材料，通过将第一材料置于使其转化为Ta2O5的电化学处理的方法而形成的。可将这种介电材料插入一种电容器结构中。
[0056]图9-14说明本发明的另外一些情况。在参照图9-14中，凡适宜之处，均利用与描述图1-8中所用相同的编号。
[0057]先参考图9，说明半导体结构200的一个片段。结构200包括前面参考图1所描述的基座12及电容器结构14及16。结构200也包括前面参考图1所描述的绝缘区32，及垫座34及36。另外，结构200还包括前面参考图1所描述的质体40及导电材料42。
[0058]在结构200的导电材料42上形成掩模材料202。对掩模材料202构成图案，使之具有由此延伸穿越的通路204及206。掩模材料202可以类似于参考图1所述的掩模材料44，但在所示实施方案中所不同的是，通路204及206比图1实施方案的通路46及48更宽。
[0059]参照图10，通路204及206被延伸通过导电材料42，进入电绝缘材料40。随后，脱除掩模材料202(图10)。通路204及206被延伸进入质体40，至约在垫座34及36最上表面的一个高位水平。因此，使垫座34及36的最上表面，分别处于通路204及206的底边上。在本发明特定情况下，垫座34及36两者均可包括铂，因此，可以使通路204及206向下延伸进入质体40至某一高位水平，在此水平使垫座34及36的铂处于通路内。
[0060]参照图11，将导电质体50形成在通路204及206内，并越过导电材料42的上表面。图11的结构类似于上述参考图3的结构10，但不同的是，通路204及206比图3所示的通路46及48更宽，而且表明图11的导电材料50比图3结构所示的更厚得很多。
[0061]参照图12，使材料50受到各向异性的蚀刻(或换句话说，定向蚀刻)。这样使材料50成型为所示垫片结构。在后续处理中(如下所述)材料50将被脱除，因此可以认为该垫片是牺牲性的垫片。
[0062]可以认为图12的结构200有3种受暴露的导电表面。具体地说，一种受暴露的导电表面是导电材料42的最上表面，第二种受暴露的导电表面是导电材料50的上表面，和第三钟受暴露的导电表面相当于垫座34及36的上表面。这三种导电表面可以全是彼此不同的，或在具体实施方案中，这三种类型中两种表面可以在组合物上彼此相同。例如材料50可以在组合物上是同于垫座34及36的。在一示范实施方案中，材料50及垫座34及36可以都包括铂。在其它一些示范实施方案中，材料50可以是在组合物上同于材料42而不同于垫座34及36的。例如，垫座34和36可以各基本上由Pt及/或Rh组成，而材料50及42两者可以基本上由钨组成。
[0063]在具体实施方案中，材料42及50将不同于垫座34及36的材料。在这些实施方案中，图12的结构200可以受到类似于前面参考图4所述的电解处理，以选择性地电镀一种与材料42及50相关的物质至材料垫座34及36上。因此，可以在通路204及206内选择性地电镀该物质。在这样的电镀过程中，导电材料42、50及34优选一起形成一层连续的导电表面(即导电桥)，延伸跨越包括片段200的晶片。类似于如上参考图5所述的结构，将导电表面通过导电材料42连接至晶片外部电源上。
[0064]图13说明在通路204及206内，选择性电镀一种物质210后的结构200(通路204及206示于图12中)。物质210可以包括如上述参照图6所示物质90的各种组合物。例如，物质210可以包括一种或多种贵金属，诸如例如铂、铑、铱及钌，或基本上由其组成或由其组成。
[0065]参照图14，选择性地脱出与物质210相关的材料50及42。这可以借助于适宜的湿及/或干蚀刻实现，而且如果材料50及42包括彼此相同的组合物，则还能使之简化。在本发明所示情况中，与质体40相关的材料50及42也被选择性地脱出。因此，沿通过物质210限定的垫座216及218形成通路212及214。看起来，在图14的剖面视图中，通路212实际上是一对被垫座216分隔的通路，同样通路214是一对被垫座218分隔的通路。但是，应当明白，当从上观察时，垫座216及218一般应当各包括一个连续的外周边(在示范结构中外周边是环形的)，通路212及214应当连续地沿这个外周边延伸。
[0066]参照图15，介电材料100及电容器板102，是在垫座216及218上及在通路212及214内形成的。可以认为，一对电容器结构230及232是与介电材料100及电容器电极材料102一起，分别包括垫座216及218的。可以认为电容器结构230及232是″螺柱(stud)″型的电容器结构。
[0067]尽管参考形成电容器结构的方法主要描述了本发明，但应明白，本发明可以用于其它场合。

Claims (154)

1.一种电化学处理半导体基片的方法，包括：
在基片上形成一层掩模；此掩模具有由此延伸穿越并从而限定该基片两个区域的通路；此两个区域的第一区域是在通路以下，因此未被掩模覆盖，而第二区域是被掩模覆盖的基片部分；
延伸这些通路从掩模至基片第一区域中，随后脱除该掩模；
在此半导体基片的第一区域上形成第一导电材料，并在该半导体基片的第二区域上形成第二导电材料，此第二导电材料延伸进入该基片的通路中，
使电流流过第一及第二导电材料，同时至少将第一导电材料置于一种电解溶液中；和
在电流流过第一及第二导电材料过程中选择性地处理与第二导电材料相关的第一导电材料。
2.按照权利要求1的方法，其中第一及第二导电材料是在脱除该掩模后形成的。
3.按照权利要求1的方法，其中第二导电材料是在形成该掩模之前形成的，和其中延伸这些通路包括延伸这些通路穿越第二导电材料。
4.按照权利要求1的方法，其中处理包括氧化。
5.按照权利要求1的方法，其中处理包括电镀。
6.按照权利要求1的方法，其中处理包括阳极化。
7.按照权利要求1的方法，其中处理包括电抛光。
8.一种电化学处理半导体基片的方法，包括：
在该半导体基片第一区域形成第一导电材料和在该半导体基片的第二区域形成第二导电材料；
使电流流过第一及第二导电材料，同时至少将第一导电材料置于一种电解溶液中；和
在电流流过第一及第二导电材料过程中，选择性地电抛光与第二导电材料相关的第一导电材料。
9.按照权利要求8的方法，其中随着第一导电材料被电抛光，第一和第二导电材料两者均被置于该电解溶液中。
10.按照权利要求8的方法，其中彼此相关的第一和第二区域是通过在蚀刻第一区域内的通路过程中所用的一种单掩模加以限定的；其中第一导电材料是在这些通路内形成的。
11.按照权利要求8的方法，还包括在这些电抛光后电镀一层材料至该电抛光后的材料上。
12.一种电化学处理半导体基片的方法，包括：
在该半导体基片的第一区域形成第一导电材料，在该半导体基片的第二区域形成第二导电材料；
使电流流过第一及第二导电材料，同时至少将第一导电材料置于一种电解溶液中；和
在电流流过第一及第二导电材料过程中，选择性地氧化与第二导电材料相关的第一导电材料。
13.按照权利要求12的方法，其中随着第一导电材料被氧化，第一和第二导电材料两者均被置于该电解溶液中。
14.按照权利要求12的方法，其中彼此相关的第一和第二区域是通过在蚀刻第一区域内的通路过程中所用的一种单掩模加以限定的；其中第一导电材料是在这些通路内形成的。
15.按照权利要求12的方法，其中第一导电材料包括Ta及TaN中的一种或两种，其中氧化使第一导电材料转化为基本上由Ta2O5的材料组成。
16.按照权利要求15的方法1，其中Ta2O5是晶体的。
17.按照权利要求12的方法，其中第一导电材料基本上由Ta及TaN中的一种或两种组成，其中氧化使第一导电材料转化为基本上由Ta2O5的材料组成。
18.按照权利要求12的方法，其中第一导电材料基本上由Ta及TaN中的一种或两种组成，其中氧化使第一导电材料转化为基本上由Ta2O5的材料组成。
19.一种在半导体基片上电镀一层物质的方法，包括：
在该半导体基片第一区域形成第一导电材料和在该半导体基片的第二区域形成第二导电材料；
使电流流过第一及第二导电材料，同时至少将第一及第二导电材料置于一种电解溶液中；和
在电流流过第一及第二导电材料过程中，选择性地电镀一层物质在与第二导电材料相关的第一导电材料上。
20.按照权利要求19的方法，其中随着该物质被选择性地电镀至第一导电材料上，第一及第二导电材料均被置于该电解溶液中。
21.按照权利要求19的方法，其中在电镀过程中该电解溶液包括pH值约0.5-12；导电率约25-140毫西门子；及温度约20-90℃。
22.按照权利要求19的方法，其中第一导电材料包括钨及第二导电材料包括钽。
23.按照权利要求19的方法，其中第一导电材料基本上由钨组成，第二导电材料基本上由钽组成。
24.按照权利要求19的方法，其中第一导电材料包括铜，第二导电材料包括钽。
25.按照权利要求19的方法，其中第一导电材料基本上由铜组成，第二导电材料基本上由钽组成。
26.按照权利要求19的方法，其中第一导电材料包括铜，第二导电材料包括钨。
27.按照权利要求19的方法，其中第一导电材料基本上由铜组成，第二导电材料基本上由钨组成。
28.按照权利要求19的方法，其中第一导电材料包括铂，第二导电材料包括钽。
29.按照权利要求19的方法，其中第一导电材料基本上由铂组成，第二导电材料基本上由钽组成。
30.按照权利要求19的方法，其中第一导电材料包括铂，第二导电材料包括钨。
31.按照权利要求19的方法，其中第一导电材料基本上由铂组成，第二导电材料基本上由钨组成。
32.按照权利要求19的方法，其中第一导电材料包括铝，第二导电材料包括钽。
33.按照权利要求19的方法，其中第一导电材料基本上由铝组成，第二导电材料基本上由钽组成。
34.按照权利要求19的方法，其中该物质包括铂。
35.按照权利要求19的方法，其中该物质基本上由铂组成。
36.按照权利要求35的方法，其中第一导电材料包括钨，第二导电材料包括钽。
37.按照权利要求35的方法，其中第一导电材料基本上由钨组成，第二导电材料基本上由钽组成。
38.按照权利要求35的方法，其中第一导电材料包括铜，第二导电材料包括钽。
39.按照权利要求35的方法，其中第一导电材料基本上由铜组成，第二导电材料基本上由钽组成。
40.按照权利要求35的方法，其中第一导电材料包括铜，第二导电材料包括钨。
41.按照权利要求35的方法，其中第一导电材料基本上由铜组成，第二导电材料基本上由钨组成。
42.按照权利要求35的方法，其中第一导电材料包括铂，第二导电材料包括钽。
43.按照权利要求35的方法，其中第一导电材料基本上由铂组成，第二导电材料基本上由钽组成。
44.按照权利要求35的方法，其中第一导电材料包括铂，第二导电材料包括钨。
45.按照权利要求35的方法，其中第一导电材料基本上由铂组成，第二导电材料基本上由钨组成。
46.按照权利要求35的方法，其中第一导电材料包括铝，第二导电材料包括钽。
47.按照权利要求35的方法，其中第一导电材料基本上由铝组成，第二导电材料基本上由钽组成。
48.一种在半导体基片上电镀一层物质的方法，包括：
在该半导体基片第一区域形成第一导电材料及在该半导体基片的第二区域形成第二导电材料；
使电流流过第一及第二导电材料，同时将第一及第二导电材料置于一种电解溶液中；和
在电流流过第一及第二导电材料过程中，在第一导电导电材料上电镀一层物质；该物质主要被电镀在第一导电材料上以使该物质在第一导电材料上的比在第二导电材料上的任何物质更厚。
49.按照权利要求48的方法，其中该物质仅被电镀在第一导电材料上。
50.按照权利要求48的方法，其中该物质被电镀在第一和第二导电材料两者上。
51.按照权利要求48的方法，其中在电镀过程中该电解溶液包括pH值约0.5-12；导电率约25-140毫西门子；及温度约20-90℃。
52.按照权利要求48的方法，其中第一导电材料包括钨，第二导电材料包括钽。
53.按照权利要求48的方法，其中第一导电材料基本上由钨组成，第二导电材料基本上由钽组成。
54.按照权利要求48的方法，其中第一导电材料包括铜，第二导电材料包括钽。
55.按照权利要求48的方法，其中第一导电材料基本上由铜组成，第二导电材料基本上由钽组成。
56.按照权利要求48的方法，其中第一导电材料包括铜，第二导电材料包括钨。
57.按照权利要求48的方法，其中第一导电材料基本上由铜组成，第二导电材料基本上由钨组成。
58.按照权利要求48的方法，其中第一导电材料包括铂，第二导电材料包括钽。
59.按照权利要求48的方法，其中第一导电材料基本上由铂组成，第二导电材料基本上由钽组成。
60.按照权利要求48的方法，其中第一导电材料包括铂，第二导电材料包括钨。
61.按照权利要求48的方法，其中第一导电材料基本上由铂组成，第二导电材料基本上由钨组成。
62.按照权利要求48的方法，其中第一导电材料包括铝，第二导电材料包括钽。
63.按照权利要求48的方法，其中第一导电材料基本上由铝组成，第二导电材料基本上由钽组成。
64.按照权利要求48的方法，其中该物质包括铂。
65.按照权利要求48的方法，其中该物质基本上由铂组成。
66.一种在半导体基片上形成一种质体的方法，包括：
在该半导体基片上形成第一和第二材料；和
将第一材料置于一种电解溶液中，同时提供电流通过第一和第二材料；该第二材料被氧化以形成一种在将其置于该电解溶液中时是稳定的氧化物；该氧化物在第二材料上延伸并被置于该电解溶液中；在将第一材料和氧化物置于该电解溶液中的过程中，该质体被选择性地电镀在与第二材料相关的第一材料上。
67、按照权利要求66的方法，其中在电镀过程中该电解溶液包括pH值约0.5-12；导电率约25-140毫西门子；及温度约20-90℃。
68.按照权利要求66的方法，其中第一导电材料包括钨，第二导电材料包括钽。
69.按照权利要求66的方法，其中第一导电材料基本上由钨组成，第二导电材料基本上由钽组成。
70.按照权利要求66的方法，其中第一导电材料包括铜，第二导电材料包括钽。
71.按照权利要求66的方法，其中第一导电材料基本上由铜组成，第二导电材料基本上由钽组成。
72.按照权利要求66的方法，其中第一导电材料包括铂，第二导电材料包括钽。
73.按照权利要求66的方法，其中第一导电材料基本上由铂组成，第二导电材料基本上由钽组成。
74.按照权利要求66的方法，其中第一导电材料包括铝，第二导电材料包括钽。
75.按照权利要求66的方法，其中第一导电材料基本上由铝组成，第二导电材料基本上由钽组成。
76.按照权利要求66的方法，其中该物质包括铂。
77.按照权利要求66的方法，其中该物质基本上由铂组成。
78.按照权利要求77的方法，其中第一导电材料包括钨，第二导电材料包括钽。
79.按照权利要求77的方法，其中第一导电材料基本上由钨组成，第二导电材料基本上由钽组成。
80.按照权利要求77的方法，其中第一导电材料包括铜，第二导电材料包括钽。
81.按照权利要求77的方法，其中第一导电材料基本上由铜组成，第二导电材料基本上由钽组成。
82.按照权利要求77的方法，其中第一导电材料包括铂，第二导电材料包括钽。
83.按照权利要求77的方法，其中第一导电材料基本上由铂组成，第二导电材料基本上由钽组成。
84.按照权利要求77的方法，其中第一导电材料包括铝，第二导电材料包括钽。
85.按照权利要求77的方法，其中第一导电材料基本上由铝组成，第二导电材料基本上由钽组成。
86.一种在半导体基片所选区域形成一层含金属层的方法，包括：
提供该半导体基片；该基片包括一种电绝缘质体；
在该电绝缘质体上形成第一导电材料；
形成一些延伸穿越第一导电材料并进入该电绝缘质体的通路；
形成第二导电材料使之处于这些通路内，但不在第一导电材料上；和
至少将第二导电材料置于一种电解溶液中，同时提供电流穿过第一和第二导电材料；在使至少第二导电材料置于电解溶液过程中将一种物质选择性地电镀在与第一导电材料相关的第二导电材料上。
87.按照权利要求86的方法，其中随着该物质被选择性地电镀至第二导电材料上，第一及第二导电材料两者均被置于该电解溶液中。
88.按照权利要求86的方法，其中在该放置之前在第二导电材料上形成一种氧化物，和另外包括在该放置之前或过程中脱除该氧化物。
89.按照权利要求88的方法，其中脱除包括在该放置之前将该氧化物置于氢氟酸中。
90.按照权利要求88的方法，其中脱除包括利用电解溶液在该放置过程中脱除该氧化物。
91.按照权利要求86的方法，其中将第二导电材料形成于这些通路内而不在第一导电材料上，采用的方法：
初期，在这些通路内和在第一导电材料上形成第二导电材料；和
随后，脱除第一导电材料上的第二导电材料，同时又保留第二导电材料在这些通路内。
92.按照权利要求86的方法，还包括脱除在该放置之后电绝缘质体上的第一导电材料。
93.按照权利要求86的方法，其中第二导电材料包括钨，第一导电材料包括钽。
94.按照权利要求86的方法，其中第二导电材料基本上由钨组成，第一导电材料基本上由钽组成。
95.按照权利要求86的方法，其中第二导电材料包括铜，第一导电材料包括钽。
96.按照权利要求86的方法，其中第二导电材料基本上由铜组成，第一导电材料基本上由钽组成。
97.按照权利要求86的方法，其中第二导电材料包括铜，第一导电材料包括钨。
98.按照权利要求86的方法，其中第二导电材料基本上由铜组成，第一导电材料基本上由钨组成。
99.按照权利要求86的方法，其中第二导电材料包括铂，第一导电材料包括钽。
100.按照权利要求86的方法，其中第二导电材料基本上由铂组成，第一导电材料基本上由钽组成。
101.按照权利要求86的方法，其中第二导电材料包括铂，第一导电材料包括钨。
102.按照权利要求86的方法，其中第二导电材料基本上由铂组成，第一导电材料基本上由钨组成。
103.按照权利要求86的方法，其中第二导电材料包括铝，第一导电材料包括钽。
104.按照权利要求86的方法，其中第二导电材料基本上由铝组成，第一导电材料基本上由钽组成。
105.按照权利要求86的方法，其中该物质包括铂。
106.按照权利要求86的方法，其中该物质基本上由铂组成。
107.按照权利要求106的方法，其中第二导电材料包括钨，第一导电材料包括钽。
108.按照权利要求106的方法，其中第二导电材料基本上由钨组成，第一导电材料基本上由钽组成。
109.按照权利要求106的方法，其中第二导电材料包括铜，第一导电材料包括钽。
110.按照权利要求106的方法，其中第二导电材料基本上由铜组成，第一导电材料基本上由钽组成。
111.按照权利要求106的方法，其中第二导电材料包括铜，第一导电材料包括钨。
112.按照权利要求106的方法，其中第二导电材料基本上由铜组成，第一导电材料基本上由钨组成。
113.按照权利要求106的方法，其中第二导电材料包括铂，第一导电材料包括钽。
114.按照权利要求106的方法，其中第二导电材料基本上由铂组成，第一导电材料基本上由钽组成。
115.按照权利要求106的方法，其中第二导电材料包括铂，第一导电材料包括钨。
116.按照权利要求115的方法，其中第二导电材料是通过原子层淀积的方法形成的。
117.按照权利要求106的方法，其中第二导电材料基本上由铂组成，第一导电材料基本上由钨组成。
118.按照权利要求117的方法，其中第二导电材料是通过原子层淀积的方法形成的。
119.按照权利要求106的方法，其中第二导电材料包括铝，第一导电材料包括钽。
120.按照权利要求106的方法，其中第二导电材料基本上由铝组成，第一导电材料基本上由钽组成。
121.一种至少形成一种电容器结构的方法，包括：
提供一种半导体基片；此基片包括一种电绝缘质体；
在该电绝缘质体上形成第一导电材料；
至少形成一个通路，使之延伸穿越第一导电材料并进入该电绝缘质体；
形成第二导电材料，使之处于该通路内但不在第一导电材料上；
至少将第一和第二导电材料中的第二导电材料置于一种电解溶液中，同时提供电流穿过第一和第二导电材料；在将至少第二导电材料置于该电解溶液过程中，选择性地将一种物质电镀在与第一导电材料相关的第二导电材料上；
脱除该质体上的第一导电材料；并
在脱除第一导电材料之后，在该物质上形成一对电镀层；其第一层是介电层，第二层是导电层；此导电层通过介电层与该物质分隔开，并使之与该物质电容耦合。
122.按照权利要求121的方法，其中随着该物质被选择性地电镀至第二导电材料上，第一及第二导电材料二者均被置于该电解溶液中。
123.按照权利要求121的方法，其中使第二导电材料形成在这些通路内而不在第一导电材料上，其方法是：
初期，在这些通路内和在第一导电材料上形成第二导电材料；
随后，脱除第一导电材料上的第二导电材料，同时又保留第二导电材料在这些通路内。
124.按照权利要求121的方法，其中该物质包括贵金属。
125.按照权利要求121的方法，其中该物质包括铂。
126.按照权利要求124的方法，其中该物质包括铂，或基本上由铂组成。
127.按照权利要求121的方法，其中该物质包括铂、铑、铱、钌、钯、锇及钴中的一种或多种。
128.按照权利要求127的方法，其中第二导电材料基本上由钨组成，第一导电材料基本上由钽组成。
129.按照权利要求127的方法，其中第二导电材料基本上由铜组成，第一导电材料基本上由钽组成。
130.按照权利要求127的方法，其中第二导电材料基本上由铜组成，第一导电材料基本上由钨组成。
131.按照权利要求127的方法，其中第二导电材料基本上由铂组成，第一导电材料基本上由钽组成。
132.按照权利要求127的方法，其中第二导电材料基本上由铂组成，第一导电材料基本上由钨组成。
133.按照权利要求127的方法，其中第二导电材料基本上由铝组成，第一导电材料基本上由钽组成。
134.按照权利要求121的方法，其中：
该基片包括在一种导电垫座上的电绝缘质体；
形成至少一个通路暴露该导电垫座的上表面；
形成第二导电材料作为使该导电垫座与第一导电材料电连接的至少一个消耗性垫片；
在形成该物质后脱除该至少一个消耗性垫片，保留包括该物质的垫座；和
沿该垫座侧壁形成介电材料和导电层。
135.按照权利要求121的方法，还包括插入该电容器至DRAM结构中。
136.一种形成至少一种电容器结构的方法，包括：
提供一种半导体基片；该基片包括在导电垫座上的一种电绝缘质体；
在该电绝缘质体上形成第一导电材料；
形成一个通路，延伸穿越第一导电材料并进入该电绝缘质体中，以暴露该导电垫座的上表面；
形成第二导电材料，使之是处于通路内和在该导电垫座的上表面，第二导电材料也是处于该第一导电材料上的；
脱除在第一导电材料上和在该导电垫座至少部分上表面上的第二导电材料，保留的第二导电材料是一种导电桥，电连接该导电垫座与第一导电材料；
将第二导电材料和导电垫座上表面暴露于一种电解溶液中，同时提供电流穿过第一导电材料、第二导电材料和导电垫座；在此暴露于电解溶液的过程中，将一种物质选择性地电镀在与第一导电材料相关的第二导电材料和垫座上表面中至少一个上；
脱除在该质体上和在该物质附近的至少部分第一和第二导电材料；和
在脱除至少部分第一和第二导电材料之后，在该物质上形成一对电镀层；其第一层是介电层，第二层是导电层；该导电层通过介电层与该物质被分隔开，并使之与该物质电容耦合。
137.按照权利要求136的方法，其中第二导电材料和第一导电材料包括彼此不同的组合物。
138.按照权利要求136的方法，其中第二导电材料和第一导电材料化学上是彼此相同的。
139.按照权利要求136的方法，其中第二导电材料和第一导电材料两者基本上由W组成；和其中该垫座基本上由Pt和Rh中的一种或两种组成。
140.按照权利要求136的方法，其中第二导电材料和导电垫座包括彼此不同的组合物。
141.按照权利要求136的方法，其中第二导电和导电垫座包括彼此相同的组合物。
142.按照权利要求136的方法，其中第二导电材料和导电垫座两者包括铂。
143.按照权利要求136的方法，其中随着该物质被选择性地电镀在第二导电材料和导电垫座中至少一个上，第一导电材料被置于该电解溶液中。
144.按照权利要求136的方法，其中该物质包括贵金属。
145.按照权利要求136的方法，其中该物质包括铂。
146.按照权利要求145的方法，其中该物质包括铂或基本上由铂组成。
147.按照权利要求136的方法，其中该物质包括铂、铑、铱、钌、钯、锇及钴中的一种或多种。
148.按照权利要求147的方法，其中该导电垫座和第二导电材料中之一或两者基本上由钨组成，和其中第一导电材料基本上由钽组成。
149.按照权利要求147的方法，其中该导电垫座和第二导电材料中之一或两者基本上由铜组成，和其中第一导电材料基本上由钽组成。
150.按照权利要求147的方法，其中该导电垫座和第二导电材料中之一或两者基本上由铜组成，和其中第一导电材料基本上由钨组成。
151.按照权利要求147的方法，其中该导电垫座和第二导电材料中之一或两者基本上由铂组成，和其中第一导电材料基本上由钽组成。
152.按照权利要求147的方法，其中该导电垫座和第二导电材料中之一或两者基本上由铂组成，和其中第一导电材料基本上由钨组成。
153.按照权利要求147的方法，其中该导电垫座和第二导电材料中之一或两者基本上由铝组成，和其中第一导电材料基本上由钽组成。
154.按照权利要求136的方法，还包括把该电容器插入DRAM结构中。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6984301B2 (en) * 2002-07-18 2006-01-10 Micron Technology, Inc. Methods of forming capacitor constructions
US6783657B2 (en) * 2002-08-29 2004-08-31 Micron Technology, Inc. Systems and methods for the electrolytic removal of metals from substrates
US20040040863A1 (en) * 2002-08-29 2004-03-04 Micron Technology, Inc. Systems for electrolytic removal of metals from substrates
US7098128B2 (en) * 2004-09-01 2006-08-29 Micron Technology, Inc. Method for filling electrically different features
US20060207890A1 (en) * 2005-03-15 2006-09-21 Norbert Staud Electrochemical etching
JP2006324637A (ja) * 2005-04-21 2006-11-30 Tdk Corp 共材粒子、その製造方法、電極ペースト、電子部品の製造方法
US20060275392A1 (en) * 2005-06-03 2006-12-07 BAGLEY David Composition and therapeutic uses thereof
US7416975B2 (en) 2005-09-21 2008-08-26 Novellus Systems, Inc. Method of forming contact layers on substrates
US20070295021A1 (en) * 2006-06-20 2007-12-27 Albonia Innovative Technologies Ltd. Apparatus and Method For Generating Water From an Air Stream
US8274777B2 (en) 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US8268695B2 (en) 2008-08-13 2012-09-18 Micron Technology, Inc. Methods of making capacitors
US8753933B2 (en) * 2008-11-19 2014-06-17 Micron Technology, Inc. Methods for forming a conductive material, methods for selectively forming a conductive material, methods for forming platinum, and methods for forming conductive structures
BE1025681B1 (fr) * 2018-03-23 2019-05-28 Universite Catholique De Louvain Procédé de traitement d'un substrat et dispositif de circuit intégré

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4638400A (en) 1985-10-24 1987-01-20 General Electric Company Refractory metal capacitor structures, particularly for analog integrated circuit devices
US5171952A (en) * 1991-10-04 1992-12-15 General Housewares Corp. Microwave kettle with reentrant base
JPH05243222A (ja) 1992-02-27 1993-09-21 Nec Corp 半導体装置の製造方法
JPH06291194A (ja) * 1993-04-05 1994-10-18 Nec Corp 半導体装置の製造方法
US5662788A (en) * 1996-06-03 1997-09-02 Micron Technology, Inc. Method for forming a metallization layer
US6140234A (en) * 1998-01-20 2000-10-31 International Business Machines Corporation Method to selectively fill recesses with conductive metal
US6197181B1 (en) * 1998-03-20 2001-03-06 Semitool, Inc. Apparatus and method for electrolytically depositing a metal on a microelectronic workpiece
JP3905977B2 (ja) * 1998-05-22 2007-04-18 株式会社東芝 半導体装置の製造方法
JP2000022337A (ja) * 1998-06-30 2000-01-21 Matsushita Electric Works Ltd 多層配線板及びその製造方法
JP3672760B2 (ja) * 1999-02-17 2005-07-20 ユナイテッド マイクロエレクトロニクス コープ デュアルダマシンおよび相互接続の形成方法
KR100289739B1 (ko) * 1999-04-21 2001-05-15 윤종용 전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법
US6281142B1 (en) * 1999-06-04 2001-08-28 Micron Technology, Inc. Dielectric cure for reducing oxygen vacancies
US6355153B1 (en) * 1999-09-17 2002-03-12 Nutool, Inc. Chip interconnect and packaging deposition methods and structures
JP2001181851A (ja) * 1999-10-12 2001-07-03 Sony Corp めっき方法及びめっき構造
US6291332B1 (en) * 1999-10-12 2001-09-18 Advanced Micro Devices, Inc. Electroless plated semiconductor vias and channels
US6200433B1 (en) 1999-11-01 2001-03-13 Applied Materials, Inc. IMP technology with heavy gas sputtering
JP3976462B2 (ja) * 2000-01-26 2007-09-19 エルピーダメモリ株式会社 半導体装置の製造方法
US6797623B2 (en) * 2000-03-09 2004-09-28 Sony Corporation Methods of producing and polishing semiconductor device and polishing apparatus
KR100331570B1 (ko) * 2000-06-13 2002-04-06 윤종용 전기도금법을 이용한 반도체 메모리 소자의 커패시터제조방법
US6811658B2 (en) 2000-06-29 2004-11-02 Ebara Corporation Apparatus for forming interconnects
EP1208565B1 (en) * 2000-07-12 2003-11-12 Koninklijke Philips Electronics N.V. Optical information medium having separate recording layers
US6455370B1 (en) * 2000-08-16 2002-09-24 Micron Technology, Inc. Method of patterning noble metals for semiconductor devices by electropolishing
KR101031682B1 (ko) 2000-09-18 2011-04-29 에이씨엠 리서치, 인코포레이티드 초저 ｋ 유전체를 갖는 금속을 집적시키는 방법
JP2002107746A (ja) * 2000-09-28 2002-04-10 Minolta Co Ltd 表示パネル及びその製造方法
US7378719B2 (en) 2000-12-20 2008-05-27 Micron Technology, Inc. Low leakage MIM capacitor
WO2002059395A2 (en) * 2000-12-28 2002-08-01 The Board Of Regents Of The University Of Nebraska Electrolytic deposition of coatings for prosthetic metals and alloys
US6686278B2 (en) 2001-06-19 2004-02-03 United Microelectronics Corp. Method for forming a plug metal layer
JP2003031688A (ja) 2001-07-17 2003-01-31 Toshiba Corp 半導体装置の製造方法
US6920316B2 (en) 2001-09-04 2005-07-19 Freescale Semiconductor, Inc. High performance integrated circuit regulator with substrate transient suppression
US6787460B2 (en) * 2002-01-14 2004-09-07 Samsung Electronics Co., Ltd. Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses and conductive contacts so formed
US6703272B2 (en) * 2002-06-21 2004-03-09 Micron Technology, Inc. Methods of forming spaced conductive regions, and methods of forming capacitor constructions
US6984301B2 (en) * 2002-07-18 2006-01-10 Micron Technology, Inc. Methods of forming capacitor constructions
US6773984B2 (en) * 2002-08-29 2004-08-10 Micron Technology, Inc. Methods of depositing noble metals and methods of forming capacitor constructions

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