CN1695125A

CN1695125A - 以可变操作频率工作的信息处理设备

Info

Publication number: CN1695125A
Application number: CNA2003801008104A
Authority: CN
Inventors: 下山健
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-10-18
Filing date: 2003-10-07
Publication date: 2005-11-09
Anticipated expiration: 2023-10-07
Also published as: CN100346317C; EP1553496B1; KR20050061467A; US20060112295A1; KR100958864B1; WO2004036430A1; JP2004139422A; EP1553496A4; US7437592B2; US20080075214A1; JP3800164B2; US7793134B2; EP1553496A1

Abstract

本发明涉及以可变操作频率工作的信息处理设备，具体提供了一种信息处理设备和用于它的信息处理方法以便在使用可变操作频率时实施最佳的信号处理而不使性能劣化。该设备的频率信息操作部分(12)将对应的信号周期加到关于具有可变频率的同步时钟信号(CLKv)的频率信息(Infq)中。向该设备的信息处理部分输送该同步时钟信号作为操作时钟信号，并在通过频率信息操作部分(12)相加的结果满足预定的条件时处理信息。因此以消除浪费的等待时间的方式实现了最佳的处理。

Description

以可变操作频率工作的信息处理设备

技术领域

本发明涉及一种信息处理设备和信息存储设备比如对所输送的预定的同步时钟信号进行操作的存储器或其它装置，以及用于这种设备的信息处理方法和信息处理程序。更具体地说，本发明涉及用于在改变所使用的同步时钟信号的频率时实施最佳的信号处理操作的信息处理设备、信息存储设备、信息处理方法和信息处理程序。

背景技术

近年已经见证了在其系统构造中包含多个LSI(大规模集成电路)的电子设备比如个人计算机和PDA(个人数字助理)的广泛使用。使用同步时钟信号输入、输出和处理这些LSI所使用的信号。一般地，对同步时钟信号进行操作的装置被构造成使它的执行速度与时钟信号的频率成比例。对同步时钟信号进行操作的典型装置包括CPU(中央处理单元)、存储器和北桥。

以可变化的、不固定的操作频率工作的装置如今已为大家所公知。许多电子装置比如个人计算机、PDA和蜂窝电话都被设计为仅根据需要操作。在越来越多的系统中，它们的操作频率在备用模式或睡眠模式下降低以实现降低功耗水平；在进行通话或处理移动图像信号时，升高操作频率以加速系统的处理。(日本专利公开No.2000-163965中实例性地公开了一种这样的系统)。

具有操作频率可变的这些系统通常具有划分在两个区间中的功能部分。操作频率必须保持固定的一个区间与向其输送可变频率的时钟信号的另一区间隔离。这种结构希望防止在可变频率下操作的部分的区间不受到固定频率的部分的其它区间的不利影响。

同时，使用可变频率的同步信号的信息处理设备被要求提供稳定的性能，而不管它们的同步信号是固定还时可变。一般地，如果确保设备在高频(即在较短的时钟间隔)下操作，则该设备将也在减小的频率下操作，但是它的信号处理性能将与频率的下降成比例地降低。虽然通过与降低的时钟频率保持一致地简单地减小操作速度来削减功耗，但是这不是最佳的控制操作状态。人们要求一种更高级的控制方案。

本发明考虑了前述的技术问题并提供了一种信息处理设备、信息存储设备、信息处理方法和信息处理程序以用于实施使用可变操作频率确保稳定的性能的最佳信号处理机构。

发明内容

在解决前述和其它技术问题中，根据本发明的一方面，提供一种信息处理设备，包括：对关于具有可变频率的同步时钟信号的频率信息进行操作的频率信息操作部分；和信息处理部分，向该信息处理部分输送同步时钟信号作为操作时钟信号并以与通过频率信息操作部分的操作的结果适当地时控的关系执行信息处理。

在本发明的上述的信息处理设备使用时，该设备的频率信息操作部分接纳关于具有可变频率的同步时钟信号的频率信息并实施诸如将频率信息加起来或对编码形式的频率信息进行解码的操作。该设备的信息处理部分根据这种操作的结果执行信息处理。由于获取了频率信息，因此信息处理部分能够以最佳的方式进行它的处理，以便消除浪费的等待时间。

根据本发明的另一方面，提供一种信息存储设备，包括：对关于具有可变频率的同步时钟信号的频率信息进行操作的频率信息操作部分；和向其输送同步时钟信号作为操作时钟信号并以与通过频率信息操作部分的操作的结果适当地时控的关系执行信息存储操作的信息存储部分。

在使用本发明的上述的信息存储设备时，该设备的频率信息操作部分类似地接纳关于具有可变频率的同步时钟信号的频率信息并实施诸如将频率信息加起来或对编码形式的频率信息进行解码的操作。本发明的信息存储设备使用这种操作的结果作为最佳地存储信息的基础，以便消除浪费的等待时间。

附图说明

附图1所示为实施本发明的信息处理设备的方块图。

附图2A、2B和2C所示为在存储器装置处于操作时实际的时序图，附图2A所示为该装置如何定时以对固定的频率时钟信号进行操作，附图2B描述了装置如何以固定的时序方式对可变时钟频率信号进行操作，附图2C说明了该装置如何以与频率信息的计算的结果适当地时控的关系进行操作。

附图3A和3B所示为正使用的频率信息的实例的时序图，附图3A所示为其中频率信息表示当前操作时钟信号CLKv的频率的实例，附图3B所示为其中频率信息指向在操作时钟信号CLKv的频率变化之前的下一时钟间隔的频率的实例。

附图4A和4B所示为如何对频率信息进行编码的实例的图表，附图4A所示为其中以两位编码信息的实例，附图4B所示为其中使用循环的比例值对该信息进行编码的实例。

附图5所示为被构造成通过使用存储器控制器和SDRAM实施本发明的信息处理设备的方块图。

附图6所示为构成可应用于附图5中的SDRAM的信号到指令的对应关系表的表格视图。

附图7所示为被构造成通过在PDA中并入存储器控制器和存储器实施本发明的信息处理设备的方块图。

附图8所示为构成根据本发明的信息处理方法的步骤的流程图，通过确定在数据和SDRAM的读出放大器的地址之间是否存在匹配来实施这些步骤。

附图9所示为构成本发明的信息处理方法的一部分的子例程的步骤的流程图，该子例程基于频率信息计算等待时间。

附图10A和10B所示为可适用于根据本发明的另一信息处理方法和用于本发明的信息处理设备的时序图。

具体实施方式

现在参考附图描述用于根据本发明的信息处理设备的作为信息存储设备实施的存储器装置。实施本发明的存储器装置主要包括由SDRAM(同步动态随机存取存储器)制成的存储器11、用于控制存储器11的存储器控制器12和控制输出频率信息Infq的频率控制部分13。

本实施例的存储器11是SDRAM，该SDRAM被给定读开始地址并以相对高速与时钟信号CLKv同步地输出数据。本实施例的时钟信号CLKv的频率是可变的。作为实例说明，时钟频率比如10MHz、33MHz、50MHz、100MHz和133MHz与该信息处理设备或其中安装了这个信息处理设备的电子装置的状态保持同步地切换。可替换地，可变时钟信号CLKv可以是所谓的基础时钟，即该系统的CPU的外部的时钟信号，或者仅为存储器11的控制产生的时钟信号。可变时钟信号CLKv由频率控制部分13输出。可替换地，时钟信号CLKv可以直接输送从单独提供的频率发生电路输送。存储器11(将在下文中描述它的结构)可以由双芯片结构形成，其中存储器11和存储器控制器12安装在每个不同的芯片上。存储器11可以作为存储器芯提供并包括在与存储器控制器12相同的芯片中。向存储器11输送可变时钟信号CLKv以及从存储器控制器12输送控制信号Sig。此外，信号线(未示)输送被输入和输出的行地址、列地址和数据，并连接到存储器11。虽然本实施例的存储器11是SDRAM，但是这并不构成对本发明的限制。可替换地，虽然存储器11是同步DRAM，但是它也可以是普通的DRAM、首页DRAM、EDODRAM(扩展数据输出动态随机存取存储器)、DDRSDRAM(双数据率同步动态随机存取存储器)或DRDRAM(直接Rambus动态随机存取存储器)。存储器11并不限于DRAM种类；它也可以是SRAM(静态随机存取存储器)、ROM(只读存储器)或高速存储器。根据本发明的存储器装置或包括该存储器的信息处理设备都可以是微型计算机或并入了存储器单元的某些其它的信号处理芯片。

存储器控制器12是在操作中输出控制存储器11的控制信号Sig的装置。控制信号Sig一般指包括CS(芯片选择)、RAS(行地址选通)、CAS(列地址选通)、WE(写启动)和CKE的信号组。也可以向存储器控制器12输送可变时钟信号CLKv，并在输出时序中使控制信号Sig与所输送的时钟信号CLKv同步。此外，存储器控制器12从频率控制部分13接纳频率信息Infq，该频率信息Infq包括关于时钟信号CLKv的频率信息。频率信息Infq可以是关于当前的时钟信号CLKv的信息或者可以是关于在时间上接着发生的时钟信号CLKv的信息。频率信息Infq通常以编码的形式提供。编码的实例将在下文中讨论。可替换地，频率信息Infq可以是关于可变时钟信号CLKv本身的信息或者是关于该信号的线性变换的变化的信息。存储器控制器12通过使用输入频率信息Infq执行它的操作，以反映该操作的结果的方式最佳地控制存储器11，如下文将要讨论。

频率控制部分13是输出频率信息Infq的电路。应用本实施例，频率控制部分13也输出可变时钟信号CLKv。频率控制部分13如此构造以便响应来自CPU的指令改变产生的时钟信号CLKv的频率。作为实例，频率控制部分13可以以软切断模式、备用模式或睡眠模式减少它的操作时钟频率以降低功耗水平。频率控制部分13可以与存储器11或控制器12处于相同的芯片中，或者可以装备在不同的芯片中。

附图2A、2B和2C所示为在本实施例的存储器装置处于操作时实际的时序图。附图2A所示为如何使用固定在100MHz的频率的时钟信号对存储器11执行读操作。附图2B所示为通过对比说明如何以固定的时序方式在可变时钟频率信号下实施对存储器11的读操作。附图2C所示为如何以与频率信息的计算结果保持适当地时控的关系执行相同的读操作。在这三个时序图中，符号CLK代表固定的时钟信号，而CLKv代表可变时钟信号。在指令信号部分中，参考符号“A”代表发布启动操作指令的周期，“R”代表发布读操作指令的周期，以及“P”代表发布预先充电操作指令的周期。

对SDRAM的控制一般涉及大量的参数：表示从启动操作到预先充电操作的时间周期的Tras(RAS启动时间)、从启动操作到读操作的时间周期的Trcd(RAS-CAS延迟时间)和表示从预先充电操作到启动操作的时间周期的Trp(预先充电时间)。为发布上述指令中的任何一个要求至少等待经过相应的时间周期。在不能观察到时间周期的情况下，相应的存储器操作可能变得不可预测。

在解释本实施例与可变频率的时钟信号保持一致的操作之前，为了对比，简要描述时钟信号具有固定的频率的情况。只要操作时钟信号固定在预定的频率上，操作的最佳化相对容易。即，如果使用如附图2A所示的固定在100MHz的频率的时钟信号进行操作，则这个SDRAM的时间参数{Tras，Trcd，Trp}是{40ns，20ns，20ns}；如果CAS等待时间是2，则RAS启动时间Tras是4个时钟间隔长，RAS-CAS延迟时间Trcd是2个时间间隔长，以及预先充电时间Trp在等待时间上长2个时钟间隔。适当应用这些参数，使在100MHz的固定频率下的操作最佳化。

相反，在操作时钟信号随仍然适当的固定频率控制机构改变频率时，在延长了每个时钟间隔的低频区间上发生了等待时间。在将这些等待时间加在一起时它们可能使该装置的总体性能变差。如附图2B所示，在带有发布“A”指令的前沿的第一RAS启动时间Tras仍然保持四个时钟间隔长。因为附图2B的机构应用到50MHz(初始100MHz的一半)的时钟频率，这种RAS启动时间Tras实际上比使用100MHz的频率长2个时钟间隔，已经经过了所需的等待时间。下一启动操作(“A”)的RAS启动时间Tras比如果使用100MHz的频率长3个时钟间隔。类似地，RAS-CAS延迟时间Trcd和预先充电时间Trp包含取决于操作时钟频率的变化的延长的等待时间。

在操作时钟信号的频率变化时，本实施例的存储器装置使用频率信息Infq适当地执行它的操作。如附图2C所示，与所使用的频率保持一致地实施信号处理。从附图1所示的频率控制部分13中向存储器控制器12输送频率信息Infq。给定频率信息Infq，存储器控制器12由此计算时钟信号周期。如果在发布时发现任何指令可能被延长，则存储器控制器12使所述的指令比通常用于存储器13的指令更早地发布以使所涉及的等待时间最小。更具体地说，如附图2C所示，存储器控制器12从频率控制部分13接收频率信息Infq，即在发布启动操作(“A”)指令之后时钟频率是50MHz。比要发布读(“R”)指令的时刻更早至少一个时钟间隔上接收该信息。基于所接收的频率信息Infq，首先产生时钟脉冲以给定发布启动操作(“A”)指令的时序，在紧跟着一个时钟脉冲之后给定发布下一读操作“R”指令的时序。如果不使用本实施例的存储器装置，则给定发布读操作(“R”)指令的时序的脉冲将与如附图2A和2B所示的在先间隔隔开1个时钟间隔。相反，应用本实施例的存储器装置，即使连续地产生脉冲以给定发布启动操作(“A”)指令和下一读操作(“R”)指令的时序，事先从频率控制部分13接收了频率信息Infq的存储器控制器12仍然确认保证所需的操作。这允许存储器控制器12最佳地控制存储器11以便消除浪费的等待时间并提高总体性能。

在满足RAS-CAS延迟时间Trcd的条件下存储器控制器可以发布读操作(“R”)指令。RAS-CAS延迟时间是基于至少用于从启动操作(“A”)指令的发布已经结束的时间直到下一读操作(“R”)指令的发布已经结束的周期的频率信息Infq的所需的等待时间。应用在读操作(“R”)指令的发布的过程中假设为100MHz的时钟频率，基于实际的频率信息Infq直到发布读操作(“R”)指令，在满足作为所要求的等待时间的RAS-CAS延迟时间Trcd的条件下存储器控制器12可以发布读操作(“R”)指令。

同样地，基于频率信息Infq的存储器控制器发布启动操作(“A”)指令和预先充电操作(“P”)指令以便满足所需的等待时间并且预先充电时间Trp和RAS启动时间Tras都被最佳地缩短。

下文更详细地描述存储器控制器12事先如何确认保证所需的操作。在附图2C的机构中，确认第二时钟脉冲是50MHz并且基于频率信息Infq以20ns计算时钟间隔。在此，对于这种SDRAM，RAS-CAS延迟时间Trcd是20ns，因此满足20ns的时钟周期。因此存储器控制器12连续地产生时钟脉冲以给定发布启动操作(“A”)指令和下一读操作(“R”)指令的时序。指令的连续发布使等待时间最小化并且对加速总体性能有贡献。

参考附图3A至4B，现在更详细地描述频率信息Infq。作为实例，频率信息Infq可以是指向可变时钟信号CLKv的频率的数据位。频率信息Infq可以指向如附图3A所示的操作时钟信号CLKv的当前频率或者如附图3B中所描述在操作时钟信号CLKv的频率的变化之前的下一时钟间隔。可替换地，频率信息Infq可以仅指向频率的变化点(未示)。作为另一变型，频率信息Infq不仅指向下一时钟频率，而且还可以指向比通常更晚的预定的多个时钟间隔的频率。

作为实例，通过对编码形式的频率信息Infq进行解码来索引时钟频率。附图4A和4B所示为表格形式的两种编码方法，这两种方法仅是举例，并不构成对本发明的限制。附图4A的编码方法涉及将两个位的数据指定给时钟信号CLKv的每个可变频率。在本实例中，数据{00}分配给10MHz的频率，数据{01}分配给33MHz的频率，{10}分配给50MHz的频率，以及{11}分配给100MHz的频率。根据本编码方法，即使在时钟信号频率从10MHz改变到100MHz时(即10倍地增加频率)数据长度仍然保持2位。这意味着对于解码数据不需要用于电路结构的复杂的处理步骤。

附图4B的编码方法涉及将它的每个变化频率的倒数指定给可变时钟信号CLKv。时钟信号CLKv的频率的倒数对应于该频率的单个时钟间隔。在本实例中，数据{10}分配给时钟信号CLKv的10MHz的频率，数据{3}分配给33MHz的频率，{2}分配给50MHz的频率，以及{1}分配给100MHz的频率。由于这些数据项的每个值本身对应于单个的时钟间隔，因此等待时间由简单的乘法确定。即，在时钟信号CLKv的频率是10MHz、33MHz、50MHz和100MHz时，时钟周期分别是100ns、30ns、20ns和10ns。通过将相应的数据值乘以10ns容易确定该周期。

现在参考附图5和6，下文更详细地描述本实施例的存储器装置。附图5所示为存储器控制器30和存储器单元31。应用本实施例，向存储器控制器30输送频率信息Infq并在操作时钟信号的频率变化时以最佳的方式操作它。

存储器控制器30首先从上文所描述的频率控制部分接收频率信息Infq以便以适当地定时方式发布指令。附图6所示为用于本存储器装置的典型的信号到指令的对应关系表。在该表中，为了简单起见，省去了条形符。在CS(芯片选择)信号为“L”(低电平)时，存储器单元31被选择。如上文所述，启动操作(“A”)指令、读操作(“R”)指令和预先充电操作(“P”)每个都通过适当地组合控制信号RAS(行地址选通)、CAS(列地址选通)和WE(写启动)形成。更具体地说，启动操作指令由驱动RAS信号为低、CAS信号为高和WE信号为高形成；读操作指令由使RAS信号为高、CAS信号为低和WE信号为高形成；写操作指令由驱动RAS信号为高、CAS信号为低和WE信号为低形成；以及预先充电操作指令由使RAS信号为低、CAS信号为高和WE信号为低形成。现在假设应用上文所描述的频率变化的时钟信号CLKv，启动操作指令和读操作指令如附图2C中所示的第二时钟间隔连续地发布。在这种情况下，所有需要完成的是从低到高驱动RAS信号和从高到低驱动CAS信号。通过基于来自频率控制部分的频率信息Infq的计算实施信号电平变换。

存储器单元31由存储器体55、放大在存储器体55中的每个单元中的电荷的读放大器56和其它的外围电路构成。存储器体55是实际容纳数据的部件，并且由多个单元55a构成。每个单元55a在结构上是一个电容器，根据其中要存储的数据，要么充电要么放电。数据以通过单元55a构造的充电模式的形式存储在存储器体55中。在本实例中，在单个存储器体55中提供了8乘8个单元55a。不用说，单元55a的数量可以比需要的更大或更小。

在存储器体55中的每行单元上的一组单元55a特别称为页面55b。在从刷新控制电路的刷新时序发生器(未示)中向其输送刷新信号或从行选择器53向其输送读信号时，存储器体55从在对应于所述的信号要应用的行的页面55b的单元中的每个单元55a中给读放大器56输送电荷。在附图3中，在存储器体55的周围垂直地和水平地标记的标号(0至7)表示在垂直方向上的行和在水平方向上的列。

读放大器56接收从在通过行选择器53所指定的页面55b上的单元55a中传递的数据，放大该数据直到预定的电压电平，并将放大的数据返回到原始页面55b。应用充电的单元，如果读信号从指定单元的列的列选择器57输入，则读放大器56从所指定的列中读取数据并将所检索的数据输出到输出放大器58。

在附图5中，读放大器56被构造成一次仅放大在一个页面55b的单元55a中的电荷。这种结构允许仅逐页地进行刷新或读处理。为此，CPU(未示)提供控制以便对通过自刷新时序发生器产生的刷新信号或通过行选择器53产生的读信号定时以一次执行在一个行上的相应的操作。可替换地，多个读放大器56可以被提供以对多个页面(即行)并行地实施刷新或读操作。

一旦从存储器控制器30接收到CAS信号就启动列地址锁存器52，将指向在存储器体55中的单元55a的列的位置的列地址信息输出到列选择器57。从列地址锁存器52中给定列信息，列选择器57将对应于指定的列的数据读信号输出给读放大器56，并使读放大器56将它的数据输出到输出放大器58。输出放大器58放大输入电荷以将所检索的数据通过存储器控制器30输出给CPU。

下文描述存储器控制器30如何在CPU的指令的控制下从在存储器体55中所需的单元55a中读取数据。假设，从CPU给定指令，存储器控制器30从在存储器体55中的行6、列4上的单元55a中读取数据。即，CPU指令存储器控制器30从在存储器体55中的行6、列4上的单元55a中读取数据。在这种情况下，一旦接收指令，存储器控制器30的控制信号产生部分首先将RAS信号输出给行地址锁存器51，然后将对应的地址信号输出给行地址锁存器51和列地址锁存器52两者。一旦从控制信号产生部分接收RAS信号，则行地址锁存器51启动它的作业并将随后接收的指向特定的行的行地址信息输出给行选择器53。在这种情况下，信息“行6”被输出给行选择器53。

基于来自行地址锁存器51的行信息，行选择器53输出读信号，该读信号将在对应的页面55b中的单元55a行的电荷传递给读放大器56。在这种情况下，读放大器56接收在行6上的页面55a中的单元55a(在附图5的存储器体55上以实线包围所示)的输出电荷。接着，读放大器56放大传递的电荷直到预定的电压电平。

在这一点上，控制信号产生部分输出CAS信号给列地址锁存器52，同时输出地址信号给行地址锁存器51和列地址锁存器52。一旦从控制信号产生部分接收到CAS信号，列地址锁存器52启动它的作业并将随后接收的指向特定的列的列地址信息输出给行选择器53。在这种情况下，信息“列4”被输出给列选择器57。

基于输入列信息，列选择器57输出读信号，该读信号将对应于所述列并已经通过读放大器56放大的电荷传递给输出放大器58。在这种情况下，读放大器56将在列4上的单元55a(通过附图5中的实线包围所示)的电荷输出给输出放大器58。接着，输出放大器58放大传递的电荷直到预定的电压电平，并通过存储器控制器30将所得的数据输出给CPU。此后，读放大器56将在行6上页面55b的放大的电荷返回到在存储器体55中的原始单元55a。结果，现在对在从其中已经读数据的页面55b(在本实例中为行6)中的8个单元55a如先前一样充电(即完全充电)。

参考附图7，现在描述并入了本发明的存储器装置的PDA(个人数字助理)。PDA具有连接到液晶显示器、触摸敏感控制板(都没有显示)的PDA芯60。PDA芯60包括CPU61和实施所需的信息处理程序的协处理器62。CPU61连接到总线66。也连接到总线66的是总线桥67、图形引擎63、照相机接口65和LCD(液晶显示器)控制器64。总线桥67用作到低速电路部分的连接器。图形引擎63被设计成实施高速再现。照相机接口65连接到照相机，通过照相机获取图像。LCD控制器64给LCD发送信号并从其中接收信号。

总线桥67连接到USB(通用串行总线)控制器81、用于I/O操作的I/O总线82、触摸敏感面板接口83和连接到键盘(按键)、慢进盘(JOG)、通用I/O端口(GPIO)和光发射二极管(LED)的接口84。总线桥67进一步连接到输出时钟信号CLKv和频率信息Infq的频率控制部分76。

也连接到上述的总线66的是嵌入的DRAM(eDRAM)71、DRAM控制器72和外部存储器控制器73。DRAM控制器72是将控制信号发送给嵌入的DRAM71的电路。在本实施例中，向DRAM控制器72输送关于例如来自频率控制部分76的可变时钟信号CLKv的频率信息Infq。使用频率信息Infq，DRAM控制器72执行包括解码的所需的操作。在时钟信号CLKv的频率正变化时，DRAM控制器72执行嵌入的DRAM71的最佳处理。嵌入的DRAM71和DRAM控制器72构成了根据频率信息Infq以高速、最小的等待时间操作的存储器系统41。

关于时钟信号CLKv的频率信息Infq不仅被输送给存储器系统41，而且还被输送给外部存储器控制器73。外部存储器控制器73是将控制信号输送给通过外部存储器总线连接的ROM74和SDRAM75的电路。使用频率信息Infq，外部存储器控制器73执行包括解码的所需的操作。在时钟信号CLKv的频率正变化时，外部存储器控制器73以最小的等待时间执行ROM74和SDRAM75的最佳处理。外部存储器控制器73构成了控制器单元42，而ROM74和SDRAM75构成了存储器单元43。DRAM控制器72和存储器单元43又形成了与上述的存储器系统41的情况一样也以高速操作的存储器系统。虽然上文所描述的结构显示DRAM控制器72和外部存储器控制器73两者都利用频率信息Infq来以最小的等待时间实施高速处理，但是这并构成对本发明的限制。可替换地，两个控制器中的仅一个使用频率信息Infq进行快速处理。上文结合外部存储器控制使用的ROM74和SDRAM75仅仅是实例；作为替代，也可以采用其它的存储器或信号处理装置。此外，可以将相同的频率信息Infq馈送给外部存储器控制器73和DRAM控制器72两者。可替换地，给两个控制器中的每个输送不同种类的频率信息Infq，如果它们利用不同的时钟信号的话。

下文参考附图8和9描述构成用于本实施例的存储器装置的优选信息处理方法的步骤。这个信息处理方法实例性地代表存储器控制器硬件的工作。在本发明的信息处理设备是微型计算机或类似的设备的情况下，代表该方法并适合于提供在适合的媒体上的程序从其中读入到控制器中执行。

在参考附图8描述程序执行的主流程之前，下文讨论在附图9中所示的子例程#1的处理流。一旦开始子例程#1，在步骤S21中检验以确定相关的先决条件是否已经满足。作为示例说明，相关的先决条件指可适用于并取决于所述的存储器的性能的限制条件。如果SDRAM的时间参数{Tras，Trcd，Trp}是{40ns，20ns，20ns}，则确定是否经过了与所涉及的指令的发布关联的时间。如果发现相关的先决条件已经满足(在步骤S21中为“YES”)，则控制从子例程#1返回到附图8的程序例程。

如果在步骤S21中发现不满足先决条件(“NO”)，则到达步骤S22。在步骤S22中，使等待时间寄存器复位。在这之后，到达步骤S23，在步骤S23中通过适用频率信息Infq将下一时钟频率周期的值或与该周期成比例的值加到寄存器中。加法处理提供了反映下一时钟频率周期的等待时间寄存器值。在步骤S24中，进行检查以确定在等待时间寄存器中的值是否满足发布指令的等待时间。如果发现在等待时间寄存器中的值满足指令发布的等待时间(在步骤S24中“YES”)，则控制从子例程#1返回到附图8的程序例程，如上文的步骤S21一样。如果发现等待时间寄存器的值不满足发布指令的等待时间(在步骤S24中“NO”)，则到达步骤S25。在步骤S25中，允许经过一个时钟间隔。在一个时钟间隔的等待时间之后，再次到达步骤S23，其中将当前时钟频率周期的值或与该周期成比例的值相加到等待时间寄存器，并重复随后的步骤。

如上文所述，构成附图9中的子例程#1的某些步骤将时间参数与要控制的存储器装置的相关的先决条件进行比较。只要满足先决条件，就允许进行信号处理，而不等待下一时钟信号。这允许以最小的等待时间进行高速处理。在步骤S23中，当前时钟频率周期的值或与该周期成比例的值通过使用所述的频率信息Infq加到等待时间寄存器中。

附图8所示为通过控制器执行的程序的主流程。在开始程序之后，在步骤S11中控制器从CPU中接收请求。在步骤S12中，对下一地址进行检查以将其写到在DRAM中可适用的读放大器的当前状态中或从其中读出。根据在步骤S12中的检查结果跳跃到不同的过程中。

如果在步骤S12中发现在读放大器中指定另一行地址的数据，则到达步骤S13。在步骤S13中，通过利用上文参考附图9讨论的子例程#1实施关于RAS启动时间Tras的过程。附图9的子例程#1基本上是等待子程。一旦经过了所需的等待时间，则到达步骤S14，在该步骤14中发布预先充电操作指令。一旦接收到预先充电的指令，则DRAM使相关的存储器单元以保持在读放大器中的数据进行充电。

应用发布的预先充电指令，到达步骤S15。在步骤S15中，通过使用在附图9中的子例程#1也实施关于预先充电时间Trp的处理。正如所述，子例程#1是等待例程，因此一旦经过了所需的等待时间就达到步骤S16。在步骤S16中，发布启动操作指令。一旦接收到启动指令，DRAM从对应于该地址的存储器单元中读取数据并使该数据置于读放大器进行放大。

在发布启动指令之后，到达步骤S17。在步骤S17中，通过利用上文参考附图9所讨论的子例程#1实施关于RAS-CAS延迟时间Trcd的过程。子例程#1是等待例程，因此一旦经过了所需的等待时间就到达步骤S18。在步骤S18中，发布读或写操作指令。一旦接收到写或读指令，则DRAM将数据写到表示对应于感兴趣的地址的存储器单元的读放大器的这些结点或从其中读数据。所得的信号读出存储器或写入到存储器中。在步骤S18之后是步骤S19，在步骤S19中等待下一请求。

如果在步骤S12中在读放大器中没有发现数据，则不需要预先充电操作。在这种情况下，跳过步骤S13和S14(其中发布预先充电指令)。由于在读放大器中没有数据，在步骤S12之后是步骤S15。在步骤S15中，执行作为处理预先充电时间Trp和RAS-CAS延迟时间Trcd的等待例程的子例程#1。最后，到达步骤S19，与前述的在步骤S12中在读放大器中发现表示另一行地址的数据的情况一样，在步骤S19中等待下一请求。

如果在步骤S12发现在读放大器中的数据的行地址与通所述的读或写操作关联的数据的行地址匹配，则预先充电操作和启动操作两者都不需要。在这种情况下，步骤S13至S16都被跳过，即不发布预先充电指令(在步骤S14中)，也不发布启动指令(在步骤S16中)。因此在步骤S12之后是步骤S17，在步骤S17中使用子例程#1作为等待例程实施关于RAS-CAS延迟时间Trcd的处理。最后，到达步骤S19，与前述的在步骤S12中在读放大器中发现表示另一行的地址的数据的情况一样，在步骤S19中等待下一请求。

如上文所述，本实施例的信息处理设备比较感兴趣的操作的读或写操作的地址和在读放大器中剩下的数据的地址。在匹配的情况下，不变地使用剩余的数据，以实施高速的读或写操作。使用在附图9中所示的等待程序控制发布指令的时序。使用频率信息Infq进行发现等待时间的计算，由此以最小的等待时间实施高速的处理。换句话说，鉴于如上文所述可以高速地实施操作，因此如果进入备用模式或睡眠模式，在更低时钟速率下可以可靠地执行它们。这对降低总体功率消耗又很有作用。上文所述的步骤和处理序列可以通过硬件或软件执行。

虽然本发明的上述的实施例主要作为在读取频率信息Infq中控制存储器或某些其它的存储装置的控制器描述，但是这并不构成对本发明的限制。可替换地，结合向其输送可变频率时钟信号的其它的信号处理装置或电路也可以使用该实施例。在这种情况下，关于可变时钟信号的频率信号可以操作以计算所需的等待时间，由此使电路的信息处理最佳化。

尽管前文的实施例显示基于下一时钟频率状态进行等待时间计算和其它的处理，但是也可能发生的是，如附图3B所示，事先获取关于后面的多个时钟间隔的频率状态的频率信息。在这种情况下，可以提前执行等待时间计算。作为示例说明，如附图10A所示，在第n个时钟间隔时，可以获得关于第(n+2)个时钟间隔(例如20ns)的频率信息。如果发生了那种情况，则关于第(n+2)个时钟间隔的频率信息可用于计算。在附图8和9的流程图中，使用当前的频率信息提早一个时钟进行下一时钟间隔的确定。可替换地，使用关于下一时钟间隔(n+1)的频率信息，可以提早两个时钟间隔进行下一时钟间隔(但是时间间隔(n+2))的确定。例如，如附图10B所示，使用关于下一时钟间隔(n+1)的频率信息，确定Tras(RAS启动时间)是否是40ns可以提早两个时钟间隔(在第n个时钟)进行。作为另一变型，使用关于下一时钟间隔的频率信息，事先可以进行下一时钟间隔的确定。作为进一步的变型，如果接收到在后的请求有效(m-1；m是自然数)的时钟间隔并且如果事先获得了关于第(m-1)个时钟间隔的频率信息，则提早多个时钟间隔进行该确定。

此外，虽然上述的实施例显示具有获取频率信息Infq的频率控制部分，但是这并不构成对本发明的限制。可替换地，频率信息Infq可以直接从输出指令以使时钟频率改变的CPU或类似的处理单元中获得。可以并入本发明的实施例的电子装置并不限于PDA和个人计算机。在适合地实施的本发明可用于各种各样的设备：打印机、传真机、PC外设、电话机、电视接收机、图像显示装置、通信设备、蜂窝电话、照相机、收音机、声视频设备、冷却风扇、冰箱、干发器、熨斗、饮料机、真空吸尘器、饭煲、电磁烹饪设备、照明器材、玩具比如视频游戏机和无线电控制车、电驱动工具、医疗设备、测量仪、机车的机载设备、办公用品、锻炼和美容设备、电子控制的机器人、可佩带的电子设备、各种各样的电动机驱动的设备、用于表面和空气传输的运输机械、家用或商用发生设备和不同应用的其它的电子设备。

工业实用性

根据本发明的信息处理设备基于频率信息Infq在时钟频率变化时允许进行处理操作比如等待时间的计算，由此以最小的等待时间极大地增加的速度实施处理。换句话说，虽然快速地实施操作，但在实际进入备用模式或睡眠模式时仍然可以减小功耗。在应用于PDA和PC时，本发明的信息处理设备由此实现两个主要的目标：高速性能和低功耗。

Claims

1、一种信息处理设备，包括：

对关于具有可变频率的同步时钟信号的频率信息进行操作的频率信息操作部分；和

信息处理部分，向所述信息处理部分输送所说的同步时钟信号作为操作时钟信号并以与通过所说的频率信息操作部分的操作的结果适当地时控的关系执行信息处理。

2、根据权利要求1所述的信息处理设备，其中预计通过所说的频率信息操作部分对关于所说的同步时钟信号的所说的频率信息的所说的操作以计算在正输送所说的同步时钟信号的同时确定何时要执行所说的信息处理的时间。

3、根据权利要求1所述的信息处理设备，其中关于所说的同步时钟信号的所说的频率信息由当前或随后的频率信息构成。

4、根据权利要求1所述的信息处理设备，其中通过对编码形式的所说的频率信息进行解码实施对所说的频率信息的操作。

5、根据权利要求1所述的信息处理设备，其中通过将相应的信号周期加到在所说的频率信息的频率中实施对所说的频率信息的操作。

6、一种信息存储设备，包括：

信息存储部分，向所述信息存储部分输送所说的同步时钟信号作为操作时钟信号并以与通过所说的频率信息操作部分的操作的结果适当地时控的关系执行信息存储操作。

7、根据权利要求6所述的信息存储设备，其中所说的信息存储部分具有通过累积电荷存储数据的多个存储单元，以及其中所说的信息存储操作包括如下操作中的至少一种操作：包括使电荷从所说的存储单元的一部分进入放大器，将电荷输入到所说的放大器和从其中输出电荷，以及使所说的放大器在所说的存储单元中累积电荷。

8、根据权利要求7所述的信息存储设备，其中所说的存储单元形成存储器本体中，以及所说的频率信息操作部分形成在用于控制所说的存储器本体的存储器控制单元中。

9、根据权利要求6所述的信息存储设备，其中通过对编码形式的所说的频率信息进行解码实施对所说的频率信息的操作。

10、根据权利要求6所述的信息存储设备，其中通过将相应的信号周期加到在所说的频率信息的频率中实施对所说的频率信息的操作。

11、一种信息存储设备，包括：

产生关于具有可变频率的同步时钟信号的频率信息的频率控制部分；

对所说的频率信息进行操作的频率信息操作部分；和

12、根据权利要求11所述的信息存储设备，其中所说的频率控制部分基于来自中央处理单元的指令改变所说的同步时钟信号的频率，以便输出关于所说的同步时钟信号的当前或随后的频率的频率信息。

13、一种信息处理方法，包括如下步骤：

对关于具有可变频率的同步时钟信号的频率信息进行操作；和

给信息处理部分输送所说的同步时钟信号作为操作时钟信号，同时允许所说的信息处理部分以与在所说的频率信息操作步骤中的操作的结果适当地时控的关系执行信息处理。

14、根据权利要求13所述的信息处理方法，其中所说的信息处理包括将信息存储到通过电荷的累积能够保持数据的多个存储单元中，所说的信息处理进一步包括如下操作中的至少一种操作：包括使电荷从所说的存储单元的一部分进入放大器，将电荷输入到所说的放大器和从其中输出电荷，以及使所说的放大器在所说的存储单元中累积电荷。

15、一种信息处理程序，包括如下步骤：

16、根据权利要求13所述的信息处理程序，其中所说的信息处理包括将信息存储到通过电荷的累积能够保持数据的多个存储单元中，所说的信息处理进一步包括如下操作中的至少一种操作：包括使电荷从所说的存储单元的一部分进入放大器，将电荷输入到所说的放大器和从其中输出电荷，以及使所说的放大器在所说的存储单元中累积电荷。