CN1695305A - 用于安排粗细延迟间隔并包括环形振荡器的同步镜像延迟(smd)电路及方法 - Google Patents

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Abstract

一种同步镜像延迟装置(300)包括：环形振荡器，用于利用一个被指定为振荡器时钟信号的抽头时钟信号来产生多个抽头时钟信号(T1－T7)。响应于输入时钟信号，模拟延迟线路产生一模拟延迟的时钟信号，该模拟延迟的时钟信号相对于该输入时钟信号具有一模拟延迟。粗延迟电路响应于振荡器时钟信号、输入时钟信号和模拟延迟的时钟信号来产生一粗延迟计数(316)，以及响应于等于参考计数值的延迟计数来触发一粗延迟启动信号。细延迟电路锁存多个抽头时钟信号，以及根据锁存的多个抽头时钟信号来产生一细延迟，以及响应于该粗延迟启动信号来触发一细延迟启动信号，该细延迟启动信号相对于该粗延迟启动信号具有一细延迟。输出电路响应于该粗延迟启动信号和该细延迟信号处于有效状态来产生一延迟的时钟信号。

Description

用于安排粗细延迟间隔并包括环形振荡器的 同步镜像延迟(SMD)电路及方法
技术领域
本发明一般涉及集成电路，以及更具体地，涉及使在集成电路中产生的内部时钟信号和施加到该集成电路上的外部时钟信号同步。
背景技术
在同步集成电路中，集成电路通过外部时钟信号来计时，并且在预定的时间执行操作，其中所述预定时间与所施加的时钟信号的上升和下降沿有关。同步集成电路的例子包括同步存储设备，例如，同步动态随机存取存储器(SDRAM)、同步静态随机存取存储器(SSRAM)、以及比如SLDRAM和RDRAM的盒式存储器，以及还包括其它类型的集成电路，例如，微处理器。通过外部时钟信号来确定同步存储设备的外部信号的定时，并且通常必须使存储设备内的操作与外部操作同步。例如，命令与外部时钟信号同步地放置在存储设备的命令总线上，并且存储设备必须在适当的时间锁存这些命令，以成功地获取这些命令。为了锁存所施加的命令，响应于外部时钟信号，来形成内部时钟信号，并且内部时钟信号通常被施加到包含在存储设备中的锁存器上，由此使这些命令记录在锁存器中。必须使内部时钟信号和外部时钟信号同步，以确保内部时钟信号在适当的时间对锁存器进行计时，以成功地获取这些命令。在本说明书中，“外部”用来表示在存储设备外的信号以及操作，以及“内部”用来表示在存储设备内的信号以及操作。此外，虽然本说明书针对同步存储设备，但是在这里所描述的原理同样可适用于其它类型的同步集成电路。
在存储设备中用于产生内部时钟信号的内部电路必然引入一些时间延迟，促使内部时钟信号相对于外部时钟信号发生相移。只要相移是最小的，存储设备内的定时可以容易地与外部定时同步。为提高施加命令的速率以及数据传送到存储设备和从存储设备传送出的速率，递增了外部时钟信号的频率，并且在现代同步存储器中，该频率超过了100MHZ。但是，随着外部时钟信号的频率递增，由内部电路引入的时间延迟变得更加显著。这是因为：随着外部时钟信号的频率递增，信号的周期减小，这样甚至由内部电路引入的很小延迟都对应于内部和外部时钟信号之间显著的相移。结果，在内部时钟信号对锁存器计时之前，施加到存储设备上的命令可能不再是有效的。
正如本领域所属技术人员所意识到的那样，为了使现代存储设备中外部和内部时钟信号同步，人们已经考虑并利用了多种不同的方法，包括延迟锁定环路(DLL)、锁相环路(PLL)、以及同步镜像延迟装置(SMD)。正如在此所使用的，术语“同步的”包括同时发生的多个信号以及彼此相对具有期望延迟的多个信号。图1是常规的SMD 100的功能性方框图，其中SMD 100接收一个施加的时钟信号CLK，并且响应于该CLK信号，产生一个同步时钟信号CLKSYNC，其中该CLKSYNC信号与CLK信号同步。SMD 100包括一个输入缓冲器102，其中输入缓冲器102用于接收CLK信号，并且响应于CLK信号，产生一个缓冲时钟信号CLKBUF。CLKBUF信号相对于CLK信号具有一个延迟D1，在此D1对应于输入缓冲器的固有传送延迟。
模拟延迟线路(model delay line)104接收CLKBUF信号，并且产生相对于CLKBUF信号具有模拟延迟D1+D2的前向延迟的时钟信号FDCLK。正如以下将要更加详细地说明的那样，模拟延迟D1和D2模拟由输入缓冲器102引入的延迟D1以及由输出缓冲器106引入的延迟D2，其中输出缓冲器106产生CLKSYNC信号。FDCLK信号经由一个前向延迟线路108来传送，其中前向延迟线路108包括串联耦合的多个单位延迟110A-N，每个单位延迟从前一单位延迟接收一个输入信号，并且产生相对于输入信号具有一单位延迟UD的输出信号。例如，单位延迟110A-N的每一个都可以是具有如单位延迟110A所表示的启动输入的AND门，具有反相器，其中反相器引入对应于反相器的传送延迟的单位延迟UD。正如单位延迟110A中的反相器的方向所表示的那样，在前向延迟线路104中，在图1中FDCLK信号经由单位延迟110A-N从左向右传送。前向延迟线路108包括多个输出112A-N，其中输出112A-N的每一个都分别地耦合到来自相应单位延迟110A-N的输出。随着FDCLK信号经由多个单位延迟110A-N传送，当该信号呈现在各个输出112A-N上时，该信号被指定为一个延迟的前向时钟信号DFDCLK。
后向延迟线路114包括串联耦合的多个单位延迟116A-N，正如前面对前向延迟线路108的描述一样。然而，代替象前向延迟线路108一样从单位延迟116A-N提供输出，后向延迟线路114具有多个输入118A-N，每个输入分别耦合到相应单位延迟116A-N的输入。同时，单位延迟116A-N的每一个可以由具有一个耦合到相应输入118A-N的输入的AND门形成。镜像控制器120耦合到前向延迟线路108的输出112A-N和后向延迟线路114的输入118A-N。响应于CLKBUF信号的上升沿，镜像控制器120从前向延迟线路108中相应的单位延迟110A-N将DFDCLK信号施加到后向延迟线路114中相应的单位延迟116A-N的输入。例如，如果FDCLK信号已传送到单位延迟110J的输出，则镜像控制器120将在单位延迟110J的输出上的DFDCLK信号输出到后向延迟线路114中单位延迟116J的输入。单位延迟116A到116I以及116K到116N不受影响。DFDCLK信号经由后向延迟线路114中相应的单位延迟116J并且经由所有的单位延迟116I-A向该单位延迟左侧传送，以及从后向延迟线路114输出，作为一个延迟的时钟信号CLKDEL。这样，正如单位延迟116A中AND门的方向所表示的那样，在后向延迟线路114中，在图1中，DFDCLK信号经由多个单位延迟116A-N从右向左传送。输出缓冲器106接收CLKDEL信号，并且响应于CLKDEL信号来产生CLKSYNC，其中CLKSYNC被输出缓冲器引入的延迟D2所延迟。
现在，参照图1和图2所示的信号时序图来更详细地描述SMD 100在使CLKSYNC信号与CLK信号同步时的整个操作，其中图2描述了由SMD在操作期间所产生的各种信号。在图2所示例子中，CLK信号的初始上升沿出现在时间T0。响应于在时间T0的CLK信号的上升沿，在延迟D1之后的时间T1，输入缓冲器102驱动CLKBUF信号处于高位，其中CLKBUF信号的该初始上升沿被指定为CLKBUF信号的N沿。响应于在时间T1的CLKBUF信号的上升沿转变，在模拟延迟D1+D2之后的时间T2，模拟延迟线路104驱动FDCLK信号处于高位。之后，FDCLK信号经由前向延迟线路108中多个单位延迟110A-N进行传送，直至CLKBUF信号的下一个上升沿N+1在时间T3施加到镜像控制器120。在时间T3，前向延迟线路108利用一个等于TCK-(D1+D2)的前向延迟FD来延迟FDCLK信号，其中TCK是CLK信号的周期。这是因为：正如图2所示的那样，在时间T2的FDCLK信号的初始上升沿之后的TCK-(D1+D2)，发生CLKBUF信号的下一个上升沿。
响应于CLKBUF信号在时间T3的上升沿，镜像控制器120将来自前向延迟线路108中适当的单位延迟110A-N之输出的FDCLK信号施加到后向延迟线路114中的相应输入118A-N。例如，假设延迟TCK-(D1+D2)等于十一个单位延迟UD，以便镜像控制器120接收来自前向延迟线路108中单位延迟110K之输出112K的DFDCLK信号。在这种情况下，镜像控制器120将DFDCLK信号施加到后向延迟线路114中单位延迟116K的输入118K。在图2中其作为DFDCLK信号在时间T3的一个上升沿来描述。
之后，DFDCLK信号经由后向延迟线路114中多个适当的单位延迟116J-A进行传送，并且在时间T4，后向延迟线路114响应于所施加的DFDCLK信号，驱动CLKDEL信号处于高位(high)。在时间T4，后向延迟线路114利用一个等于TCK-(D1+D2)的后向延迟BD来延迟CLKDEL信号，其中后向延迟BD等于前向延迟线路108的前向延迟FD。这是因为，正如FDCLK信号在前向延迟线路108中单位延迟110A-N中所做的那样，DFDCLK信号经由后向延迟线路114中相同计数的单位延迟116A-N进行传送，这正如本领域技术人员所意识到的那样。CLKDEL信号在时间T4的全部延迟等于D1+D1+D2+TCK-(D1+D2)+TCK-(D1+D2)，其等于2TCK-D2。这样，在CLK信号在时间T5的下一个上升沿之前的输出缓冲器106的延迟D2，出现CLKDEL信号在时间T4的上升沿。响应于时间T4的CLKDEL信号，输出缓冲器106驱动CLKSYNC信号在时间T5处于高位，并且与CLK信号的上升沿同步。这样，SMD 100产生了上升沿与CLK信号的上升沿同步的CLKSYNC信号。
在SMD 100中，尽管输入缓冲器102和输出缓冲器106都作为一个单独的组件来描述，但每个都表示SMD 100的输入与输出之间所有组件和相关延迟。这样，输入缓冲器106表示了接收CLK信号的输入和模拟延迟线路104的输入之间所有组件的延迟D1，并且输出缓冲器106表示后向延迟线路114的输出和形成CLKSYNC信号的输出之间所有组件的延迟D2，这正如本领域技术人员所意识到的那样。
在SMD 100中，前向以及后向延迟线路108、114每个包含相同计数的单位延迟110A-N、116A-N。大量的单位延迟110A-N、116A-N能够为SMD 100提供产生前向和后向延迟FD、BD时更好的分辨率，其中前向和后向延迟FD、BD在之后将共同称作可变延迟VD(例如：VD＝FD+BD)。SMD 100的分辨率是最小的延迟增量，其可以递增到可变延迟以及从可变延迟VD中减去，其中该可变延迟等于SMD 100中的单位延迟110A-N、116A-N的单位延迟UD的两倍。更好的分辨率意味着将使CLK信号和CLKSYNC信号合理地同步，这正如本领域技术人员所意识到的那样。另外，前向和后向延迟线路108、114必须能够共同提供一个最大可变延迟VD，其相应于在SMD 100被指定操作的频率范围内具有最小频率的CLK信号。这是因为，前向和后向延迟线路108、114必须各自提供一个N×TCK-(D1+D2)的延迟，当CLK信号的周期TCK最大时，其具有最大值，这出现在CLK信号的最小频率处。
总而言之，SMD 100的期望分辨率和最大可变延迟VD能够导致包括大量的单个延迟级110A-N、116A-N，这些大量的延迟级110A-N、116A-N消耗半导体衬底上大量的空间，其中同步存储设备的SMD 100和其它部件形成在半导体衬底。而且，这些大量的单个延迟级110A-N、116A-N能够导致SMD 100明显的功率消耗，这可能不是所期望的，尤其是在同步存储设备包含在便携式电池供电设备中的情况下。
这需要一个具有良好的分辨率的SMD，该SMD在半导体衬底上占据很小的空间，并且消耗较少的功率。
发明内容
根据本发明的一方面，同步镜像延迟装置包括环形振荡器，该环形振荡器利用一个被指定为振荡时钟信号的抽头时钟信号来产生多个抽头时钟信号。每个抽头时钟信号相对于该振荡时钟信号具有相应的延迟。模拟延迟线路接收输入时钟信号，以及响应于输入时钟信号来产生模拟延迟的时钟信号。所述模拟延迟的时钟信号相对于所述输入时钟信号具有模拟延迟。粗延迟电路响应于振荡器延迟时钟信号、输入时钟信号和模拟延迟的时钟信号产生粗延迟计数，以及响应于等于参考计数值的延迟计数来触发粗延迟启动信号。细延迟电路响应于输入时钟信号来锁存所述抽头时钟信号，以及根据锁存的时钟信号产生细延迟。细延迟电路响应于粗延迟启动信号来触发细延迟启动信号，所述细延迟启动信号相对于粗延迟启动信号具有细延迟。输出电路耦合到粗延迟电路和细延迟电路，以及响应于粗延迟延迟启动信号和细延迟启动信号处于有效状态来产生延迟的时钟信号。
附图说明
图1是显示常规SMD的功能性方框图；
图2是显示图1所示SMD在操作期间产生的各种信号的信号时序图；
图3是描述包括用于产生延迟的时钟信号之粗延迟和细延迟的环形振荡器的上升沿SMD的功能性方框图；
图4是显示图3所示SMD在操作期间产生的各种信号的信号时序图；
图5是更详细地显示图3所示SMD在产生延迟的时钟信号之细延迟时的操作的信号时序图；
图6是显示图3所示的环形振荡器以及锁存和比较电路的一个实施例的功能性方框图和示意图；
图7是显示根据本发明的一个实施例的用于产生延迟的时钟信号的双沿SMD的功能性方框图，其中该延迟的时钟信号具有与施加的时钟信号的相应上升沿和下降沿同步的上升沿和下降沿；
图8是显示包括图3的SMD和/或图7的SMD的同步存储设备的功能性方框图；以及
图9是显示包含图8的存储设备的计算机系统的功能性方框图。
具体实施方式
图3是SMD 300的上升沿部分的功能性方框图，其中SMD 300去掉了包含在图1所述的常规SMD 100中的相对较大和较高功率的前向和后向延迟线路108，并且代替地包括一个环形振荡器302，该环形振荡器302给粗计数器电路304提供时钟，以定义一个粗延迟CD，以及被细延迟电路306利用来定义一个细延迟FD。在操作期间，SMD 300调节粗细延迟CD、FD的值，以产生与外部时钟信号CLK同步(例如相对于外部时钟信号具有期望的延迟)的延迟的时钟信号CLKDEL，正如以下将更加详细地描述那样。在接下来的说明中，阐述特定的细节，以提供对本发明充分地理解。但是，对本领域普通技术人员来说，显而易见的是，可以实现本发明而没有这些特定的细节。在其它方面中，没有详细显示或者在整体上省略了公知的电路、控制信号、定时协议以及软件操作，以便避免不必要地模糊本发明。
在SMD 300中，输入缓冲器308接收CLK信号，并且响应于CLK信号，产生一个时钟缓冲信号CLKBUF。输入缓冲器308引入一个输入缓冲器延迟D1，使得CLKBUF信号相对于CLK信号被延迟一个输入缓冲器延迟D1。模拟延迟线路310接收CLKBUF信号，并且产生上计数延迟的时钟信号CLKUP，该上计数延迟的时钟信号CLKUP相对于CLKBUF信号具有一个模拟延迟D1+D2。模拟延迟D1和D2模拟由输入缓冲器308引入的延迟D1以及由输出缓冲器(未示出)引入的延迟D2。
环形振荡器302包括与非(NAND)门314A以及串联的多个反相器314B-G，并且具有来自NAND门314A和反相器314A-G的输出，反相器314A-G用于分别产生抽头时钟信号T1-T7。NAND门314A包括第一输入，第二输入接收CLKUP信号。每个抽头时钟信号T1-T7具有相对于前一个抽头时钟信号的单位细延迟UFD，并且也具有相对于抽头时钟信号T7的相应延迟。来自最后一个反相器314G的抽头时钟信号T7经由反相器315被施加来产生振荡器时钟信号CLKOSC。单位细延迟UFD对应于NAND门314A和反相器314B-G的相应传送延迟。本领域普通技术人员将理解用于形成具有大致相同单位细延迟UFD的NAND门314A的合适电路可作为反相器314B-G。这样，抽头时钟信号T1被反相，并且具有相对于抽头时钟信号T7的延迟UFD，同样，抽头时钟信号T2相对应抽头时钟信号T1也具有延迟UFD，对于其它的抽头时钟信号T3-T6，以此类推。细延迟电路306在定义CLFDEL信号的细延迟FD时利用抽头时钟信号T1-T7，正如以下将要相细描述的那样。环形振荡器302可以包括更多或者更少的反相器324，正如本领域普通技术人员所意识到的那样。
粗延迟电路304包括上/下粗延迟计数器316，其由CLKOSC信号提供时钟以及响应于CLKOSC来产生粗延迟计数CDC。计数器316在上计数输入上接收CLKUP信号，并且响应于CLKUP信号的上升沿以上计数模式操作，以响应于CLKOSC信号的每个上升沿来递增CDC计数。计数器316以上计数模式操作，直到在下计数输入上接收到CLKBUF的上升沿。响应于CLKBUF的上升沿，计数器316以下计数模式操作，以响应于CKLOSC的每个上升沿来递减CDC的计数。在操作中，计数器316响应于CLKUP信号的上升沿以上计数模式操作，以响应于CLKOSC信号的每个上升沿来从初始值开始递增CDC计数。当计数器316接收到CLKBUF信号的上升沿时，以下计数模式的操作开始，并且计数器响应于CKLOSC的每个上升沿来递减CDC的计数，以将CDC计数从在上计数模式下达到的最终值递减到初始值。CDC计数的每个递增或者递减对应于CLKOSC信号的周期TCK，因为CDC计数响应于CLKOSC信号的每个上升沿而被递增或者递减。如果单位粗延迟UCD被定义为等于CLKOSC信号的周期TCK，则每个单位粗延迟等于十四个单位细延迟UFD(UCD＝14×UFD)，因为在CLKOSC信号的每个循环期间，CLKOSC信号传送经过NAND门314A和每个314B-G两次。数字比较器318接收CDC计数，并且当CDC计数等于初始值时，产生有效的粗启动信号CEN。
细延迟电路306包括锁存和比较电路320，其响应于CLKBUF信号的上升沿，锁存来自环形振荡器302的抽头时钟信号T1-T7。在这种方式下，锁存和比较电路320在给定时间点(例如，在CLKBUF信号的上升沿)俘获环形振荡器302的状态。锁存和比较电路320此后根据锁存的抽头时钟信号T1-T7来产生多个细延迟信号FD1-FD7。更具体地，锁存和比较电路320对于每对相邻的抽头时钟信号T1-T7执行XOR操作，每个XOR操作的结果是：产生相应的FD1-FD7信号。例如，锁存和比较电路320执行抽头时钟信号T1和T2的XOR以产生FD1信号，执行抽头时钟信号T2和T3的XOR以产生FD2信号，等等，以及执行抽头时钟信号T7和T1的XOR以产生FD7信号。
在操作中，锁存和比较电路320在CLKBUF信号发生上升沿的时间点触发FD1-FD7信号，其中FD1-FD7信号对应于CLKOSC的上升或下降沿的位置。在这种方式下，锁存和比较电路320锁存时钟信号的上升或下降沿的位置，其中当CLKBUF信号的上升沿发生时，时钟信号传送经过NAND门314A和反相器314-G。这是因为，在环形振荡器302的操作期间，抽头时钟信号T1的上升和下降沿传送经过NAND门314A和反相器314A-G，由此顺序地产生抽头时钟信号T2-T7的相应上升和下降沿。在任何给定的时间点，NAND门314A和反相器314B-G其中之一将产生抽头时钟信号T7的上升和下降沿。与该特定NAND门314A和反相器314B-G相关联的该对抽头时钟信号T1-T7的XOR将等于“0”，而所有其它抽头时钟信号对的XOR等于“1”。这可以通过强调以下内容而被理解，即没有产生抽头时钟信号T7之上升和下降沿的任何反相器314BA-G或者NAND门314A具有高输入和低输入或者反之亦然，这样相关联的抽头时钟信号T1-T7的XOR等于1。相反，产生抽头时钟信号T7之边沿的NAND门314A或者反相器314B-G具有相同逻辑电平的输入抽头时钟信号T1-T7，作为输出抽头时钟信号，这样，这些抽头时钟信号的XOR等于0。由于NAND门和反相器的传送延迟，产生抽头时钟信号T7之边沿的NAND门314A或者反相器314B-G的输入和输出抽头时钟信号T1-T7的逻辑电平是相同的，这是本领域普通技术人员所能意识到的。例如，如果NAND门314正在产生抽头时钟信号T1的上升沿，则反相器314G首先产生抽头时钟信号T7的上升沿，以及这个上升沿被施加到NAND门314A。在抽头时钟信号T7被施加到NAND门314A之前，NAND门驱动T1信号处于高位。这样，当抽头时钟信号T7的上升沿起初被施加到NAND门314A的输入时，NAND门具有高输入(抽头时钟信号T7)和高输出(T1信号)。如果这是T7和T1被锁存的点，则这些信号的XOR等于0，其对应于FD1信号。
细延迟变换电路322从锁存和比较电路320接收FD1-7信号，并且处理这些信号，以选择多个细延迟控制信号FDC1-7其中之一，正如以下将详细说明的那样。响应于CEN信号的上升沿，变换电路322触发FDC1-7信号其中一个选择的信号。多个传输门324A-G分别接收FDC1-7，以及还在相应的第一信号端接收抽头时钟信号T1-T7。每个传输门324A-G的第二信号端耦合到AND门326的第一输入。响应于FDC1-7信号，传输门324A-G其中所选择的一个接通，并且在第二信号端输出相应的抽头时钟信号T1-T7，作为细启动信号FEN。例如，当触发FDC3信号时，传输门324C接通，并且输出T3信号，作为FEN信号。AND门336还在第一输入上接收来自比较器318的CEN信号，并且响应于CEN和FEN信号来产生延迟的时钟信号CLKDEL。CLKDEL信号相对于CKL信号的特定上升沿具有期望的延迟，正如以下将详细说明的那样。
现在参考图3和图4的信号时序图，来更详细地说明SMD 300的整个操作，其中图4的信号时序图描述了由SMD在操作期间产生的各种信号。在图4中的例子中，上/下粗延迟计数器316起初设定CDC计数为零值，以及传输门324A-G起初被假设为都是断开的，并且FEN信号处于低位，使得AND门326驱动CLKDEL处于低位。在时间T0，CLK信号的起初上升沿N发生，以及输入缓冲器308响应于CLK信号的上升沿，驱动CLKBUF信号在延迟D1之后的时间T1处于高位。响应于CLKBUF信号的上升沿，模拟延迟线路310驱动CLKUP信号在模拟延迟D1+D2之后的时间T2处于高位。请注意：CLKBUF信号的上升沿也施加到锁存和比较器电路320，但是，在该点，响应于该信号的锁存和比较电路的操作没有影响SMD 300的操作，这样，在本说明书中被忽略。
响应于在时间T2的CLKUP信号，环形振荡器302被触发(例如，NAND门314A被启动，并且时钟信号的相应边沿开始传送经过NAND门和反相器314B-G)。延迟计数器316响应于CLKUP信号开始以向上计数模式进行操作，并且响应于来自环形振荡器302的CLKOSC信号的每个上升沿来递增CDC的计数。计数器316响应于CLKOSC信号的每个上升沿递增CDC的计数，直到时间T3，其中T3对应于CLKBUF信号的下一个上升沿于时间T4被施加到计数器316之前发生的CLKOSC信号的最后一个上升沿。响应于CLK的下一个上升沿N+1，在时间T4发生CLKBUF信号的上升沿。响应于CLKBUF信号在时间T4的上升沿，计数器316开始以下计数模式操作，并且响应于CLKOSC信号的下一个上升沿开始在时间T5递减CDC的计数。同时，响应于CLKBUF信号在时间T4的上升沿，锁存和比较电路320在该时间点锁存抽头时钟信号T1-T7的状态。正如图4所表示的那样，从时间T2到时间T3的时间段被指定为上计数粗延迟UCD，以及从时间T3到T4的时间段被指定为上计数细延迟UFD，并且延迟UCD和UFD的总和等于延迟TCK-(D1+D2)，其中TCK是CLK信号的周期。锁存和比较电路320在时间T4产生表示环形振荡器302中的CLKOSC信号之当前边缘的位置，以及细延迟变换电路322此后响应于FD1-FD7信号，触发FDC1-7信号其中之一。触发的FDC1-7信号触发相应的传输门324A-G，由此输出相应的抽头时钟信号T1-T7，正如上面所述的那样。
从时间T4到时间T6，延迟计数器316继续在下计数模式下操作，并且响应于CLKOSC信号的每个上升沿来递减CDC的计数。在时间T6，数字比较器318确定CDC的计数等于初始值，并且触发CEN信号，由此启动NAND门326。在时间T7，触发的传输门324A-G输出选择的抽头时钟信号T1-T7，作为到NAND门326的FEN信号。从时间T4直到T6的时间被指定为下计数粗延迟DCD，并且从时间T6到时间T7的时间段被指定为下计数细延迟DFD，并且延迟DCD+DFD的总和等于延迟UCD+UFD，这样等于TCK-(D1+D2)。在时间T7，AND门326接收高位的FEN和CEN信号，并且由此驱动CLKDEL信号处于高位，并且CLKDEL信号相对于CLK信号的N+2上升沿具有期望的延迟。这样，SMD 300产生具有上升沿的CLKDEL信号，该上升沿相对于CLK信号的N上升沿具有期望的延迟，并且在这种方式下，SMD 300使CLK和CLKDEL信号同步。
在SMD300中，产生的CLKDEL信号具有与CLK每个其它上升沿同步的上升沿。例如，正如刚才所述的那样，CKLDEL信号的初始上升沿发生在时间T7，以及下一个上升沿发生在T9，并与CLK的N+4上升沿同步。这样，在图3的实施例中，CLKDEL信号仅仅与CLK信号交替上升沿同步。这是因为，上/下计数器316响应于CLK信号的交错上升沿(其实是响应于根据CLK信号的交错上升沿所产生的CLKBUF信号)开始以下计数模式操作，以调整延迟DCD。例如，在图4的例子中，CLK信号的N+1上升沿在时间T4产生CLUBUF信号，其将计数器316置于下计数模式来操作。因为计数器316不能同时以上计数模式工作以便对于CLK信号的N+1边缘来安排延迟UCD，所以在SMD 300中，仅仅CLK的交替上升沿可以被同步。为了产生具有与CLK信号的每个上升沿同步的上升沿的CLKDEL信号，可以简单地利用另一SMD 300，具有来自每个SMD的CLKDEL信号，然后CLKDEL信号经由OR门(未示出)被施加，以给输出缓冲器312提供时钟，正如本领域技术人员所意识到的那样。
在SMD 300中，单个环形振荡器302被用来代替上面参考图1的SMD 100所描述的较大并且相对较高功率的前向和后向延迟线路108、114。而且，单个环形振荡器302被用以同时产生CLKDEL信号的粗和细延迟。通过利用环形振荡器302，较宽范围的CLK信号可以被同步化，并且具有相对较长周期的低或者高频CLK信号，这仅仅通过增加上/下粗延迟计数器316的位数来调节，正如本领域普通技术人员所意识的那样。
另外，在产生CLKDEL信号中利用由SMD 300所利用的方法，一旦确定了初始上计数延迟UCD+UFD，就能够多种不同的方式镜像或者重放该延迟，例如，通过利用这些值起动的另一计数器和振荡器电路。另外，可以改变测量的上计数延迟UCD+UFD的值，例如利用一个整数除以或者乘以该延迟，由此产生增倍或者分倍的延迟。在这种方式下，例如，可以使用测量的上计数延迟UCD+UFD产生具有多倍于施加时钟信号之频率的频率的时钟信号。
使用分开的计数器和环形振荡器用于测量和重放的另一种情况是由延迟线路310(图3)所产生的所需模拟延迟D1+D2长于施加时钟信号的单个周期。当模拟延迟D1+D2大于施加的时钟信号的周期时，测量间隔必须至少是两个时钟周期长，以允许上计数延迟UCD+UFD被准确地测量。它通过参考图4以及注意以下内容被理解，即如果模延迟D1+D2大于施加的CLK信号的周期，则CLKBUF信号在T4的上升沿(其响应于CLK信号在T3的N+1上升沿而产生)可以不被用来终止上计数延迟UCD+UFD的测量，因为模拟延迟独自能够延伸超过T4。在这种情况下，多个SMD 300被需要来产生施加的CLK信号的每个边沿，因为每个SMD要求更长以产生相应的延迟边沿，以及在在更长时间期间，发生施加的CLK信号的附加边沿。它能够通过参考图7被更好的理解，下面的图7描述了包括四个SMD的SMD 700，所述四个SMD以与SMD 300相同的方式操作，以产生施加的CLK信号的所有上升和下降沿。如果模拟延迟D1+D2大于CLK信号的一个周期但是小于两个周期，则SMD 700将需要等价于SMD 300的八个SMD，除非测量和重放功能被分开，并且由此通过不同的计数器和环形振荡器来执行。如果测量和重放功能被分开，则仅仅需要测量电路和四个重放电路，甚至在模拟延迟D1+D2大于施加的CLK信号的周期的情况下，正如本领域技术人员所能意识的那样。下面将更加详细地描述图7。
现在参考图4和图5的信号时序图来描述变换电路322在选择哪个FDC1-7信号触发时的操作，其中图5的时序图描述了在SMD 300中的几个信号，以更详细地描述变换电路322的操作。在图5中，时间T4-T7对应于具有图4中相同指定的时间。变换电路322选择FDC1-7信号，以补偿在图4的时间T4和T5之间发生的附加延迟，正如现在更详细地描述的那样。正如图5所示，当CLKBUF信号的上升沿发生在时间T4时，相应的上计数细延迟UFD被定义，以及以上计数模式产生的总延迟UCD+UFD被定义。UFD延迟对应于环形振荡器302中CLKOSC信号在时间T4的当前边缘的位置。在时间T4，上计数模式被终止，以及下计数模式操作开始。这样，在下计数模式期间产生的延迟包括对应于时间T4和T5之间时间段的剩余延迟RD。即使计数器316没有被提供时钟，直到时间T5，以开始以下计数模式来递减CDC计数，该剩余延迟RD也是在下计数模式期间所产生的延迟的一部分。因而，对应于从时间T6到T7时间段的下计数细延迟DFD(其通过变换电路322产生)必须考虑剩余延迟RD。这样，变换电路322选择使得DFD延迟等于UFD减去RD延迟(DFD＝UFD-RD)的FDC1-7信号。
下面的表1以表格的形式显示了变换电路322的操作，用于确定传送通过环形振荡器302的时钟信号的上升或下降沿的位置，以及根据该确定的位置，选择哪个抽头信号T1-7被输出以触发CLKDEL信号。
                               表1：在环形振荡器302的变换测量和重放功能中的细延迟变换电
                                                 路302的变换操作
                  测量期间                                   重放期间
RO存储的级(例如有效的FD1-7 存储的T7信号的状态 结束粗下计数(CDC) 结束T7信号的状态 来自RO级输出中选择的T1-T7信号作为细输出信号
 FEN
 1  0  0  0  T1
 2  0  0  0  T3
 3  0  0  0  T5
 4  0  0  0  T7
 5  0  0  1  T2
 6  0  0  1  T4
 7  0  0  1  T6
 1  1  -1*  0  T1
 2  1  -1*  0  T3
 3  1  -1*  0  T5
 4  1  -1*  0  T7
 5  1  -1*  1  T2
 6  1  -1*  1  T4
 7  1  -1*  1  T6
*下计数经过0到-1(例如......3，2，1，0，-1，......)
在下面的讨论中，表1的列将被描述为从左到右的列1-5。列1表述了以触发的FD1-FD7信号形式传送经过环形振荡器302的时钟信号的上升或下降沿的位置，触发的FD1-FD7信号来自锁存和比较电路320。当锁存和比较电路320锁存T1-T7信号的状态，以及触发FD1-FD7信号的一个，锁存的T7信号是二进制“1”或者“0”，正如表1的列2所示。列1和2描述了由变换电路322接收的各种信号的最终状态。
列3显示了当CEN信号被触发时下计数CDC具有的结束值，并且如表1的行8-14中的“*”所示，其中在CEN信号被触发之前，在某些情况下，CDC计数经过0到-1。列4显示了当CDC计数达到列3所指定的值时T7的二进制状态，以及列5显示了哪个T1-T7信号被输出作为CEN信号，由此触发CLKDEL信号。变换电路322触发合适的FDC1-FDC7信号，以分别输出期望的T1-T7信号。正如表1的第5行所示，当FD5信号被触发以及锁存的T7信号在测量间隔结束时为二进制0时，变换电路322此后在当CEC计数等于0时的重放间隔期间输出T2信号，作为CEN信号。这样，表1描述了在测量间隔结束时变换电路322对于T1-T7信号之所有可能锁存的结合的操作，以及在相应的重放间隔结束时作为FEN信号的T1-T7信号输出，正如本领域普通技术人员所理解的那样。
图6是显示图3所示的环形振荡器302以及锁存和比较电路320的一个实施例的功能性方框图和示意图。环形振荡器302包括与多个串联的反相器602A-F串联耦合的NAND门600，利用NAND门和反相器602-612分别产生抽头时钟信号T1-T7。NAND门600对应于图3中的反相器314G，并且具有单位细延迟UFD，该单位细延迟UFD与反相器602A-F的单位细延迟匹配，反相器602A-F对应于图3中的反相器314A-F。NAND门600的第二输入接收起动信号START，启动信号START进入低位，以促使NAND门600和反相器602A-F驱动T1-T7信号到初始值，并且此后，进入高位，以启动AND门，由此初始环形振荡器302的操作。
抽头时钟信号T1-T7经由相应的反相器604A-G被施加到多个采样和保持电路606A-G。每个采样和保持电路606A-G响应于采样信号SAMPLE的上升沿来锁存对应的反相器604A-G的信号，以及在一个输出上放置锁存的信号。当SAMPLE信号处于低位时，每个采样和保持电路606A-G驱动其输出上的信号为低位。CEN信号经由缓冲器608被施加，以产生SAMPLE信号。多个XOR门610A-G接收来自多对采样和保持电路606A-G的输出，由此将相邻的抽头时钟信号T1-T7提供给每个XOR门。XOR门610A-G响应于来自对应的采样和保持电路606A-G的输出，分别产生FD1-7信号。例如，采样和保持电路606A和606B响应于SAMPLE信号的上升沿分别锁存抽头时钟信号T1和T2的状态。采样和保持电路606A和606B将锁存的T1和T2信号施加到XOR门606A，其产生具有与采样的T1和T2信号之XOR相对应的值的FD1信号。
在操作中，START信号起初处于无效低位，促使NAND 600驱动T7信号处于高位，以及促使反相器602A-F响应于高位的T7信号，驱动信号T1-T6处于高位或者低位。在该点，SAMPLE信号处于低位，促使每个采样和保持电路606A-G驱动其输出处于低位，这反过来促使XOR门610A-G驱动FD1-7信号处于低位。START信号此后进入有效高位，促使NAND门600驱动抽头时钟信号T7处于低位，并且开始传送经过反相器604A-F和NAND门600的边沿，正如本领域技术人员所意识到的那样。当CEN信号处于高位时，缓冲器608驱动SAMPLE信号处于高位，并且采样和保持电路606A-G锁存经由反相器604A-G所施加的抽头时钟信号T1-T7，并且施加这些锁存的数据时钟信号给XOR门610A-G。此后，XOR门610A-G响应于施加的抽头时钟信号T1-T7，产生FD1-7信号。XOR门610A-G驱动相应的FD1-7信号处于低位，其中XOR门610A-G从反相器604A-G接收该对抽头时钟信号T1-T7，反相器604A-G当SAMPLE信号处于高位时产生CLKOSC信号的当前边沿(例如，抽头信号时钟处于高位或者低位)。
图7是显示产生同步时钟信号CLKSYNC的SMD 700的功能性方框图，其中同步时钟信号CLKSYNC具有与施加的时钟信号的相应上升沿和下降沿同步的上升沿和下降沿。SMD 700包括输入缓冲器702以及延迟线路704，它们以与上面描述的图3之SMD 300中的相应部件相同的方式，响应于施加的时钟信号CLK分别产生CLKBUF和CLKUP信号。CLKBUF和CLKUP信号被施加到第一和第二上升沿环形振荡器SMD电路706和708，第一和第二上升沿环形振荡器SMD电路706和708对应于SMD 300中接收CLKBUF和CLKUP信号并且响应于这些信号产生CLKDEL信号的部件。电路706产生相对于CLK信号的偶数交替上升沿具有期望延迟的上升沿延迟的时钟信号CLKDELR1，以及电路708产生相对于CLK信号的奇数交替上升沿具有期望延迟的上升沿延迟的时钟信号CLKDELR2。OR门710接收CLKDELR1-2信号，并且响应于这些信号，产生上升沿选通脉冲RES。由两个交叉耦合的或非(NOR)门714和716形成的RS触发器712在置位输入上接收RES信号，并且产生CLKDEL信号，该CLKEDL信号的上升沿相对于CLK信号的上升沿具有一预定延迟。响应于CLKDEL信号，输出缓冲器718产生CLKSYNC信号，该CLKSYNC信号的上升沿与CLK信号的上升沿同步。
输入缓冲器720和延迟线路722以与上面描述的图3之SMD 300的相应部件相同的方式，响应于施加的互补时钟信号CLK*，分别产生CLKBUF*和CLKUP*。CLKBUF*和CLKUP*信号被施加到SMD电路724和726，SMD电路724和726对应于SMD 300中接收CLKBUF和CLKUP信号并且响应于这些信号产生CLKDEL信号的部件。电路724产生相对于CLK信号的偶数交替下降沿具有期望延迟的下降沿延迟的时钟信号CLKDELF1，以及电路726产生相对于CLK信号的奇数交替下降沿具有期望延迟的下降沿延迟的时钟信号CLKDELF2。OR门710接收CLKDELF1-2信号，并且响应于这些信号，产生下降沿选通脉冲FES。RS触发器712在置位输入上接收FES信号，并且产生CLKDEL信号，该CLKEDL信号的下降沿相对于CLK信号的下降沿具有一预定延迟。响应于CLKDEL信号，输出缓冲器718产生CLKSYNC信号，该CLKSYNC信号的下降沿与CLK信号的下降沿同步。
图8是显示包括图3的SMD和/或图7的SMD的同步存储设备的功能性方框图。图8所示存储设备800是一个双倍速率(DDR)同步动态随机存取存储器(“SDRAM”)，尽管这里所描述的原理可用于包含用来同步内部和外部信号的SMD的任何存储设备，例如常规的同步动态随机存取存储器(SDRAM)、还有例如SLDRAM和RDRAM的盒式存储设备，并且同样能够用于必须使内部和外部时钟信号同步的任何集成电路。
存储设备800包括一个经由地址总线ADDR接收行、列、以及存储体(bank)地址的地址寄存器802，同时一个存储控制器(未显示)通常地提供多个地址。地址寄存器802接收一个行地址和一个存储体地址，其分别施加到行地址多路复用器804和一个存储体控制逻辑电路806。行地址多路复用器804将从地址寄存器802接收到的行地址或者来自更新计数器808的一个更新的行地址施加到多个行地址锁存器和解码器810A-D。存储体控制逻辑电路806触发行地址锁存器和解码器810A-D，其相应于从地址寄存器802接收到的存储体地址或者来自更新计数器808的一个更新的存储体地址，并且触发的行地址锁存器和解码器锁存以及解码接收到的行地址。响应于解码的行地址，触发的行地址锁存器和解码器810A-D将各种信号施加到一个相应的存储体812A-D，并且由此触发相应于解码的行地址的一行存储单元。存储体812A-D的每一个都包含一个存储单元阵列，其具有以行和列排列的多个存储单元，并且存储在触发的行的存储单元的数据存储于相应的存储体的读出放大器。行地址多路复用器804将来自更新计数器808的更新的行地址施加到解码器810A-D，并且当存储设备800响应于施加到存储设备800的一个自动或自我更新命令而以自动更新或自我更新操作模式进行操作时，存储体控制逻辑电路806使用来自更新计数器的更新的存储体地址，正如本领域技术人员所意识到的那样。
列地址在行以及存储体地址之后施加到ADDR总线，并且地址寄存器802将列地址施加到一个列地址计数器和锁存器814，其反过来锁存列地址，并将锁存的列地址施加到多个列解码器816A-D。存储体控制逻辑电路806触发与接收到的存储体地址相应的列解码器816A-D，并且触发的列解码器解码所施加的列地址。取决于存储设备800的操作模式，列地址计数器和锁存器814直接将锁存的列地址应施加到解码器816A-D，或者在由地址寄存器802提供列地址开始时将一个列地址序列施加到解码器。响应于来自计数器以及锁存器814的列地址，触发的列解码器816A-D将解码和控制信号施加到一个输入/输出(I/O)门以及数据屏蔽电路818，其反过来访问存储单元，该存储单元相应于被访问的存储体812A-D中的存储单元之触发行中解码的列地址。
在数据读出操作期间，从寻址存储单元读出的数据经由I/O门以及数据屏蔽电路818耦合到一个读取锁存器820。I/O门以及数据屏蔽电路818提供N位数据给读取锁存器820，读取锁存820然后将两个N/2位字施加到多路复用器822。在图3所示实施例中，电路818提供64位给读取锁存820，读取锁存820反过来提供两个32位字给多路复用器822。数据驱动器824顺序地从多路复用器822接收N/2位字，并且还接收一个来自选通信号发生器826的数据选通信号DQS以及来自SMD300/700的延迟的时钟信号CLKDEL，在读取操作期间，DQS信号用于一个例如存储控制器(未显示)的外部电路以锁存来自存储设备800的数据。响应于延迟的时钟信号CLKDEL，数据驱动器824顺序地输出接收到的N/2位字作为一个相应的数据字DQ，每个数据字都与施加给存储设备800计时的CLK信号之上升或下降沿同步输出。数据驱动器824还输出上升和下降沿分别与CLK信号之上升和下降沿同步的数据选通信号。每个数据字DQ以及数据选通信号DQS共同定义了一个数据总线DATA。正如本领域技术人员所意识到的那样，来自SMD的CLKDEL信号是CLK信号的一个延迟的形式，并且SMD 300/700调整CLKDEL信号相对于CLK信号的延迟，以确保与CLK信号同步地将DQS信号和DQ字置于数据总线上，正如前面参照图3-6以及11所描述的那样。DATA总线还包括屏蔽信号DM0-M，其将在以下参照数据写入操作来更详细的描述。
在数据写入操作期间，一个例如存储控制器(未显示)的外部电路施加N/2位数据字DQ、选通信号DQS、以及数据总线DATA上相应的数据屏蔽信号DM0-X。数据接收器828接收每个DQ字以及相关的DM0-X信号，以及将这些信号施加到通过DQS信号计时的输入寄存器830。响应于DQS信号的上升沿，输入寄存器830锁存第一个N/2位DQ字以及相关的DM0-X信号，并且响应于DQS信号的下降沿，输入寄存器锁存第二个N/2位DQ字以及相关的DM0-X信号。输入寄存器830将这两个N/2位DQ字作为一个N位字提供给一个写入先入先出(FIFO)以及驱动器832，其响应于DQS信号，记录所施加的DQ字以及DM0-X信号进入写入FIFO以及驱动器的时间。响应于CLK信号，DQ字被挤出写入FIFO以及驱动器832，并且被施加到I/O门以及屏蔽电路818。I/O门以及屏蔽电路818将DQ字传递到存储体812A-D中的寻址存储单元，受制于DM0-X信号，其中DM0-X信号用于选择地屏蔽写入寻址存储单元的DQ字(例如写入的数据)中的位或组位。
控制逻辑以及指令解码器834经由一个控制总线CONT接收多个指令和时钟信号，通常来自一个例如存储控制器(未显示)的外部电路。这些指令信号包括一个碎片选择信号CS*、一个可写入信号WE*、一个列地址选通信号CAS*、以及一个行地址选通信号RAS*，而时钟信号包括一个可计时信号CKE*以及互补的时钟信号CLK、CLK*，其中带“*”表示为一个低位有效的信号。指令信号CS*、WE*、CAS*、以及RAS*都被驱动为相应于一个具体的指令的值，例如一个读出、写入、或者自动更新命令。响应于时钟信号CLK、CLK*，命令解码器834锁存以及解码一个施加的命令，并且产生一个计时以及控制信号序列，其控制组件802-832，以执行所施加的指令的功能。可计时信号CKE能够通过时钟信号来对指令解码器834计时。指令解码器834在CLK、CLK*信号(例如，CLK高位和CLK*低位的交叉点)的正沿处锁存指令以及地址信号，同时响应于数据选通信号DQS的两个沿，输入寄存器830和数据驱动器824分别将数据传入和传出存储设备800，并且由此成为时钟信号CLK、CLK*的频率的两倍。这是因为，因为DQS信号与CLK、CLK*信号具有相同的频率。存储设备800被称zowei一个双倍速率设备，因为往返于设备所传输的数据字DQ以一个常规SDRAM的双倍速率进行传输，其中常规SDRAM以对应于所施加的时钟信号之频率的速率来传输数据。控制逻辑以及指令解码器834在产生控制以及计时信号时的操作都是常规操作，因而，出于简洁的缘故，将不做更详细的描述。
图9是显示包括计算机电路902的计算机系统900的方框图，该计算机电路902包含图8所示存储设备800。通常，计算机电路902经由地址总线、数据总线、以及控制总线耦合到存储设备800，以从存储设备写入以及读出数据。计算机电路902包括用于执行各种处理功能的电路，例如运行具体的软件来执行具体的计算或者任务。另外，计算机系统900包括一个或多个例如键盘或鼠标的输入设备904，它们耦合到计算机电路902，来使操作者与计算机系统结合。通常，计算机系统900还包括一个或多个连接到计算机电路902的输出设备906，例如包含一个打印机和一个视频终端的输出设备。一个或多个数据存储设备也通常连接到计算机电路902，以存储数据或从外部存储媒介(未显示)检索数据。具体的存储设备908的例子包括：硬盘以及软盘、盒式磁带、只读式光盘(CD-ROM)存储器以及可重写光盘(CD-RW)存储器，以及数字视频光盘(DVD)。
可以理解，即使在前面的描述中已经阐述了本发明的各种实施例以及优势，但是以上描述仅仅是说明性的，并且可以更详细地做出若干改变，但是都保持在本发明的广泛原理之内。例如，以上所述的许多组件都可以利用数字电路或模拟电路，或者两者的组合体等等来实现，以及同样地，在合理情况下，可经由在合适的处理电路上执行的软件来实现。因此，本发明只受制于附加权利要求。

Claims (41)

1、一种同步镜像延迟装置，包括：
环形振荡器，其利用一个被指定为振荡器时钟信号的抽头时钟信号来产生多个抽头时钟信号，每个抽头时钟信号相对于该振荡器时钟信号具有一相应的延迟；
模拟延迟线路，用于接收一输入时钟信号，并且响应于该输入时钟信号来产生一模拟延迟的时钟信号，该模拟延迟的时钟信号相对于该输入时钟信号具有一模拟延迟；
粗延迟电路，其接收该输入时钟信号并且耦合到该环形振荡器和该模拟延迟线路，该粗延迟电路响应于所述振荡器时钟信号、输入时钟信号和模拟延迟的时钟信号来产生一粗延迟计数，以及进一步响应于等于参考计数值的延迟计数来触发一粗延迟启动信号；
细延迟电路，其耦合到该环形振荡器以接收所述多个抽头时钟信号，耦合到该粗延迟电路以接收该粗延迟启动信号，以及接收该输入时钟信号，该细延迟电路响应于该输入时钟信号来锁存所述多个抽头时钟信号，以及根据所述锁存的多个抽头时钟信号来产生一细延迟，该细延迟电路响应于该粗延迟启动信号来触发一细延迟启动信号，该细延迟启动信号相对于该粗延迟启动信号具有一细延迟；以及
输出电路，其耦合到该粗延迟电路和该细延迟电路，该输出电路响应于该粗延迟启动信号和该细延迟启动信号处于有效状态来产生一延迟的时钟信号。
2、根据权利要求1的同步镜像延迟装置，其中，该粗延迟计数起初具有该参考计数值，以及其中，该粗延迟电路响应于该模拟延迟的时钟信号的转变来在上计数模式期间操作，以响应于该振荡器时钟信号来递增该粗延迟计数，以及该粗延迟电路响应于该输入时钟信号的转变来在下计数模式期间操作，以响应于该振荡器时钟信号来递减该粗延迟计数，以及响应于等于该参考计数值的粗延迟计数来产生该粗延迟启动信号。
3、根据权利要求2的同步镜像延迟装置，其中，响应于该模拟延迟的时钟信号的转变来开始该上计数模式，其中该模拟延迟的时钟信号的转变是由该模拟延迟线路响应于该输入时钟信号从第一逻辑电平到第二逻辑电平的第N个转变所产生的，以及响应于该输入时钟信号从第一逻辑电平到第二逻辑电平的第N+1个转变来开始该下计数模式。
4、根据权利要求1的同步镜像延迟装置，其中，该细延迟电路包括：
多路复用器，其具有耦合到该环形振荡器的多个输入，每个输入接收一相应的抽头时钟信号，该多路复用器响应于多个输入选择信号来在输出上提供一相应的抽头时钟信号，并且在该输出上的该抽头时钟信号对应于该细延迟启动信号；
锁存和比较电路，其耦合到该环形振荡器，该锁存和比较电路响应于该输入的时钟信号来锁存所述多个抽头时钟信号，以及响应于所述锁存的多个抽头时钟信号来产生多个细延迟信号；以及
细延迟变换电路，其接收该粗延迟启动信号以及耦合到该锁存和比较电路以及该多路复用器，该细延迟变换电路响应于所述多个细延迟信号来选择一相应的输入选择信号，以及响应于该粗延迟启动信号处于有效状态来触发该选择的输入选择信号。
5、根据权利要求4的同步镜像延迟装置，其中，该多路复用器包括多个传输门。
6、根据权利要求4的同步镜像延迟装置，其中，该环形振荡器包括N个延迟级，所述N个延迟级分别产生抽头时钟信号T1-TN；以及该锁存和比较电路锁存来自该环形振荡器的抽头时钟信号T1-TN，并且对于每对锁存的抽头时钟信号T1-T2、T2-T3、等等直到TN-1-TN执行XOR操作，以及也对于对T1和TN执行XOR操作，每个XOR操作产生一相应的细延迟信号。
7、根据权利要求6的同步镜像延迟装置，其中，该细延迟变换电路响应于具有第一逻辑状态的所述多个抽头时钟信号T1-TN其中之选择的一个来以第一模式操作。
8、根据权利要求7的同步镜像延迟装置，其中，该细延迟变换电路响应于具有第二逻辑状态的所述多个抽头时钟信号T1-TN其中之选择的一个来以第二模式操作。
9、根据权利要求1的同步镜像延迟装置，其中，该输出电路包括一个“与”门。
10、根据权利要求1的同步镜像延迟装置，其中，该粗延迟电路包括：
上/下计数器，其接收该输入时钟信号和该模拟延迟的时钟信号，以及耦合到该环形振荡器以接收该振荡器时钟信号，该上/下计数器响应于该模拟延迟的时钟信号的转变来操作，以响应于该振荡器时钟信号从该参考计数值开始递增该粗延迟计数，以及响应于该输入时钟信号的转变来操作，以响应于该振荡器时钟信号递减该粗延迟计数；以及
比较器，其耦合到该上/下计数器，该比较器响应于等于该参考计数值的粗延迟计数来触发该粗延迟启动信号。
11、一种同步镜像延迟装置，包括：
输入缓冲器，其接收一输入时钟信号，以及响应于该输入时钟信号来产生一缓冲的时钟信号；
环形振荡器，其利用一个被指定为振荡器时钟信号的抽头时钟信号来产生多个抽头时钟信号，每个抽头时钟信号相对于该振荡器时钟信号具有一相应的延迟；
模拟延迟线路，耦合到该输入缓冲器以接收该缓冲的时钟信号，并且响应于该缓冲的时钟信号来产生一模拟延迟的时钟信号，该模拟延迟的时钟信号相对于该缓冲的时钟信号具有一模拟延迟；
粗延迟电路，耦合到所述输入缓冲器、环形振荡器和模拟延迟线路，该粗延迟电路响应于所述振荡器时钟信号、缓冲的时钟信号和模拟延迟的时钟信号来产生一粗延迟计数，以及进一步响应于等于参考计数值的延迟计数来触发一粗延迟启动信号；
细延迟电路，其耦合到该环形振荡器以接收所述多个抽头时钟信号，耦合到该粗延迟电路以接收该粗延迟启动信号，以及耦合到该输入缓冲器以接收该缓冲的时钟信号，该细延迟电路响应于该缓冲的时钟信号来锁存所述多个抽头时钟信号，以及根据所述锁存的多个抽头时钟信号来产生一细延迟，该细延迟电路响应于该粗延迟启动信号来触发一细延迟启动信号，该细延迟启动信号相对于该粗延迟启动信号具有一细延迟；
延迟信号产生电路，其耦合到该粗延迟电路和该细延迟电路，以及响应于该粗延迟启动信号和该细延迟信号处于有效状态来产生一延迟的时钟信号；以及
输出缓冲器，其耦合到该延迟信号产生电路，以及响应于该延迟的时钟信号来产生一同步时钟信号，该同步时钟信号的边沿与该输入时钟信号的边沿同步。
12、根据权利要求11的同步镜像延迟装置，其中，该粗延迟计数起初具有该参考计数值，以及其中，该粗延迟电路响应于该模拟延迟的时钟信号的转变来在上计数模式期间操作，以响应于该振荡器时钟信号来递增该粗延迟计数，以及该粗延迟电路响应于该缓冲的时钟信号的转变来在下计数模式期间操作，以响应于该振荡器时钟信号来递减该粗延迟计数，以及响应于等于该参考计数值的粗延迟计数来产生该粗延迟启动信号。
13、根据权利要求12的同步镜像延迟装置，其中，响应于该模拟延迟的时钟信号的转变来开始该上计数模式，其中该模拟延迟的时钟信号的转变是由该模拟延迟线路响应于该缓冲的时钟信号从第一逻辑电平到第二逻辑电平的第N个转变所产生的，以及响应于该缓冲的时钟信号从第一逻辑电平到第二逻辑电平的第N+1个转变来开始该下计数模式。
14、根据权利要求11的同步镜像延迟装置，其中，该细延迟电路包括：
多路复用器，其具有耦合到该环形振荡器的多个输入，每个输入接收一个相应的抽头时钟信号，该多路复用器响应于多个输入选择信号来在输出上提供一个相应的抽头时钟信号，并且在该输出上的该抽头时钟信号对应于该细延迟启动信号；
锁存和比较电路，其耦合到该环形振荡器，该锁存和比较电路响应于该缓冲的时钟信号来锁存所述多个抽头时钟信号，以及响应于所述锁存的多个抽头时钟信号来产生多个细延迟信号；以及
细延迟变换电路，其接收该粗延迟启动信号以及耦合到该锁存和比较电路以及该多路复用器，该细延迟变换电路响应于所述多个细延迟信号来选择一相应的输入选择信号，以及响应于该粗延迟启动信号处于有效状态来触发该选择的输入选择信号。
15、根据权利要求14的同步镜像延迟装置，其中，该多路复用器包括多个传输门。
16、根据权利要求14的同步镜像延迟装置，其中，该环形振荡器包括N个延迟级，所述N个延迟级分别产生抽头时钟信号T1-TN；以及该锁存和比较电路锁存来自该环形振荡器的抽头时钟信号T1-TN，并且对于每对锁存的抽头时钟信号T1-T2、T2-T3、等等直到TN-1-TN执行XOR操作，以及也对于对T1和TN执行XOR操作，每个XOR操作产生一相应的细延迟信号。
17、根据权利要求16的同步镜像延迟装置，其中，该细延迟变换电路响应于具有第一逻辑状态的所述多个抽头时钟信号T1-TN其中之选择的一个来以第一模式操作。
18、根据权利要求17的同步镜像延迟装置，其中，该细延迟变换电路响应于具有第二逻辑状态的所述多个抽头时钟信号T1-TN其中之选择的一个来以第二模式操作。
19、根据权利要求11的同步镜像延迟装置，其中，该输入缓冲器相对于该输入时钟信号向该缓冲的时钟信号引入一个延迟D1，以及该输出缓冲器相对于该延迟的时钟信号向该同步的时钟信号引入一个延迟D2，以及该模拟延迟作为模拟所述延迟D1和D2的第一和第二分量。
20、根据权利要求11的同步镜像延迟装置，其中，该粗延迟电路包括：
上/下计数器，其接收该缓冲的时钟信号和该模拟延迟的时钟信号，以及耦合到该环形振荡器以接收该振荡器时钟信号，该上/下计数器响应于该模拟延迟的时钟信号的转变来操作，以响应于该振荡器时钟信号从该参考计数值开始递增该粗延迟计数，以及响应于该缓冲的时钟信号的转变来操作，以响应于该振荡器时钟信号递减该粗延迟计数；以及
比较器，其耦合到该上/下计数器，该比较器响应于等于该参考计数值的粗延迟计数来触发该粗延迟启动信号。
21、一种同步镜像延迟装置，包括：
第一输入缓冲器，其接收一输入时钟信号，以及响应于该输入时钟信号来产生一缓冲的时钟信号；
第一环形振荡器，其利用一个被指定为振荡器时钟信号的抽头时钟信号来产生多个抽头时钟信号，每个抽头时钟信号相对于该振荡器时钟信号具有一相应的延迟；
第一模拟延迟线路，其耦合到该第一输入缓冲器以接收该缓冲的时钟信号，并且响应于该缓冲的时钟信号来产生一模拟延迟的时钟信号，该模拟延迟的时钟信号相对于该缓冲的时钟信号具有一模拟延迟；
第一上升沿同步镜像延迟电路，其耦合到该第一环形振荡器，并且产生一个延迟的时钟信号，该延迟的时钟信号具有根据所述多个抽头时钟信号产生的粗延迟和细延迟，该粗延迟和细延迟定义了该延迟的时钟信号相对于该输入时钟信号的偶数上升沿的延迟；
第二上升沿同步镜像延迟电路，其耦合到该第一环形振荡器，并且产生一个延迟的时钟信号，该延迟的时钟信号具有根据所述多个抽头时钟信号产生的粗延迟和细延迟，该粗延迟和细延迟定义了该延迟的时钟信号相对于该输入时钟信号的奇数上升沿的延迟；
第二输入缓冲器，其接收一输入时钟信号，以及响应于该输入时钟信号来产生一缓冲的时钟信号；
第二环形振荡器，其利用一个被指定为振荡器时钟信号的抽头时钟信号来产生多个抽头时钟信号，每个抽头时钟信号相对于该振荡器时钟信号具有一相应的延迟；
模拟延迟线路，其耦合到该第二输入缓冲器以接收该缓冲的时钟信号，并且响应于该缓冲的时钟信号来产生一模拟延迟的时钟信号，该模拟延迟的时钟信号相对于该缓冲的时钟信号具有一模拟延迟；
第一下降沿同步镜像延迟电路，其耦合到该第二环形振荡器，并且产生一个延迟的时钟信号，该延迟的时钟信号具有根据所述多个抽头时钟信号产生的粗延迟和细延迟，该粗延迟和细延迟定义了该延迟的时钟信号相对于该输入时钟信号的偶数下降沿的延迟；
第二下降沿同步镜像延迟电路，其耦合到该环形振荡器，并且产生一个延迟的时钟信号，该延迟的时钟信号具有根据所述多个抽头时钟信号产生的粗延迟和细延迟，该粗延迟和细延迟定义了该延迟的时钟信号相对于该输入时钟信号的奇数下降沿的延迟；以及
输出电路，其耦合到所述第一和第二上升沿同步镜像延迟电路以及第一和第二下降沿同步镜像延迟电路，以及响应于来自所述镜像延迟电路的所述延迟的时钟信号来产生一同步的时钟信号，该同步的时钟信号与该输入时钟信号同步。
22、根据权利要求21的同步镜像延迟装置，其中，所述同步镜像延迟电路的每一个包括一细延迟电路，该细延迟电路包括：
多路复用器，其具有耦合到该环形振荡器的多个输入，每个输入接收一个相应的抽头时钟信号，该多路复用器响应于多个输入选择信号来在输出上提供一个相应的抽头时钟信号，并且在该输出上的该抽头时钟信号对应于该细延迟启动信号；
锁存和比较电路，其耦合到该环形振荡器，该锁存和比较电路响应于该输入时钟信号来锁存所述多个抽头时钟信号，以及响应于所述锁存的多个抽头时钟信号来产生多个细延迟信号；以及
细延迟变换电路，其接收该粗延迟启动信号并且耦合到该锁存和比较电路以及该多路复用器，该细延迟变换电路响应于所述多个细延迟信号来选择一相应的输入选择信号，以及响应于该粗延迟启动信号处于有效状态来触发该选择的输入选择信号。
23、根据权利要求22的同步镜像延迟装置，其中，该多路复用器包括多个传输门。
24、根据权利要求21的同步镜像延迟装置，其中，每个环形振荡器包括N个延迟级，所述N个延迟级分别产生抽头时钟信号T1-TN；以及该锁存和比较电路锁存来自该环形振荡器的抽头时钟信号T1-TN，并且对于每对锁存的抽头时钟信号T1-T2、T2-T3、等等直到TN-1-TN执行XOR操作，以及也对于对T1和TN执行XOR操作，每个XOR操作产生一相应的细延迟信号。
25、根据权利要求21的同步镜像延迟装置，其中，该输出电路包括：第一OR门，用于从所述第一和第二上升沿同步镜像延迟电路接收该延迟的时钟信号；第二OR门，用于从所述第一和第二下降沿同步镜像延迟电路接收该延迟的时钟信号；RS触发器，其耦合到所述第一和第二OR门，用于接收置位和重置输入，以及响应于所述重置和置位输入来产生输出延迟的时钟信号；以及输出缓冲器，其耦合到该RS触发器，用于响应于该输出延迟的时钟信号来产生该同步的时钟信号。
26、根据权利要求21的同步镜像延迟装置，其中，每个同步镜像延迟电路包括一个粗延迟电路，该粗延迟电路包括：
上/下计数器，其接收该输入时钟信号和该模拟延迟的时钟信号，以及耦合到该环形振荡器以接收该振荡器时钟信号，该上/下计数器响应于该模拟延迟的时钟信号的一转变来操作，以响应于该振荡器时钟信号从该参考计数值递增该粗延迟计数，以及响应于该输入时钟信号的转变来操作，以响应于该振荡器时钟信号递减该粗延迟计数；以及
比较器，其耦合到该上/下计数器，该比较器响应于等于该参考计数值的粗延迟计数来触发该粗延迟启动信号。
27、一种存储设备，包括
地址总线；
控制总线；
数据总线；
耦合到所述地址总线的地址解码器；
耦合到所述数据总线的读/写电路；
耦合到所述控制总线的控制电路；
存储单元阵列，其耦合到所述地址解码器、所述控制电路、以及所述读/写电路；
同步镜像延迟装置，其耦合到至少一个所述控制电路，并且接收一输入时钟信号，以及所述同步镜像延迟装置产生一个延迟的时钟信号，以及所述控制电路响应于所述延迟的时钟信号来产生控制信号，所述同步镜像延迟装置包括：
环形振荡器，其利用一个被指定为振荡器时钟信号的抽头时钟信号来产生多个抽头时钟信号，每个抽头时钟信号相对于该振荡器时钟信号具有一相应的延迟；
模拟延迟线路，其接收一输入时钟信号，并且响应于该输入时钟信号来产生一模拟延迟的时钟信号，该模拟延迟的时钟信号相对于该输入时钟信号具有一模拟延迟；
粗延迟电路，其接收该输入时钟信号以及耦合到该环形振荡器和该模拟延迟线路，该粗延迟电路响应于所述振荡器时钟信号、输入时钟信号和模拟延迟的时钟信号来产生一粗延迟计数，以及进一步响应于等于参考计数值的延迟计数来触发一粗延迟启动信号；
细延迟电路，其耦合到该环形振荡器以接收所述多个抽头时钟信号，耦合到该粗延迟电路以接收该粗延迟启动信号，以及接收该输入时钟信号，该细延迟电路响应于该输入时钟信号来锁存所述多个抽头时钟信号，以及根据锁存的多个抽头时钟信号来产生一细延迟，该细延迟电路响应于该粗延迟启动信号来触发一细延迟启动信号，该细延迟启动信号相对于该粗延迟启动信号具有一细延迟；以及
输出电路，其耦合到该粗延迟电路和该细延迟电路，该输出电路响应于该粗延迟启动信号和该细延迟信号处于有效状态来产生一延迟的时钟信号。
28、根据权利要求27的存储设备，其中，所述存储设备包括一个DDR SDRAM，以及所述同步镜像延迟装置接收互补的输入时钟信号，以及产生与所述时钟信号的上升和下降沿同步的该延迟的时钟信号，以及该延迟的时钟信号被施加用来给耦合到所述数据总线的输出驱动器提供时钟。
29、一种计算机系统，包括：
数据输入设备；
数据输出设备；
处理器，耦合到所述数据输入和输出设备；和
存储设备，耦合到所述处理器，所述存储设备包括：
地址总线；
控制总线；
数据总线；
耦合到所述地址总线的地址解码器；
耦合到所述数据总线的读/写电路；
耦合到所述控制总线的控制电路；
存储单元阵列，其耦合到所述地址解码器、所述控制电路、以及所述读/写电路；以及
同步镜像延迟装置，其耦合到至少一个所述控制电路，并且接收一个输入时钟信号，以及所述同步镜像延迟装置产生一个延迟的时钟信号，以及所述控制电路响应于所述延迟的时钟信号来产生控制信号，所述同步镜像延迟装置包括：
环形振荡器，其利用一个被指定为振荡器时钟信号的抽头时钟信号来产生多个抽头时钟信号，每个抽头时钟信号相对于该振荡器时钟信号具有一相应的延迟；
模拟延迟线路，其接收一输入时钟信号，并且响应于该输入时钟信号来产生一模拟延迟的时钟信号，该模拟延迟的时钟信号相对于该输入时钟信号具有一模拟延迟；
粗延迟电路，其接收该输入时钟信号并且耦合到该环形振荡器和该模拟延迟线路，该粗延迟电路响应于所述振荡器时钟信号、输入时钟信号和模拟延迟的时钟信号来产生一粗延迟计数，以及进一步响应于等于参考计数值的延迟计数来触发一粗延迟启动信号；
细延迟电路，其耦合到该环形振荡器以接收所述多个抽头时钟信号，耦合到该粗延迟电路以接收该粗延迟启动信号，以及接收该输入时钟信号，该细延迟电路响应于该输入时钟信号来锁存所述多个抽头时钟信号，以及根据锁存的多个抽头时钟信号来产生一细延迟，该细延迟电路响应于该粗延迟启动信号来触发一细延迟启动信号，该细延迟启动信号相对于该粗延迟启动信号具有一细延迟；以及
输出电路，其耦合到该粗延迟电路和该细延迟电路，该输出电路响应于该粗延迟启动信号和该细延迟启动信号处于有效状态来产生一延迟的时钟信号。
30、根据权利要求29的存储设备，其中，所述存储设备包括一个DDR SDRAM，以及所述同步镜像延迟装置接收互补的输入时钟信号，以及产生与所述时钟信号的上升和下降沿同步的该延迟的时钟信号，以及该延迟的时钟信号被施加用来给耦合到所述数据总线的输出驱动器提供时钟。
31、一种用于产生延迟的时钟信号的方法，该延迟的时钟信号相对于施加的时钟信号具有一个延迟，所述方法包含：
利用被指定为参考振荡器时钟信号的一个振荡器时钟信号来产生多个振荡器时钟信号，每个振荡器时钟信号的频率大于该施加的时钟信号的频率，以及每个振荡器时钟信号相对于该参考振荡器时钟信号具有一延迟；
响应于该施加的时钟信号来产生一模拟延迟的时钟信号，该模拟延迟的时钟信号相对于该施加的时钟信号具有一模拟延迟；
响应于该模拟延迟的时钟信号的转变来开始时间到数字计数粗延迟间隔，其中该模拟延迟的时钟信号的转变是响应于该施加的时钟信号的第N个转变产生的。
在第一粗延迟间隔期间，响应于该参考振荡器时钟信号来递增该粗延迟计数；
响应于该施加的时钟信号的第N+1个转变，终止该第一粗延迟间隔；
当终止该第一粗延迟间隔时，存储所述振荡器时钟信号的状态；
响应于该施加的时钟信号，开始数字到时间粗延迟间隔；
在所述数字到时间粗延迟间隔期间，响应于该参考振荡器时钟信号来递减该粗延迟计数；
根据所述振荡器时钟信号之存储的状态，计算数字到时间细延迟以及
产生相对于该施加的时钟信号具有所述延迟的所述延迟的时钟信号，其是通过等于参考值的粗延迟计数加上计算的数字到时间细延迟来确定的。
32、根据权利要求31的方法，其中，根据所述振荡器时钟信号之存储的状态来计算数字到时间细延迟包括：响应于具有第一逻辑状态的所述多个抽头时钟信号T1-TN其中之选择的一个来以第一方法计算细延迟。
33、根据权利要求32的方法，其中，根据所述振荡器时钟信号之存储的状态来计算数字到时间细延迟包括：响应于具有第二逻辑状态的所述多个抽头时钟信号T1-TN其中之选择的一个来以第二方法计算细延迟。
34、根据权利要求31的方法，其中，当终止第一粗延迟间隔时存储所述振荡器时钟信号的状态包括：存储所述时钟信号的瞬时状态，以及此后，对于时钟信号的相邻对执行XOR操作，以产生多个细延迟控制信号，所述细延迟控制信号具有假值，其中该假值表示当终止第一粗延迟间隔时的时间点处该参考振荡器时钟信号的位置。
35一种用于产生延迟的时钟信号的方法，该延迟的时钟信号相对于施加的时钟信号有一个延迟，该方法包括：
利用被指定为参考振荡器时钟信号的一个振荡器时钟信号来产生多个振荡器时钟信号，每个振荡器时钟信号的频率大于该施加的时钟信号的频率，以及每个振荡器时钟信号相对于该参考振荡器时钟信号具有一延迟；
响应于该参考振荡器时钟信号，安排一粗延迟时间；
在第一时间存储所述振荡器时钟信号的状态；
重放该粗延迟时间；
根据在所述第一时间所述振荡器时钟信号的状态，计算一细延迟时间；以及
产生相对于该施加的时钟信号具有一延迟的所述延迟的时钟信号，其是通过所述粗延迟时间加所述重放的粗延迟时间再加所述细延迟时间之总和来给出的。
36、根据权利要求35的方法，其中，重放该粗延迟时间包括：响应于在第一时间之后所述振荡器时钟信号的转变来安排一数字到时间粗延迟时间。
37、根据权利要求35的方法，其中，在第一时间存储所述振荡器时钟信号的状态包括：存储所述时钟信号的瞬时状态，以及此后，对于时钟信号的相邻对执行XOR操作，以产生多个细延迟控制信号，所述细延迟控制信号具有假值，其中该假值表示在第一时间处该参考振荡器时钟信号边沿的位置。
38、根据权利要求35的方法，其中，第一电路产生所述多个振荡器时钟信号，安排该粗延迟时间，以及计算该细延迟时间，以及其中，第二电路重放该粗延迟时间和产生该延迟的时钟信号。
39、根据权利要求38的方法，其中，所述第一电路和第二电路是不同的电路。
40、一种数字测量系统，包括：
具有起动功能的环形振荡器，其利用被指定为振荡器时钟信号的一个抽头时钟信号来产生多个抽头时钟信号，每个抽头时钟信相对于该振荡器时钟信号具有一相应的延迟；
粗延迟测量电路，其接收所述环形振荡器起动信号和测量信号，以及耦合到所述环形振荡器时钟信号，用于产生在该起动信号和该测量信号之间的振荡器时钟信号的周期计数，以及由此产生粗数字延迟测量结果；以及
细延迟测量电路，其耦合到所述环形振荡器以接收所述多个抽头时钟信号，以及接收该测量信号以响应于该测量信号来锁存所述多个抽头时钟信号，以及由此产生细数字延迟测量结果。
41、一种数字重放系统，包括：
具有起动功能的环形振荡器，其利用被指定为振荡器时钟信号的一个抽头时钟信号来产生多个抽头时钟信号，每个抽头时钟信相对于该振荡器时钟信号具有一相应的延迟；
粗延迟重放电路，其接收和存储来自数字延迟测量系统的粗数字延迟测量数据以及环形振荡器起动信号，以及耦合到所述环形振荡器时钟信号，用于根据所述振荡器时钟信号产生一个周期计数，以及当所述周期计数等于存储的数字延迟测量数据时，产生一个粗延迟重放信号；以及
细延迟重放电路，其接收细数字延迟测量数据以及粗延迟重放信号，以及耦合到所述环形振荡器以接收所述多个抽头时钟信号，以及在触发该粗延迟重放信号之后，在第一数字选择的抽头时钟边沿，产生细延迟重放信号。
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