CN1716576A - 形成半导体结构的方法以及半导体结构 - Google Patents

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Abstract

一种形成半导体结构的方法，包括在一个绝缘层上提供一个第一应变半导体层，其中第一应变半导体层相对较薄(小于约500埃)且具有低缺陷密度(堆垛层错和螺缺陷)。本发明的方法开始于形成一个应力提供层，例如在一个结构上的一个SiGe合金层，该结构包括位于一个绝缘层顶上的第一半导体层。然后图形化应力提供层和第一半导体层成为至少一个岛，以及由此含有至少一个岛的结构加热到能导致应变从应力提供层转移到第一半导体层的温度。应变转移后，从该结构中去除应力提供层，以直接在所述绝缘层顶上形成第一应变半导体岛状层。

Description

形成半导体结构的方法以及半导体结构
相关申请
本申请涉及共同未决以及共同转让美国专利申请系列No.10/300189，提交于2002年11月20日，题目“用于应变Si CMOS应用的弛豫的低缺陷SGOI”。前述的美国专利申请的全部内容在此引用作为参考。
技术领域
本发明涉及制造半导体结构的方法，该结构可以用作高性能互补金属氧化物半导体(CMOS)器件的衬底，以及更具体而言涉及在绝缘层上产生第一应变半导体层的方法。更具体而言，本发明提供形成绝缘体上应变半导体(strained semiconductor-on-insulator：SSOI)衬底材料的方法。
背景技术
在半导体工业中，使用应变Si基异质结来得到高载流子迁移率结构，以用于互补金属氧化物半导体(CMOS)应用，近来已经有高水平的行动了。传统地，为促进NFET和PFET器件的性能，实现它的现有技术已经在一个厚(在约1-约5微米量级)弛豫的SiGe缓冲层上生长应变Si层。
尽管对现有技术的异质结报道有很高的沟道电子迁移率，使用厚SiGe缓冲层具有几个显著的缺点。首先，厚SiGe缓冲层典型地与现有的Si基CMOS技术不易集成。其次，包括螺位错(TD)和错配位错(MD)的缺陷密度约106-约108缺陷/cm2，这对实际的VLSI(超大规模集成)应用来说仍然是太高。第三，现有技术的结构特性阻碍了选择生长SiGe缓冲层，使得使用应变Si，不应变Si和SiGe材料的器件制作的电路，很难以及在一些情况下几乎不可能集成。
考虑到上面提到方法的缺点，即现有技术制造应变Si基异质结的方法，其中一层弛豫的SiGe合金层保持在结构中，存在开发一个新的和改进的方法的需要，该方法能允许我们制造一个应变Si基异质结，而保持用于标准(例如无应变)Si技术的标准CMOS处理过程。具体地，需要一个新方法，允许制造一个绝缘衬底上的应变半导体(SSOI)，其中应变半导体层直接位于一个绝缘层顶上。
发明内容
本发明提供了一种方法，用于制造一个薄的(小于500埃)第一半导体层，它以张或压的方式在一个绝缘层上机械地应变，而该绝缘层在半导体衬底上。具体地，本发明的方法允许形成一个绝缘体上应变半导体(SSOI)异质结，而在最终结构中不存在SiGe。
本发明的方法利用了半导体衬底的掩埋绝缘层的粘弹性质，该层包括至少一个位于掩埋绝缘层顶上的第一半导体层，当它被加热到高温时。最初，一个应力提供层，例如一个应变的SiGe合金层，应变的SiN层，应变的SiC层或任何其它可以在压或张应变下形成的层，形成在衬底的第一半导体层的一个表面上。应力提供层在本发明的工艺中可以处于张或压应力状态下。然后使用标准的光刻和刻蚀技术将应力提供层和第一半导体层图形化为小岛。然后进行高温退火步骤通过当前粘性的掩埋绝缘层上的下层第一半导体层的膨胀，以允许应力提供层弹性弛豫。在平衡或大约平衡时，应力提供层中应力(压或张)引起的平面内力通过应力(压或张)所平衡，当第一半导体层在掩埋绝缘层上膨胀时，该应力已经被转移到下层第一半导体层。
本发明的退火步骤以这样的方式进行，使得Ge扩散进第一半导体层的量降到最低。退火步骤之后，在低于掩埋绝缘层的回流温度的温度下选择地去除应力提供层。在本发明中可以通过掺杂不同的元素，在一定程度上进行控制掩埋绝缘层的回流温度。例如，硼可以用作一种掺杂剂以降低掩埋绝缘层的回流温度。去除应力提供层后，剩下的是一个在衬底的掩埋绝缘层顶部的薄应变(张或压)第一半导体层(小于500埃)。
就较宽方面来说，本发明的方法还可以称作粘弹应变转移(Visco-Elastic Strain Transfer：VEST)，包括步骤：
在包括第一半导体层的一个结构上形成一个应力提供层，所述第一半导体层位于一个绝缘层顶部；
图形化所述应力提供层和所述第一半导体层形成至少一个岛；
加热包括所述至少一个岛的结构，温度到能导致应变从应力提供层转移到第一半导体层；以及
去除应力提供层以直接在所述绝缘层顶上形成第一应变半导体岛状层。
在本发明的一些实施例中，上述的VEST方法可以修改使得形成一个绝缘体上应变半导体(SSOI)，通过提供含有不同应力提供层例如SiGe/Si或SiN/Si的岛，使得具有选择的应变值(正和负)。
除了上述的VEST方法，本发明还提供了一个绝缘体上应变半导体(SSOI)异质结，其中至少一个薄的(小于500埃)应变第一半导体岛状层位于一个掩埋绝缘层顶部，应变的第一半导体岛状层具有低的堆垛层错(SF)缺陷密度(小于约1000个SF缺陷/cm2)和低的螺位错缺陷密度(小于约106TD/cm2量级)。
附图说明
图1A-1D是示出基本工艺步骤的图片表示(通过截面图)，用于本发明制造在一个绝缘层顶上的第一应变半导体层。
图2是示出一个绝缘体上应变半导体(SSOI)的图片表示(通过截面图)，含有使用本发明一个可选实施例的方法形成的选择应变值(正或负)。
具体实施方式
本发明提供了一个制造一个绝缘体上应变半导体(SSOI)异质结和低缺陷密度(SF和TD)SSOI异质结的方法，现在将参考伴随本申请的附图更详细地描述。附图没有按比例画出，它们的提供仅用于示例的目的，图中的相同和/或相应单元根据相同的参考数字描述。
VEST工艺开始于首先提供一个例如如图1A所示的层状结构10。层状结构10包括一个半导体衬底12，在含有一个应力提供层20位于它的一个上表面上。半导体衬底12包括一个底半导体层14，一个掩埋绝缘层16和一个顶半导体层18(在下文称为第一半导体层)。
在图1描绘的实施例中，掩埋绝缘层16目前持续通过整个结构。在此未示出的另一个实施例中，掩埋绝缘层16作为分立和隔离区或岛而存在，它们由半导体材料即层14和18包围。
第一半导体层18包括任何在其上可以被赋予应变的半导体材料。用于第一半导体层18的半导体材料的实例包括，但并不局限于：Si，SiC，SiGe，SiGeC，Ge，GaAs，InAs，InP或其它III/V或II/V族化合物半导体。优选地，第一半导体层18是一个含Si半导体材料，例如Si，SiC，SiGe，或SiGeC。甚至更优选地，半导体衬底12的第一半导体层18包括Si或SiGe。第一半导体层18是一个单晶材料，典型含有错配和TD密度小于约1×105缺陷/cm2。
如图1A所示的层状结构10的掩埋绝缘层16包括能高度抵抗Ge扩散的任何材料。这种隔绝和Ge扩散阻挡材料的实例包括，但并不局限于：晶态或非晶态氧化物或氮化物。在一个优选实施例中，掩埋绝缘层16是一种氧化物例如SiO2。
衬底12的底半导体层14包括与第一半导体层18的半导体材料相同或不同的任何半导体材料。
半导体衬底12可以是一个传统的绝缘体上硅(SOI)衬底材料，其中区16是一个掩埋氧化物(BOX)，把第一半导体层18和底半导体12电学隔离。SOI衬底可以使用传统SIMOX(注氧隔离)工艺形成，这对本领域的技术人员是熟知的，以及共同转让美国专利申请系列号09/861593，提交于2001年5月21日；09/861594，提交于2001年5月21日，现今美国专利No.6486037；09/861590，提交于2001年5月21日，现今美国专利No.6602757；09/861596，提交于2001年5月21日，现今美国专利No.6541356；以及09/884670，提交于2001年6月19日，以及美国专利No.5930634，授予Sadana等，提到的各种SIMOX工艺，每个的整个内容在此引用作为参考。注意公开于‘590申请中的工艺可以在这里使用以制作一个图形化的衬底。
作为选择，半导体衬底12可以使用其它传统工艺制作，包括例如使用热键合和切割的一个层转移工艺。除了形成SOI衬底的这些方法以外，半导体衬底12可以是一个非SOI衬底，使用传统的淀积工艺和光刻及刻蚀(当制作一个图形化衬底时使用)制作。具体地，当使用非SOI衬底时，初始结构的形成是通过在一个半导体衬底顶上淀积一个绝缘层，使用传统淀积或热生长工艺，使用传统光刻和刻蚀选择地图形化该绝缘层，以及由此在绝缘层顶上形成第一半导体层，通过传统淀积工艺包括：例如化学气相沉积(CVD)，等离子体辅助CVD，溅射，蒸发，化学溶液沉积或外延生长。
半导体衬底12的各层厚度可以依赖于使用制作它们的工艺而改变。然而典型地，第一半导体层18具有小于约500埃的厚度，更典型为约50-约450埃的厚度。关于掩埋绝缘层16，该层可以具有约200-约20000埃的厚度，更典型为约500-约5000埃的厚度。底半导体层14的厚度对本发明不重要。注意上面提供的厚度是示例性的决不限制本发明的范围。
然后一个应力提供层20形成在上表面的顶上，即半导体衬底12的第一半导体层18的顶上。应力提供层20包括任何材料，该材料适合于将一个应力引入到下层第一半导体层18。应变可以为压应变或张应变，这依赖于淀积的材料类型以及第一半导体层18中存在的材料的类型。可以用作层20的应力提供材料的实例包括，但并不局限于：含Ge材料，例如纯Ge或含高达99.99原子百分比Ge的SiGe合金层，SiN，SiC和硅酸盐玻璃例如掺硼磷的硅酸盐(BPSG)。在一些优选实施例中，应力提供层20包括一种含Ge材料，尤其是一个SiGe合金，而在其它实施例中应力提供层20包括SiN。
应力提供层20可以使用外延生长工艺形成，例如包括低压化学气相沉积(LPCVD)，超高真空化学气相沉积(UHVCVD)，常压化学气相沉积(APCVD)，分子束外延(MBE)和等离子体增强化学气相沉积(PECVD)。
应力提供层20的厚度依赖于形成它的材料类型和方法而改变。典型地，应力提供层20具有大于下层第一半导体层18的厚度。应力提供层20的一个示例厚度的范围是约200-约20000埃，更典型厚度的范围是约300-约5000埃。
提供了图1A所示的层状结构10后，然后图1A所示的结构可以进行一个可选的离子注入步骤，其中注入适合于控制掩埋绝缘层16回流温度的掺杂剂。注入可以使用或不使用一个注入掩模进行。
在本发明该处可以注入的掺杂剂类型包括B，Al，P，Sb，As，Cs，Na和/或F。使用峰值掺杂剂浓度基本上位于掩埋绝缘层16中的条件，进行掺杂剂的注入。
本发明的注入步骤在大约室温的温度下进行，即温度约283K-约303K，使用的束流密度约0.01-约1微安/cm2。掺杂剂的浓度可以依赖于使用的掺杂剂改变。然而典型地，在本发明该处注入的掺杂剂浓度低于1017cm-2，更优选的离子浓度为约1014-约1016cm-2。该注入的能量也依赖于注入的掺杂剂类型改变，附带条件是注入能量必须适合于定位离子基本上在掩埋绝缘层16中。例如，当使用硼作为注入种类时，用于保证硼基本上注入进掩埋绝缘层16中的能量约10-约200keV，更优选的能量约20-约150keV。
在另一个实施例中，高能离子选择地注入图1A所示的层状结构10中，使得高能离子注入或接近第一半导体层18和掩埋绝缘层16之间的界面。高能离子的注入可以单独进行或结合掺杂剂注入。它可以在注入掺杂剂之前或之后出现。高能离子的注入用作通过降低将应变从层20转移到层18所需的热聚积，降低Ge从含Ge层的应力提供层20的扩散。氢，氘，氧，氖和它们的混合物可以用作降低将应变从层20转移到层18所需的热聚积。相信在掩埋绝缘层16/第一半导体层18界面上的损伤易于岛的横向膨胀，由此降低用于应力转移的温度和/或时间。预计在此也可以使用前述高能离子的同位素。用于本发明注入的优选离子是氢离子(H+)。注意其它氢的核素例如H2 +在此也可以预计使用。
本发明在或接近第一半导体层18和掩埋绝缘层16之间的界面处的可选注入步骤在大约室温下进行，即温度约283K-约303K，使用的束流密度约0.01-约1微安/cm2。掺杂剂的浓度可以依赖于使用的掺杂剂改变。然而典型地，在本发明该处注入的掺杂剂浓度低于3E16cm-2，更优选的离子浓度为约1E16-约2.99E16cm-2。该注入的能量也依赖于注入的掺杂剂类型改变，附带条件是注入能量必须适合于定位离子基本上在或接近第一半导体/掩埋绝缘层界面。例如，当使用氢作为注入离子时，使用的能量约1-约100keV，更优选的能量约3-约20keV。
注意可以使用上述的一个注入步骤，可以使用两个注入步骤(以任何次序)或不使用任何注入步骤。
然后，层状结构10，尤其是应力提供层20和第一半导体层18进行图形化，使得形成至少一个岛22，包括在掩埋绝缘层16表面上的一个应力提供/第一半导体双层。结果结构包括至少一个岛22，例如图1B所示。
图形化使用传统光刻和刻蚀进行。光刻步骤包括在应力提供层20表面上形成一层光刻胶(未示出)，将光刻胶暴露于一个辐射图形下，并使用传统光刻胶显影剂对光刻胶显影。刻蚀步骤包括任何传统刻蚀工艺，例如包括干法刻蚀工艺，例如反应离子刻蚀，离子束刻蚀，等离子体刻蚀或激光烧蚀；使用一种化学刻蚀剂的湿法刻蚀工艺；或它们的任意组合。可以使用单步刻蚀或多步刻蚀。图形化的光刻胶可以在将图形转移到至少应力提供层20中之前去除，或者图形化的光刻胶在完成刻蚀后去除。去除图形化的光刻胶由传统的光刻胶剥离工艺得到。
注意尽管图中描绘了一个单岛结构22，本发明还预计在掩埋绝缘层16表面上形成多个这样的岛结构22。每个岛22一般尺寸较小，具有约500μm的横向宽度。更优地，岛22具有约0.01-约100μm的横向宽度。应该注意由本发明形成的岛22的宽度必须足够允许应力提供层20的弛豫，通过保证岛22中弛豫的力要超过反弛豫的力。
然后，进行高温退火工艺，这将允许应变从应力提供层20转移到第一半导体层18。高温退火步骤完成后的结果结构示于图1C。该图中，参考数字24用于标注应变的第一半导体层。注意应力提供层20的某种弛豫可以在本发明的高温退火步骤过程中发生。
本发明的加热步骤是一个退火步骤，在一个温度下完成，导致第一半导体层18横向地沿掩埋绝缘层16膨胀或收缩。即，进行本发明的加热步骤，通过掩埋绝缘层16上的下层第一半导体层18的膨胀，以允许应力提供层20弹性弛豫，在该加热步骤变成了粘性的。
本发明加热步骤的温度选为在第一半导体/掩埋绝缘层的掩埋绝缘层16回流温度之上。具体地，用于本发明获得上述特征的加热温度典型为900℃或更高，更典型约为约950-约1335℃。在上述的温度范围之内，在图形化的应力提供层20和第一半导体层18之间存在一个平衡，其中由应力提供层20和下层第一半导体层18引起的平面内力，允许由掩埋绝缘层16上的膨胀和收缩来消除。此外，当应力提供层20是含Ge层的情况时，本发明的加热步骤在一个温度下完成，在该温度下Ge的扩散要降低到最小。
加热步骤典型在惰性气氛中进行，例如He，Ar，N2，Xe，Kr，Ne或它们的混合物。惰性气体气氛还可以由一种含氧气体稀释。
加热步骤可以以各种时间周期进行，典型范围约从约1秒到约1800分钟，更优的时间周期约从约5秒到约600分钟。加热步骤可以在单目标温度下进行，或者使用各种缓变率和均热时间的各种倾斜和均热循环。
导致应变转移的加热步骤完成后，然后选择地去除应力提供层20，使得暴露当前应变的第一半导体岛状层24。在本发明的该处去除应力提供层20，是使用适合于选择去除应力提供层20的多个刻蚀技术进行。例如，可以使用一个同步刻蚀工艺或一个选择刻蚀工艺来从衬底上去除应力提供层20。去除应力提供层20后作为结果的结构示于图1D。
去除应力提供层20后，可以进行一个可选的热处理工艺，以进一步改善材料的特性。热处理可以为一个熔炉步骤，以退火去除由可选的注入步骤导致的剩余损伤。作为选择，可以在含H的气氛中进行高温退火，以从应变的第一半导体层24中去除多余的硼。
根据本发明，应变的第一半导体岛状层24位于绝缘层16顶上，含有相对较薄(小于500埃)的厚度。应变可以为压或张应变，依赖于前面应力提供层20中的应力类型。应变的第一半导体岛状层24含有包括错配和TD的缺陷密度约5×1016缺陷/cm2或更低。应变的第一半导体岛状层24的堆垛层错(SF)密度约1000缺陷/cm2或更低。
堆垛层错密度使用描述于美国系列号10/654231，提交于2003年9月3日的刻蚀技术测量，它的整个内容在此引用作为参考。
描绘于图1A-1D的实施例描述了这种情况，其中应变的第一半导体岛状层形成在掩埋绝缘层的表面上，每个都具有相同的应变类型(正或负)。在本发明的另一个实施例中，如图2所示，一个含有不同应变值(正和/或负)的应变层的结构形成在掩埋绝缘层顶上。尤其，图2示出了一个应变半导体结构，包括在一个掩埋绝缘层16表面上第一应变值的第一应变半导体层24，以及位于相同掩埋绝缘层16顶上第二应变值的第二应变半导体层50，该值与第一应变值不相同。第二应变半导体层50包括上面示例用于第一半导体层18的半导体材料中的一种。
在图2所示的实施例中，两种不同的应力提供层和光刻用于形成该结构。具体地，第一阻挡掩模(未示出)通过光刻形成在半导体衬底12预定的部分上。伴随着第一阻挡掩模在适当位置，第一应力提供层20形成在第一半导体层18的暴露部分上。形成第一应力提供层后，去除第一阻挡掩模，并在包括第一应力提供层20的层状结构部分上形成第二阻挡掩模。当通过光刻形成第二阻挡掩模后，含有不同应力值的第二应力提供层形成在第一半导体层18的暴露部分上，并去除第二阻挡掩模。可以使用传统光刻胶剥离工艺从结构上去除每个阻挡掩模。然后工艺流程与上面图1B-1D描述的相同。
作为选择，图2所示的结构可以通过首先完成图1A-1D描述的工艺步骤，然后在这样形成的应变第一半导体岛状层24上形成一个阻挡掩模。包括上述用于第一半导体层18的材料的一个半导体材料然后淀积在掩埋绝缘层16的暴露部分上。淀积半导体材料(与层18相同或不同)后，含有与第一应力提供层不相同值的第二应力提供层形成在半导体材料顶上，然后完成图1B-1D描述的工艺步骤。
作为一个实例，一个600埃厚，17原子百分比的SiGe层淀积在一个350埃的SOI层上。在6.7keV下完成H注入到2.5×1016H/cm2的剂量，将离子峰值放置在靠近掩埋氧化物/SOI层位置。然后图形化SiGe/SOI层形成约略10×10μm的岛，并进行1100℃的快速热退火(几秒)。测量SiGe为40％弛豫，由此转移0.24％的张应变到下层薄SOI层中。对于该热聚积，Ge扩散到SOI层中的程度低于15埃。
尽管已经具体示出并参考优选实施例描述了本发明，本领域的技术人员将会理解，可以在形式和细节上进行前述和其它变化而不背离本发明的精神和范围。因此本发明并不局限于描述和示例的确切形式和细节，而是在附属的权利要求的范围之内。

Claims (28)

1.在绝缘层上方形成第一应变半导体层的方法，包括：
在包括第一半导体层的一个结构上形成一个应力提供层，所述第一半导体层位于一个绝缘层顶部；
图形化所述应力提供层和所述第一半导体层形成至少一个岛；
加热包括所述至少一个岛的结构，温度到能导致应变从应力提供层转移到第一半导体层；以及
去除应力提供层以直接在所述绝缘层顶上形成第一应变半导体岛状层。
2.根据权利要求1的方法，其中所述第一半导体层和所述绝缘层是一个预先形成的绝缘体上硅衬底的组成部分。
3.根据权利要求2的方法，其中所述预先形成的绝缘体上硅衬底，是通过氧离子注入隔离或层转移工艺制作的。
4.根据权利要求1的方法，其中至少一个注入步骤在所述形成和所述图形化步骤之间完成。
5.根据权利要求4的方法，其中所述至少一个注入步骤包括将一种掺杂剂物质注入进至少所述绝缘层中。
6.根据权利要求5的方法，其中所述掺杂剂物质是硼。
7.根据权利要求4的方法，其中所述至少一个注入步骤包括将一种高能离子注入到或接近在第一半导体层和绝缘层之间形成的界面。
8.根据权利要求7的方法，其中所述高能离子包括氢，氘，氦，氧，氖和它们的混合物和同位素。
9.根据权利要求7的方法，其中所述高能离子是一种氢离子。
10.根据权利要求1的方法，其中所述图形化包括光刻和刻蚀。
11.根据权利要求1的方法，其中所述第一半导体层包括Si，SiC，SiGe，SiGeC，Ge，GaAs，InAs，InP或其它III/V和II/VI族化合物半导体。
12.根据权利要求1的方法，其中所述应力提供层包括含Ge层，氮化硅层，碳化硅层，硅酸盐玻璃或它们的混合物。
13.根据权利要求1的方法，其中所述加热步骤在导致绝缘层具有粘弹性质的温度下完成。
14.根据权利要求13的方法，其中所述加热在约900℃或更高的温度下进行。
15.根据权利要求1的方法，其中所述第一应变半导体层具有张应变。
16.根据权利要求1的方法，其中所述第一应变半导体层具有压应变。
17.根据权利要求1的方法，进一步包括形成含有第二应力提供层的第二岛，该层具有与所述应力提供层的应力不同的应力。
18.一种半导体结构，包括：
至少一个第一应变半导体岛状层，位于一个绝缘层顶部，所述第一应变半导体岛状层含有螺位错(TD)缺陷密度约105缺陷/cm2或更低，以及堆垛层错密度约1000缺陷/cm2或更低，所述第一应变半导体岛状层具有小于约500埃的厚度。
19.根据权利要求18的半导体结构，其中所述第一应变半导体岛状层包括Si，SiC，SiGe，SiGeC，Ge，GaAs，InAs，InP或其它III/V和II/VI族化合物半导体。
20.根据权利要求18的半导体结构，其中所述绝缘层是一个预先形成的绝缘体上硅衬底的一个掩埋绝缘层。
21.根据权利要求18的半导体结构，其中所述第一应变半导体岛状层含有张应变。
22.根据权利要求18的半导体结构，其中所述第一应变半导体岛状层具有压应变。
23.根据权利要求18的半导体结构，进一步包括在所述绝缘层上的至少一个其它的应变半导体岛状层，所述至少一个其它的应变半导体岛状层与所述第一应变半导体岛状层具有不同的应变值。
24.根据权利要求18的半导体结构，其中所述第一应变半导体岛状层包括富集Si的其中一种同位素的Si。
25.根据权利要求23的半导体结构，其中所述第一应变半导体岛状层具有张应力，而所述至少一个其它应变半导体岛状层具有压应力。
26.根据权利要求23的半导体结构，其中所述第一应变半导体岛状层具有压应力，而所述至少一个其它应变半导体岛状层具有张应力。
27.根据权利要求18的半导体结构，其中所述绝缘层掺杂有一种掺杂剂物质。
28.根据权利要求26的半导体结构，其中所述掺杂剂物质包括B。
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