CN1716616A - 非易失性存储单元及其阵列 - Google Patents

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Abstract

本发明是提供一种非易失性存储单元及其阵列，所述非易失性存储单元，其具有一电荷过滤器、一穿隧栅、一弹道栅、一电荷储存层、一源极、一漏极，以及一沟道于该源极与该漏极间。该电荷过滤器允许具某种极性的电荷载流子能够由该穿隧栅通过该弹道栅而传输至该电荷储存层，然却阻挡具相反极性的电荷载流子由该弹道栅传输至该穿隧栅。本发明的其余实施例提供一单元，其具有一电荷过滤器、一供应栅、一穿隧栅、一弹道栅、一源极、一漏极，一沟道，以及一电荷储存层。本发明更提供一种能带工程学方法以允许该存储单元的操作不受干扰、介电质击穿、撞击游离以及不欲发生的RC等效应的影响。

Description

非易失性存储单元及其阵列
技术领域
本发明是有关非易失性存储器(Nonvolatile Memory)，特别是有关电子式可编程的只读存储器(Electrically ProgrammableRead Only Memories；EPROM)以及电子式可抹除与可编程的只读存储器(Electrically Erasable and Programmable Read OnlyMemories；EEPROM)。更明确言之，本发明是有关存储单元结构以及可供存储单元操作使用的弹道电荷(Ballistic-charge)过滤器的能垒高度的改变方法。
背景技术
具电荷储存能力的非易失性半导体存储单元在技术领域内乃众所皆知。电荷典型上是储存于一浮动栅内，用以定义一存储单元的状态。典型上，存储单元的状态可有两具种位准，或可具有两种以上的位准(使用于多位准状态的储存)。诸如沟道过热电子(Channel Hot Electron；CHE)、源极侧注入(Source-SideInjection；SSI)、富尔诺罕穿隧(Fowler-Nordheim Tunneling；FN)，以及能带至能带穿隧(Band-to-Band Tunneling；BTBT)等机制皆可用来在编程和/或抹除操作中改变这类存储单元的状态。
电荷载流子的弹道式传输在固态物理领域内是广为人知的现象，并可作为另一种操作存储单元的机制。弹道式传输意谓电荷载流子于一导电材料所构成的主动层内传输时，完全无散射(Scattering)发生(意即以“弹道式”的方法来传输)。所使用的主动层必须够薄，才能使载流子于传输时大体上不会散射。在这些条件下，载流子彷佛是在真空中传输，然而却具有在导电材料中才有的有效质量与群速率。这种物理现象的其中一种应用是一种三端点装置(或称“晶体管”)，其是由Mead所撰的文章提出(参见Mead于Proceedings of the IRE，vol.48，pp.359-361，1990所发表的“穿隧发射放大器(The Tunnel Emission Amplifier)”)。在该文中，一种具有对称能带结构的穿隧结构被提出。然而，这篇著名文章所提出晶体管的能带结构当应用至上述的弹道传输机制时，会有数种基本问题产生。更进一步言，当这种传输机制与能带结构被考虑应用在非易失性存储器的操作时，会有数种基本问题产生。
发明内容
本发明通过提供与能带结构相关的能垒高度工程学观念，并通过提供一种改变能垒高度的新方法，并通过提供数种电荷过滤器的结构，以及通过提供数种存储单元的新结构，解决了上述的数种问题。
本发明的目的是提供一种电子式可变存储单元。
本发明提供一种非易失性存储单元。该挥发性存储单元包括一主体，该主体是由一具第一导电型的半导体材料来构成。一第一和一第二区域形成于该主体内，该第一与第二区域皆为第二导电型，以及一沟道区域形成于该主体内的该第一与第二区域之间。一电荷储存层设置于该沟道区域上并与该沟道区域相绝缘，一弹道栅设置于该电荷储存层上并与该电荷储存层相绝缘，以及一穿隧栅设置于该弹道栅上并利用一电荷过滤器以与该弹道栅相绝缘。该电荷过滤器容许具某种极性的电荷载流子能自该穿隧层穿过该弹道栅而传输至该电荷储存层，然却阻挡具相反极性的电荷载流子由该弹道栅传输至该穿隧栅。
本发明所述的非易失性存储单元，该电荷过滤器更包括：一第一介电质，与该弹道栅相邻；以及一第二介电质，与该第一介电质相邻，其中该第一介电质的能带间隙是较该第二介电质的能带间隙为窄。
本发明所述的非易失性存储单元，该第一介电质的介电常数与该第二介电质厚度的乘积是大体上大于该第二介电质的介电常数与该第一介电质厚度的乘积。
本发明所述的非易失性存储单元，中该第二介电质是包括氧化物，以及该第一介电质是包括由氮化物、氮氧化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5，以及以上化合物所构成的合金所组成群组中选择出的材料。
本发明所述的非易失性存储单元，该第二介电质是包括氮氧化物，以及该第一介电质是包括由氮化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5以及以上化合物所构成的合金所组成群组中选择出的材料。
本发明所述的非易失性存储单元，该穿隧栅是包括P+半导体，以及该弹道栅是包括N+半导体，其中该N+半导体的能带间隙是较该第一介电质的能带间隙为窄。
本发明所述的非易失性存储单元，该弹道栅具有一费米能阶，该费米能阶在平能带条件下是大体上位于该第一介电质的能带间隙的中央。
本发明所述的非易失性存储单元，该穿隧栅当接受相对于该弹道栅为正的偏压时，会发射空穴载流子，以及当接受相对于该弹道栅为负的偏压时，会发射电子载流子。
本发明所述的非易失性存储单元，该弹道栅是包括由Pt、Au、W、Mo、Ru、Ta、TaN、TiN、N+多晶硅、P+多晶硅、N+多晶硅锗，以及P+多晶硅锗所组成群组中所选取的材料。
本发明所述的非易失性存储单元，该电荷储存层是包括多晶硅。
本发明所述的非易失性存储单元，该电荷储存层是包括多个彼此分离的纳米颗粒。
本发明所述的非易失性存储单元，该等纳米颗粒是包括由Si、Ge、硅锗合金、HfO2、Au、Co以及W所组成群组中所选取的材料。
本发明所述的非易失性存储单元，该电荷储存层是包括一介电质，其中该介电质是具有多个电荷储存阱。
本发明所述的非易失性存储单元，该电荷过滤器是包括：一第一介电质，与该弹道栅相邻；一阻挡材料，与该第一介电质相邻；以及一第二介电质，与该阻挡材料相邻，其中该第一介电质的能带间隙是较该第二介电质的能带间隙为窄。
本发明所述的非易失性存储单元，该第一介电质的介电常数与该第二介电质厚度的乘积是大体上大于该第二介电质的介电常数与该第一介电质厚度的乘积。
本发明所述的非易失性存储单元，该阻挡材料是包括多个彼此分离的纳米颗粒。
本发明另提供一种非易失性存储单元。该挥发性存储单元包括一主体，该主体是由一具第一导电型的半导体材料来构成。一第一和一第二区域形成于该主体内，该第一与第二区域皆为第二导电型，以及一沟道区域形成于该主体内的该第一与第二区域之间。一电荷储存层设置于该沟道区域上并与该沟道区域相绝缘。本实施例更提供一弹道栅与一供应栅。该弹道栅与该供应栅是彼此相邻并与该电荷储存层相绝缘。其中该供应栅，由一第二半导体材料组成，其中该弹道栅以及该供应栅是设置于该电荷储存层上，并且该弹道栅与该供应栅具有不同的能带间隙与杂质浓度；及一穿隧栅，设置于该弹道栅与该供应栅当中与其最接近者的邻近区域，并利用一电荷过滤器以与该弹道栅与该供应栅当中与其最接近者相绝缘，其中该电荷过滤器允许具某种极性的电荷载流子由该穿隧栅传输通过该供应栅与该弹道栅到达该电荷储存层，并阻挡具相反极性的电荷载流子由该弹道栅传输至该穿隧栅。
本发明所述的非易失性存储单元，该供应栅是重度掺杂，并且该弹道栅不受掺杂或接受同种导电型的轻度掺杂，以及其中该弹道栅的能带间隙是较该供应栅的能带间隙为窄。
本发明所述的非易失性存储单元，该电荷过滤器是包括该供应栅与一介电质相邻于该供应栅，其中该介电质的能带间隙是较该供应栅的能带间隙为宽。
本发明所述的非易失性存储单元，该电荷过滤器是包括：一第一介电质，设置于该供应栅与该弹道栅之上；以及一第二介电质，设置于该第一介电质与该穿隧栅的邻近区域，其中该第一介电质的能带间隙是较该第二介电质的能带间隙为窄。
本发明所述的非易失性存储单元，该供应栅是包括多晶硅以及该弹道栅是包括多晶硅锗。
本发明所述的非易失性存储单元，该第一介电质的介电常数与该第二介电质厚度的乘积是大体上大于该第二介电质的介电常数与该第一介电质厚度的乘积。
本发明所述的非易失性存储单元，该供应栅是一第一供应栅，该非发性存储单元更包括：一第二供应栅，该第二供应栅由一第三半导体材料组成并具有与该弹道栅不同的能带间隙与杂质浓度，其中该弹道栅是设置于该第一供应栅与该第二供应栅之间。
本发明所述的非易失性存储单元，该第一供应栅与该第二供应栅是重度掺杂并且该弹道栅不受掺杂或接受同种导电型的轻度掺杂，以及其中该弹道栅的能带间隙是较该第一供应栅的能带间隙与该第二供应栅的能带间隙为窄。
本发明所述的非易失性存储单元，该第一供应栅与该第二供应栅是包括多晶硅以及该弹道栅是包括多晶硅锗。
本发明所述的非易失性存储单元，该弹道栅是重度掺杂以及该第一供应栅与该第二供应栅不受掺杂或以同种导电型来作轻度掺杂，以及其中该弹道栅的能带间隙较该第一供应栅的能带间隙与该第二供应栅的能带间隙为宽。
本发明所述的非易失性存储单元，该第一供应栅与该第二供应栅是包括多晶硅锗，以及该弹道栅是包括多晶硅。
本发明所述的非易失性存储单元，该电荷过滤器是包括：一第一介电质，设置于该第一供应栅与该第二供应栅当中与其最接近者的邻近区域；以及一第二介电质，与该第一介电质相邻，其中该第一介电质的能带间隙是较该第二介电质的能带间隙为窄。
本发明所述的非易失性存储单元，该第一介电质的介电常数与该第二介电质厚度的乘积是大体上大于该第二介电质的介电常数与该第一介电质厚度的乘积。
本发明所述的非易失性存储单元，该穿隧栅当受到相对于该弹道栅为正的偏压时是发射空穴载流子，以及当受到相对于该弹道栅为负的偏压时是发射电子载流子。
本发明还提供一种非易失性存储器阵列，其具有多个安排为列与行的存储单元，其中该多个存储单元当中每一存储单元是包括：一主体，由一具第一导电型的半导体材料构成；一第一与一第二区域，形成于该主体内并彼此分离，且皆具第二导电型，一沟道区域定义于主体内该第一与第二区域之间；一电荷储存层，设置于该沟道区域之上，并与该沟道区域相绝缘；一弹道栅，设置于该电荷储存层上，并与该电荷储存层相绝缘；以及一穿隧栅，设置于该弹道栅上，并利用一电荷过滤器以与该弹道栅相绝缘；其中该电荷过滤器允许具某种极性的电荷载流子由该穿隧栅传输通过该弹道栅再至该电荷储存层，并阻挡具相反极性的电荷载流子由该弹道栅传输至该穿隧栅。
本发明的技术效果：
1)本发明可对付寄生电荷问题：
本发明所提供的存储单元阐明弹道栅必须具有大的功函数以使寄生电荷降到最低乃是一种不必要的要求。更进一步言，本发明移除了需维持向前与向后穿隧的载流子于类似的电流位准的要求。本发明可通过上述过滤器来降低往后穿隧的电流，因而解决电流浪费的问题；
2)本发明所提供的过滤器允许存储单元内可使用厚度较大的介电质。由于较厚的介电质在生产控制上较为有利，因此本发明的存储单元比不具过滤器的存储单元更具量产力；
3)本发明允许抹除操作时不会遭受介电质击穿(DielectricBreakdown)的问题；
4)本发明避免弹道栅极内和穿隧栅极内发生撞击游离(Impact Ionization)现象；
5)本发明通过提供较现有技术于单元干扰防治上更有效的能带结构，而允许单元操作时可不受单元干扰的影响；
6)本发明抑制大电阻效应，并允许使用具有较低的片电阻(Sheet Rsistance)的多晶硅(即N型多晶硅)来构成弹道栅与穿隧栅，而可通过移除对弹道栅材料选择(比方式P型多晶硅)的限制，或通过在本发明的单元内提供具有独特能带结构的供应栅和弹道栅来达成此优点；以及
7)本发明抑制大电容效应。
附图说明
图1A显示本发明所提供单元结构的剖面图；
图1B显示图1A所示结构的能带图，说明在平能带条件下数个能垒高度；
图2A显示图1A所示结构的能带图，说明在编程情况下数个能垒高度，并更显示用以阻挡空穴载流子往后穿隧的能垒高度与梯形能垒结构；
图2B显示根据本发明下TG与BG间电压对于穿隧介电质跨压与阻挡介电质跨压的效应；
图2C显示本发明的能垒高度工程学观念对于编程操作的效应，其中通过外加一负电压于TG与BG间，可使用以阻挡载流子往前穿隧与往后穿隧的能垒高度以不同程度作改变；
图3A显示图1A所示结构的能带图，说明在抹除情况下数个能垒高度，并更显示用以阻挡电子载流子往后穿隧的能垒高度与梯形能垒结构；
图3B显示本发明的能垒高度工程观念对于抹除操作的效应，其中通过外加一正电压于TG与BG间，可使用以阻挡载流子往前穿隧与往后穿隧的能垒高度以不同程度作改变；
图4显示无具过滤器结构的存储单元的剖面图；
图5A显示图4所示结构的能带图，说明现有技术能带图中的撞击游离问题；
图5B显示图4所示结构的能带图，说明现有技术能带图中的寄生传导电子的效应与问题；
图6显示穿隧电流密度对应不同穿隧电流成分与外加电压的关系，并更显示图4存储单元于抹除操作下的介电质击穿问题；
图7A显示图1A所示图结构的能带图，说明本发明单元于编程操作避免条件的偏压下，数个阻挡电荷传输用能垒；
图7B显示图4所示结构的能带图，说明于编程操作避免条件的偏压下，其能垒在阻挡电荷传输上效果薄弱；
图8A显示图1A所示结构的能带图，说明本发明单元于抹除操作避免条件的偏压下，数个阻挡电荷传输用能垒；
图8B显示图4所示结构的能带图，说明于抹除操作避免条件的偏压下，其能垒在阻挡电荷传输上效果薄弱；
图9显示穿隧电流密度的不同电流成分与TG与BG电极间跨压的关系，并更说明电流成分在具过滤器的单元(本技术)与不具过滤器单元(现有技术)间的差异；
图10A显示与本发明存储单元有关的几个寄生电容；
图10B显示具过滤器的单元结构(本技术)与单纯注入器的单元结构(现有技术)内，BG电极所见的总电容；其显示具过滤器的结构于BD厚度适当选取下，总电容大幅减低；
图10C显示阻挡介电质的厚度对于能垒高度以及穿隧介电质和阻挡介电质间的跨压的效应，并更说明能垒高度最佳化以避免干扰与BD厚度最佳化以抑制电容两者不须互相妥协；
图11A显示本发明另一实施例的单元结构的剖面图；
图11B显示对本发明图11A所示存储单元结构在平能带条件下的能带图；
图12A显示本发明另一实施例的单元结构的剖面图；
图12B显示对本发明图12A所示存储单元结构在平能带条件下的能带图，其是沿图12A的直线AA’绘示；
图12C显示对本发明图12A所示的存储单元结构于平能带条件下的能带图，其是沿图12A的直线BB’绘示；
图13显示一具有第一半导体材料与第二半导体材料的结构的能带图，其中该第一半导体材料的能带间隙较该第二半导体材料的能带间隙为宽；
图14显示本发明另一实施例的单元结构的剖面图；
图15显示本发明图14所示结构的能带图，说明抹除操作下的数个能垒高度，并更说明用以阻挡电子载流子往后穿隧的能垒高度与长方形能垒。
具体实施方式
本领域技术人员可经由以下内容与图示所说明的较佳实施例以对上述或更多的本发明目的与优点作更佳了解。
本发明是提供具有过滤结构的非易失性存储器。本发明更提供一种改变过滤器的能垒高度的方法以操作本发明的存储单元。本发明更提供与能带结构相关的能垒高度工程学观念以设计过滤器的结构。
本发明的存储单元
实施例100：
本说明书所使用的符号N+是代表一重度掺杂的N型半导体材料，其所含N型杂质(比方是砷)的掺杂浓度典型上是1020(原子数/立方公分)的数量级。符号P+则代表一重度掺杂的P型半导体材料，其所含P型杂质(比方是硼)的掺杂浓度典型上是1020(原子数/立方公分)的数量级。
图1A是显示依据本发明一实施例所构建的单元结构100的剖面图。图中显示一穿隧栅(以下简称TG)10，一过滤器9，一弹道栅(以下简称BG)14，一浮动栅(以下简称FG)18，一源极22，一沟道24，一漏极26，以及一半导体基板(比方是硅基板，或绝缘层上覆硅(Silicon-On-Insulator)的基板)内的一主体28。过滤器9是包括一穿隧介电质(以下简称TD)11以及一阻挡介电质(以下简称BD)12。TD 11是夹在TG 10与BD 12之间。同样地，BD 12是夹在TD 11与BG 14之间。BG 14是与FG 18相邻，并与FG 18之间利用一保留介电质(以下简称RD)16相绝缘。主体28可以利用一第一导电型(比方是P型)半导体材料构成，并可具有约1×1015原子数/立方公分至约1×1018原子数/立方公分范围的掺杂浓度。源极22和漏极26是形成于主体28内，而沟道24是形成于主体28内源极22和漏极26之间。源极22和漏极26典型上是利用浓度在1×1018原子数/立方公分至约5×1021原子数/立方公分范围的第二导电型(比方是N型)杂质作重度掺杂而成。FG 18是设置于主体28之上，并利用一沟道介电质19以与主体28相绝缘。RD 16典型上是一厚介电质层，并具有大的能垒高度以使电荷能保留在FG 18上而不会漏出。TG 10是设置于BG 14上以与BG 14之间形成一重迭区域，而FG 18至少拥有一部分位于该重迭区域的下方。此重迭区域是本单元结构内不可缺少的要素，原因是电荷载流子穿越在BG 14、RD 16并最终进入FG 18的过程中，乃通过此重迭区域来接受过滤。FG 18是用以储存这些电荷载流子，并且可由多晶型的硅(PolycrystallineSilicone)(“多晶硅(Polysilicon)”)来构成。
BG 14可以是重度掺杂的半导体，比方是多晶硅或多晶型的硅-锗(Polycrystalline Silicon-Germanium)(“多晶硅锗(Poly-SiGe)”)，也可以是具低电阻的互连用(interconnect)材料，比方是接受金属化的硅(“金属化硅(Silicide)”)，也可以是耐火金属，或着是氮化物-金属之类的复合物，比方是氮化钽(TaN)。以下将详述，利用具大功函数的BG 14(比方是以高浓度掺杂的P型多晶硅(“P+多晶硅”)、铂...等)以抑制由BG 14所发射的寄生电子，在本发明内并非是必得遵循的标准。TG 10乃希望能具有一令编程操作时供应电子而于抹除操作时供应空穴的功函数，因此典型上可利用重度掺杂的多晶硅或多晶硅锗，或是金属硅之类的低电阻互连材料，或是耐火金属来构成，同时厚度约介于20纳米至400纳米范围之间。TD 11是由如氧化物、氮化物、氮氧化物、氧化铝(Al2O3)、氧化铪(Hafmium Oxide)、氧化锆(ZirconiumOxide)，或是这些材料的合金等介电质材料构成的单一层，并其厚度可介于约1.5纳米至约4纳米之间。过滤器9内的BD 12典型上可为能带间隙较TD 11为窄的介电质材料所构成的单一层，因此可由氮氧化物、氮化物、氧化铝、氧化铪、氧化锆，或是这些材料的合金等材料中挑选而得。BD 12的厚度可介于约1纳米至约6纳米的范围，并且其介电质常数可与TD 11类似或着较高。
本发明所提供单元100的特定实施例是包括一构成TG 10的P+多晶硅、一构成TD 11的氧化物层、一构成BD 12的氮化物层，以及一构成BG 14的重度掺杂N型多晶硅(N+多晶硅)。使用N+多晶硅为构成BG 14的材料是来自几点考量。其中最重要的考量因素是由于N型杂质(比方是砷、磷等等)的固溶度(SolidSolubility)比P型杂质(比方是硼)来得高。希望杂质能拥有较高的固溶度的原因是如此可利用较高的浓度来为硅作掺杂，因此片电阻降低，从而可较适合应用于集成电路中。在此实施例内，使用多晶硅为TG 10与BG 14的材料的原因是因其拥有广泛证实的收益、量产力，以及与现今IC技术的兼容性。使用约5纳米至11纳米厚的氧化物来用作RD 16的材料亦是来自相同缘由。构成TD11的氧化层可具有约20埃至35埃(或当单位是纳米时，为约2纳米至约3.5纳米)范围的厚度。TD 11的厚度范围是选取为能令穿越它的电荷载流子(电子或空穴)主要是以直接穿隧机制来传输。BD 12的厚度是选取为，当一介于1V至2.5V范围的适当电压施加于TG 10与BG 14之间时，能够阻挡电荷载流子(电子或空穴)穿隧过滤器(即通过TD 11与BD 12两层)。BD 12的厚度更选取为，当一较高的电压(3V以上)施加于TG 10与BG 14之间时，能够容许某型的电荷载流子(比方是空穴)往前(由TG 10往BG 14)传输，并且阻挡另一型的电荷载流子(比方是电子)往后(由BG 14往TG 10)传输。在下述的能垒高度工程学观念内，BD 12的厚度亦根据其所具有的介电质常数来决定。一般来说，倘若TD 11和BD 12所构成的穿隧堆叠结构能确实地满足上述要求，则BD 12的厚度可较TD 11厚或薄都可以。举例来说，在此特定实施例内，如果TD 11的厚度选择为30埃，则BD 12的最小厚度可约为20埃或者更厚。就此特定实施例而言，构成TD 11的氧化物可以是利用传统沉积技术所制成的高温氧化物(High TemperatureOxide；HTO)或TEOS层，或是利用本领域为人熟知的热氧化(Thermal Oxidation)技术所制成的热氧化物(Thermal Oxide)。而构成BD 12的氮化物则可在含氨(NH3)的环境中以高温(比方是1050℃)进行快速热氮化(Rapid Thermal Nitridation；RTN)来制造。
图1B是显示在平能带(Flat Band)的情况下，单元结构100内由TG 10衍伸至FG 18的能带图。图中所显示的导电带10a、11a、12a、14a、16a以及18a是分别为TG 10、TD 11、BD 12、BG 14、RD 16以及FG 18的导电带。同样地，图中所显示的价电带10b、11b、12b、14b、16b以及18b是分别为TG 10、TD 11、BD 12、BG 14、RD 16以及FG 18的价电带。图中显示，TG 10的导电带10a与价电带10b，是通过一能隙10g分开。在过滤器9所在区域中，图中显示有一导电带偏移量11c(ΔΦCB_TT)介于TG 10与TD 11之间，一价电带偏移量11d(ΔΦVB_TT)介于TG 10与TD 11之间，一导电带偏移量11e(ΔΦCB_GT)介于BG 14与TD 11之间，以及一导电带偏移量11f(ΔΦVB_GT)介于BG 14与TD 11之间。此外，图中并显示有一导电带偏移量12c(ΔΦCB_TB)介于TG 10与BD 12之间，一价电带偏移量12d(ΔΦVB_TB)介于TG 10与BD 12之间，一导电带偏移量12e(ΔΦCB_GB)介于BG 14与BD 12之间，以及一导电带偏移量12f(ΔΦVB_GB)介于BG 14与BD 12之间。改变这些能带偏移量能为过滤器9提供一种过滤机制。图中显示，在TG 10内，传导电子(CE)34和空穴36分别存在于TG 10的导电带10a和价电带10b内。同样地，图中亦显示，在BG 14内，传导电子(CE)40和空穴41分别存在于BG 14的导电带14a和价电带14b内。虽然图中并未显示，但亦有电子存在于TG 10的价电带10b与BG 14的价电带14b内，并分别称作价电子(VE)42与价电子(VE)44。在RD 16所在地区中，图中显示有一导电带偏移量16c(ΔΦCB_GR)存在于BG 14与RD 16之间，以及有一价电带偏移量16d(ΔΦVB_GR)存在于BG 14与RD 16之间。
在选取单元100中过滤器9内TD 11与BD 12的材料时，需要进行几点考量。稍加参考图1B即能对这几点考量有更清晰的了解。首先，这些材料必须选取为能使TG 10与TD 11间的导电带偏移量11c(ΔΦCB_TT)大于TG 10与BD 12间的导电带偏移量12c(ΔΦCB_TB)。此外，这些材料必须选取为能使TG 10与TD 11间的价电带偏移量11d(ΔΦVB_TT)大于TG 10与BD 12间的价电带偏移量12d(ΔΦVB_TB)。因此，这些材料是选取为能使TD 11的能隙大于BD 12的能隙。此外，构成TD 11与BD 12的材料必须为优质介电质，以令电荷载流子通过量子力学的穿隧机制(本领域为人熟知的直接穿隧法或富尔诺罕穿隧法)由介电质的一侧穿越到另一侧。最后，TD 11和BD 12所使用的材料必须能与半导体技术兼容，这是一预设且不容置疑的要求。TD 11的厚度必须够薄，因为如此才能允许电荷直接穿隧其中。BD 12的厚度则必须选为能令过滤器9阻挡电荷载流子(电子或空穴其中之一)以BG 14朝TG 10的方向穿隧。本发明与上述著名文章所提出的现有技术能带不同点在于，本发明的穿隧结构是由TG/TD/BD/BG 10/11/12/14构成，并在能带图上具有非对称的结构。这种非对称的结构是非常重要的，因其能够提供独特的特征。此非对称结构独特之处在于它能选择性地容许某一型电荷载流子(比方是空穴)往前(比方是由TG10往BG 14)穿隧，然而却阻挡另一型的电荷载流子往后(比方是由BG 14往TG 10)穿隧。以下将描述，BD 12和TD 11的厚度和物理特能分别就穿隧注入(比方是抑制寄生电荷的往后穿隧)以及介于TG 10和BG 14间的寄生电容两点执行最佳化。
因此当考虑过滤器9内的BD 12时，图1B所显示的导电带偏移量12e乃用作一有效能垒以避免BG 14内的传导电子(CE)40往前穿隧过滤器9并进入TG 10中。同样地，导电带偏移量12e乃用作一有效能垒以避免BG 14内的空穴41往后穿隧通过BD 12并进入TG 10中。并且，图1B所显示的导电带偏移量12c乃用作一有效能垒以避免TG 14内的传导电子(CE)34往前穿越通过BD 12并进入BG 14中。同样地，价电带偏移量12d乃用作一有效能垒以避免TG 10内的空穴36往前穿越通过BD 12并进入BG14中。
此处所提供的阻挡机制乃针对图1B中平能带条件下的能带来说明。在此平能带的条件下，没有电场横跨在TD 11和BD 12两介电质间。当横跨于TD 11和BD 12间的偏压适中时，此阻挡机制皆继续维持有效。然当电压范围更高时，阻挡机制会与此处所描述的适中偏压下的阻挡机制稍许不同，并将于以下为编程和抹除操作进行解说时，就每一操作下的偏压极性与电压范围来加以说明。
存储单元于编程时的能垒高度工程学：
为了了解单元100是如何进行编程操作，请参考图2A所示的能带图。此图是显示，当TG 10因接收一编程电压(比方是约-3V至约-5V)而相对BG 14为负偏压时，自TG 10衍伸至FG 18的能带图。此外，图中显示有电子42由过滤器9传输通过BG 14、RD 16，并最后被收集和储存在FG 18上。FG 18的电位显示为比BG 14的电位高了约0.75V至2V。每一区域外加电压的安排情况的一个例子是-2V加于TG 10上，+2V加于BG 14上，以及+3V加于源极22和漏极26上。此能带图是就P+多晶硅材质的TG 10以及N+多晶硅材质的BG 14的结构来显示，因此仅用作一范例而已。其它种材料(譬如氮化钽(TaN))和材料型式(譬如P+多晶硅)都可考虑用作TG 10和BG 14的材料。
图2A是显示出过滤器9于编程操作期间所使用的能垒高度。图中显示，TG 10的导电带10内的价电子(VE)42于穿隧注入时使用的过滤机制是与两个能垒高度相关。第一个相关的能垒高度是能垒高度50(ΔΦVE_TT)，其与电子42直接穿隧过TD 11时的第一能垒有关。该能垒高度50的主要项(first order)乃等于TG 10和TD 11间的导电带偏移量11c以及TG 10的能隙10g两者的相加值。而第二个相关的能垒高度则可参考图7A的能垒54(ΔΦVE_TB)来获得更清晰的了解。此能垒与一由BD 12形成的第二能垒有关，并在存储单元处于平能带的情况下，等于图1B内导电带偏移量12c和Eg 10g两者的相加值。类似地，就BG 14内价电带14b的空穴41于往后穿隧时所使用的过滤机制而言，亦有两个能垒高度与其相关。参考图2A，其中第一相关的能垒高度是与一由BD 12形成的能垒相关，并在图中显示为能垒高度51(ΔΦVH_GB)。此能垒高度51的主要项乃等于BG 14和BD 12间的价电带偏移量12f(显示于图1B)。而第二个相关的能垒高度则在图中显示为能垒高度52(ΔΦVH_GT)，其与一由TD 11形成的价电带能垒有关。能垒高度52是BG 14的价电带与TD 11的价电带之间于TD 11和BD 12交界处的偏移量。可明白看出，在平能带的条件下，能垒高度52等于BG 14和TD 11之间的价电带偏移量11f(显示于图1B)。再转回参考图2A，可看出为了能阻挡BG 14内的空穴41往后穿隧进入TG 10，乃希望编程操作所使用的整个电压范围内，能垒高度52与51两者的高度都能维持得够高。
现参考图7A，与VE 42穿隧相关的第二能垒的能垒高度54(ΔΦVE_TB)的主要项可以利用下述公式表示：
ΔΦVE_TB＝ΔΦCB_TB+Eg-|VTD|
其中
ΔΦCB_TB是介于TG 10和BD 12间的导电带偏移量12c，
VTD是编程操作期间横跨于TD 11的压降，并可表示为
VTD＝(Va-Vfb)/[1+(εTD×TBD)/(εBD×TTD)]；
其中
Va是横跨于TG 10与BG 14的外加电压；
Vfb是平能带电压；
εTD和εBD分别是TD 11和BD 12的介电常数；以及
TTD与TBD分别是TD 11和BD 12的厚度。
同样地，与空穴往后穿隧有关的第二能垒的能垒高度52(ΔΦVH_GT)可利用下式表示：
ΔΦVH_GT＝ΔΦVB_GT-|VBD|
其中
ΔΦVB_GT是BG 14和TD 11之间的价电带偏移量11f。
VBD是编程操作期间横跨于BD 12的压降，并可表示为
VBD＝(Va-Vfb)/[1+(εBD×TTD)/(εTD×TBD)]。
以上述的原理为基础，此处是提出一种可供过滤机制利用的能垒高度工程学的相关概念。由上述公式可明白得知，ΔΦVE_TB以及ΔΦVH_GT两者与Va之间的关系乃有所差异。这种与电压间的关系容许可通过外加一电压横跨该介电质上的方式，电子式地改变能垒高度54与52。此外，能垒高度与电压间的关系为非对称，并且主要根据介电质常数与介电质厚度两者的结合效应而决定(以后简称为“εT”，而此效应称为“εT效应”)。换言之，通过为TD 11与BD 12适当地选取一组“εT”，可电子式地改变能垒高度，并且其中一个能垒高度的改变程度可与另一能垒高度的改变程度不同。一极端范例是在某偏压下，其中一个能垒高度消失，然而另一个能垒高度却仍然位于平能带条件相似的范围内。
本发明除提出上述效应外，并将该效应应用于电荷过滤、电荷注入以及电荷阻挡的过滤机制上。参考图2B与图2C即能更明白此效应。图2B是显示每一介电质的跨压对于TG 10和BG 14间外加电压的效应。TD 11和BD 12在此是假定使用上述特定实施例的材料。可明白看出，在TG 10和BG 14间有相同的外加电压下，VTD乃较VBD大得多。换言之，具有较低εT效应的材料上会横跨较大的电压。注意到，在假设两介电质的厚度范围类似下，εT效应主要受到介电常数支配。图2C是显示一个利用此处所描述原理而实践能垒高度工程学观念的范例。可明白看出，与TG 10内的电子穿隧相关的能垒高度54(ΔΦVE_TB)会比与BG 14内的空穴41穿隧相关的能垒高度52降低得快。参考图2C，当横跨TG 10和BG 14间的外加电压为-3.5V时，能垒高度54(ΔΦVE_TB)事实上消失了，然而此时能垒高度52(ΔΦVH_GT)却仍维持在约3.4eV的能垒高度。图2A即显示当外加电压正位于此电压位准或超越此位准时的能带图。如图2A所示，TG 10内的VE 42可直接穿隧过TD 11而不被BD 12层阻挡。这容许电子可往前穿隧。而能垒高度52(ΔΦVH_GT)在此电压范围内与外加电压间的关系较微弱，因此保持可阻挡空穴的高度，结果会避免空穴往后穿隧。因此，此处描述的能垒工程学概念实际上可提供电子式可变过滤器的操作方法以过滤穿隧注入的电荷。此过滤器所能提供的重要特征在于其能过滤掉不想要的载流子(比方是往后穿隧的空穴)却不影响到想要载流子的传输(比方是往前穿隧的电子)。
虽然以上并未提及，但在一般使用的编程电压范围内，乃希望BD 12的跨压(VBD)能较能垒高度51(ΔΦVH_GB)为小。希望VBD能较能垒高度51为小乃是因为如此可为BD 12地区的空穴能垒提供一种梯形能带结构。参考图2A即可更明了此种能垒结构。图中显示一能垒高度53(ΔΦVH_GBT)，该能垒高度53是和BG 14价电带与BD 12价电带之间于TD 11与BD 12交界处的偏移量有关。能垒高度51形成该能垒某侧(空穴41的进入侧)的能垒高度，而能垒高度53形成该能垒另一侧(空穴41的离开侧)的能垒高度。因此这两个能垒高度为空穴41形成一种梯形能垒。梯形能垒比三角形能垒有利的原因在于它能提供阻挡空穴41往后穿隧较有力的屏障。此梯形能垒离开侧的能垒高度53的主要项是等于ΔΦVB_GB-VBD，其中ΔΦVB_GB是BG 14和BD 12间的价电带偏移量12f。在此特定实施例内，当TG 10和BG 14间的编程电压到达最大值-4V时，能垒高度53约为0.7eV，因而梯形结构仍然保持住。承上述原理而可明白得知，通过使TD 11和BD 12的介电常数和厚度最佳化以使VBD降低，能使能垒高度53提高。
图2A中的能带是以存在于TG 10的价带(VB)10b内并经由TD 11，通过BD 12而穿隧进入BG 14区域的电子42来作说明。此图所绘示的能带乃用以反映能垒的工程学观念，并且着重在用以阻挡空穴41往后穿隧的TD 11与BD 12的能垒结构。由于BD12的介电常数较大，因此图中显示BD 12仅有些微的能带弯曲并因而有一较小的跨压。在TD 11与BD 12的εT效应有所差异下，TD 11的跨压显示较BD 12为大。希望BD 12的介电常数较大是来自以下几点考量。首先，这能使BD 12区域的能带较接近原先在平能带条件下的“长方形”结构(可参见图1B)。换言之，在电压施加下，BD 12的能带弯曲较小。如以上所述，希望拥有“长方形”能带结构的原因是如此即可在BD 12内形成一种梯形穿隧能垒，从而可提供较有效的能垒以阻挡不想要的电荷载流子穿隧其中。此外，当BD 12的介电常数较大时，编程电压能有较多比例横跨在TD 11的区域上。因此，尽管编程电压维持在同一位准，使想要电荷能穿隧的效应却能保持。这些穿隧电荷有部分(比方是电子)将能以弹道式传输穿越BG 14并到达BG 14和RD 16的交界处，并当TG 10与BG 14间有适当偏压而使其能量高于RD 16的电子能垒高度16c时，能随后收集在浮动栅18上。
存储单元于抹除时的能垒高度工程学
图3A是显示存储单元于抹除操作下的能带图，其中乃假设存储单元原先处于编程状态(亦即FG 18带负电，因而相对BG 14为负电位)。抹除操作是通过将空穴电荷36注入FG 18，而与FG18上的负电中和以使FG 18转为带正电来实行。
参考图3A，此图是显示当TG 10接收一抹除电压(比方是约-5V至约-6V)因而相对于BG 14为正偏压时，由TG 10衍伸至FG 18的区域的能带图。此外，图中显示空穴36由过滤器9通过BG 14、RD 16来传输，并最后被收集和储存在FG 18上。每一区域外加电压的安排情况的一个例子是+2.5V加于TG 10上，-2.5V加于BG 14上，以及-3V加于源极22和漏极26上。与编程操作的能带图(参见图2A)相似，图3A单元上的能带图亦显示为具有非对称的穿隧结构，并且BG 14亦由N+多晶硅构成。以下将描述，由于N+多晶硅的功函数较P+多晶硅为小，因此无法在现有技术中作为BG 14的材料。
针对编程操作中所说明的能垒高度工程学观念与过滤机制亦可应用至本发明存储单元的抹除操作，在此将描述当中的细节。TG 10的价电带10b上的空穴36于穿隧注入时使用的过滤机制是与两个能垒高度相关。第一个相关的能垒高度是与TD 11的价电带能垒有关，并在图中显示为能垒高度55(ΔΦVH_TT)。该能垒高度55的主要项是等于TG 10和TD 11间的价电带偏移量11d(参见图1B)。第二个相关的能垒高度则可参考图8A的能垒高度56(ΔΦVH_TB)以获得更清晰的了解。此能垒高度56是和一由BD 12形成的能垒相关，并在能带处于平能带的条件下，等于TD 10和BD12间的价电带偏移量12d(ΔΦVB_TB)。类似地，就BG 14内导电带14a的传导电子(CE)40于往后穿隧时所使用的过滤机制而言，亦有两个能垒高度与其相关。参考图3A。其中第一相关的能垒高度在图中为能垒高度57(ΔΦCE_GB)，其与一由BD 12形成的导电带能垒相关。此能垒高度57的主要项是等于BG 14和BD 12间的导电带偏移量12e(ΔΦCB_GB)(参见图1B)。而第二个相关的能垒高度则与一由TD 11形成的导电带能垒相关，并在图3A内显示为能垒高度58(ΔΦCE_GT)。此能垒高度58是BG 14导电带与TD 11导电带之间于TD 11与BD 12交界处的偏移量。明白的是，在平能带的条件下，能垒高度58是与图1B的导电带偏移量11e相等。在图3A内，为了阻挡BG 14的电子40往后穿隧进入TG 10，乃希望在抹除操作所使用的整个电压范围内，能垒高度58与57两者的高度都能维持得够高。
与空穴穿隧注入相关的第二能垒的能垒高度56(ΔΦVH_TB)的主要项可利用下式表示：
ΔΦVH_TB＝ΔΦVB_TB-|VTD′|
其中
ΔΦVB_TB是TG 10和BD 12间的价电带偏移量12d，
VTD′是抹除操作期间横跨于TD 11的压降，并可表示为
VTD′＝(Va-Vfb)/[1+(εTD×TBD)/(εBD×TTD)]；
同样地，与电子往后穿隧相关的第二能垒的能垒高度58(ΔΦCE_GT)可以下式表示：
ΔΦCE_GT＝ΔΦCB_GT-|VBD′|
其中
ΔΦCB_GT是BG 14和TD 11间的导电带偏移量11e。
VBD′是抹除操作期间横跨于BD 12的压降，并可表示为
VBD′＝(Va-Vfb)/[1+(εBD×TTD)/(εTD×TBD)]。
根据以上公式，可明白得知，能垒高度56(ΔΦVH_TB)以及能垒高度58(ΔΦCE_GT)两者与Va之间的关系乃有所差异。能垒高度与电压间的关系为非对称，并且主要根据介电质常数与介电质厚度两者的结合效应而决定(亦即“εT效应”)。此效应与上述编程操作中能垒高度54与52的能垒高度工程学相似。因此可明白了解到，可利用与编程操作的类似方法以在抹除操作中电子式地改变能垒。能垒高度的工程学观念亦可以类似的方式在抹除操作中加以应用。
图3B是显示利用以上所提供原理而将能垒高度工程学观念运用于抹除操作的一个范例。可明白看出，与TG 10内空穴穿隧相关的能垒高度56(ΔΦVH_TB)会比与BG 14内电子40穿隧相关的能垒高度58(ΔΦCE_GT)降低得快。事实上，当横跨于TG 10和BG 14的外加电压为+3.5V时，能垒高度56消失了(也就是等于零)，然而此时能垒高度58(ΔΦCE_GT)却仍维持约2.5eV的能垒高度。因此，当外加电压超越此点而变动时，TG 10内的空穴36可利用量子力学穿隧效应直接穿隧过TD 11，而不被BD 12层阻挡。这容许空穴36可往前穿隧并变成空穴36a。在此电压范围内，能垒高度58(ΔΦCE_GT)与外加电压间的关系较微弱，因此保持可阻挡电子40的能垒，结果可避免电子40往后穿隧进入TG 10。与编程操作展现的效应相似，此处所提供的能垒工程学观念可提供电子式可变过滤器于抹除操作中的操作方法，以使该电子式可变过滤器能过滤掉不想要的载流子(比方是图3A中往后穿隧的电子40a)，然却不影响想要载流子的传输(比方是图3A中往前穿隧的空穴36a)。
在一般使用的抹除电压范围内，乃希望BD 12的跨压(VBD)能较能垒高度57(ΔΦCE_GB)为小，原因是如此BD 12区域内的电子能垒就能提供一梯形能带结构。参考图3A可更明了此种能垒结构，图中显示一能垒高度59(ΔΦCE_GBT)，并且该能垒高度59是与BG 14导电带与BD 12导电带之间于TD 11与BD 12交界处的偏移量有关。
能垒高度57形成该能垒其中一侧(电子40的进入侧)的能垒高度，而能垒高度59形成该能垒另一侧(电子40的离开侧)的能垒高度。因此这两个能垒高度在BD 12内形成一种可阻挡电子40穿隧的梯形能垒。这种梯形能垒较三角形能垒有利的原因在于它能提供阻挡电子往后穿隧较有力的屏障。此梯形能垒进入侧的能垒高度57的主要项是等于BG 14与BD 12间的导电带偏移量12e(参见图1B)。类似地，此梯形能垒离开侧的能垒高度59的主要项是等于ΔΦCB_GB-VBD′，其中ΔΦCB_GB是BG 14和BD 12间的价电带偏移量12e。在比特定实施例内，当TG 10和BG 14间的编程电压到达最大值+6V时，能垒高度59约为0.85eV。因此，于存储单元的整个抹除操作期间，梯形能垒结构仍然保持住。由上述原理而可明白得知的是，通过使TD 11和BD 12的介电常数和厚度最佳化以使VBD′降低，能令能垒高度59提高。
图3A中的能带是以存在于TG 10的价带(VB)10b内并经由TD 11，通过BD 12而穿隧进入BG 14，而最后被收集在FG 18上的空穴36来作说明。此图所绘示的能带是用以反映能垒的工程学观念，并且着重在用以阻挡电子40往后穿隧的TD 11与BD 12的能垒。由于BD 12的介电常数较大，因此图中显示BD 12有些微的能带弯曲并因而有一较小的跨压。在具有较小的介电常数下，TD 11的跨压因此显示较BD 12为大。希望BD 12的介电常数较大是来自以下几点考量。首先，这能使BD 12所在区域的能带结构能较近似原先在平能带条件下的“长方形”结构(可参见图1B)，从而可提供较有效的能垒以阻挡不想要的电荷载流子(比方是寄生电子40)往后穿隧。此外，当BD 12的介电常数较大时，抹除电压能有较多比例横跨在TD 11所在区域。因此，尽管抹除电压维持在同一位准，使想要电荷(比方是空穴36)能穿隧的效应却保留住。在抹除操作中，这些穿隧空穴36a当中有部分将能以弹道式传输机制穿越BG 14并到达BG 14和RD 16的交界处，继而再收集于浮动栅18上。
如之前所述，纯粹运用现有技术的能带结构以在存储单元操作中实现弹道式运输可能会产生几点基本问题。明白这些问题可以对本发明的优点获得最佳了解，因此，接下来将描述现有技术中所发生的问题。
图4是显示依据现有技术的能带结构而建造的单元结构。此单元与本发明的单元100相比，除了没有过滤器9外，其余皆非常类似。取代过滤器9而夹在穿隧栅(TG 10)与弹道栅(BG 14)之间的是一绝缘层46(比方是氧化物、氮化物、氧化锆(ZrO2)、氧化铝(Al2O3)等等)，一种具有现有技术的对称穿隧结构的单纯注入器(Plain Injector)因而形成。BG 14与TG 10两者皆必须使用具有大功函数的材料(比方是P型多晶硅、铂)，如此才能对由BG 14往后穿隧的电子进行控制，并且也才能从TG 10提供两种电荷(空穴与电子)。为了说明起见，假设TG 10与BG 14两者皆使用P+多晶硅为组成材料。
图5A与图5B是分别显示图4的单元于编程操作与抹除操作期间的能带图。此能带图乃就P+多晶硅构成的TG 10与P+多晶硅构成的BG的情况呈现其能带结构。绝缘层46具有一导电带46a与一价电带46b。这两图更显示单纯注入器具有对称的穿隧结构，其中该单纯注入器是由TG 10、绝缘层46，以及BG 14来组成。
具有现有技术能带结构的存储单元的问题
1.BG和TG内撞击游离的问题
针对此问题请参考图5A。当编程操作使用弹道式传输机制时，典型上需要-2V和+2V的电压分别施加于TG 10与BG 14上。TG 10和BG 14间的压差必须大于一最小编程电压，以供应VE 42足够的能量来克服RD 16的能垒高度16c。然而即使TG 10是由P+多晶硅来构成，但在绝缘层46拥有如此高的偏压下，一由CE 34构成的反转层(Inversion Layer)会形成在TG 10的导电带10a内。此外，还有另一可在TG 10内形成CE 34的机制，其是一种通过TG 10内的空穴41a而触发的撞击产生过程。由图5A可明白看出，BG 14价电带14b内的空穴41可往后穿隧至TG 10而变成空穴41a。当这些空穴进入TG 10时，它们的能量可高到发生撞击游离的过程，并从中产生出二次(secondary)CE 34。利用此过程而产生的CE乃称为“撞击游离CE”。如图6所示，在此偏压范围内，CE构成的电流(JCE)较VE构成的电流(JVE)高得多。换言之，所产生的CE 34(不管是通过反转作用产生或撞击游离产生)成为TG 10和BG 14间穿隧电流的主要成分。
同样地，撞击游离问题亦可能发生在BG 14内，并且可由TG10的CE 34触发而得。承上所述，TG 10内的CE 34是在高偏压下不慎产生。CE 34的存在是不被希望的，因为它所携带的能量比VE 42大得多(至少高出约一个能隙Eg 10g之多)。如图5A所示，CE 34在携带如此高的能量下，可穿隧过绝缘层46并进入BG 14，随后在BG 14内发生撞击游离而在该处制造出游离电子至穴对34a/34b。
在此描述的所有效应皆制造出寄生载流子(意即TG内的CE34，以及BG 14内的34a和34b)。这些效应和其所产生的寄生载流子皆无法受到控制。这些效应所产生的电流可能过度增加，结果使支持存储操作的相关电路发生电流负载和/或电路损坏等问题。为了在编程操作中避免这些问题，TG 10和BG 14之间所能容许的最大编程电压必须限制在一临界电压(Threshold Voltage)以下才能避免在TG 10内形成CE 34。最小编程电压和最大编程电压之间的范围是定义出编程操作的可操作电压范围，结果此范围会相当窄(小于约0.6V)。结果，图4所示的纯注入单元需要接受严格的临界电压限制，量产收益势必不高，同时实际应用时也会发生困难。
与上述的编程操作类似，在抹除操作过程中(参见图5B)，从BG 14往后穿隧而至TG 10的电子40a亦可能在TG 10内产生撞击游离的过程。这些往后穿隧的电子40a是来自BG 14内的寄生CE 40(以下将描述)，并可具有足够高的能量以撞击TG 10内的游离空穴载流子，从而使支持存储操作的相关电路发生问题。因此，具现有技术能带结构的单纯注入器单元，于编程和抹除操作中乃面临了相似的问题，并因而在实际应用时发生困难。
2.寄生电荷往后穿隧的问题
图5B亦显示寄生电子CE 40与VE 44往后传输的问题。在图5B的BG 14区域内，乃显示有价电子(VE)44存在于价电带14b内，以及有传导电子(CE)40存在于导电带14a内。当使用图5B单纯注入器的能带结构来使空穴36往前注入时，通过选取具较大功函数(或较低费米能阶(Fermi-Level))的材料来构成BG14，可将往后穿隧的电子稍微抑制住，比方是选择P+多晶硅。较希望P+多晶硅为BG 14的材料的原因是P+多晶硅内的CE 40(图5B)通常可予以忽略。然而，由于此能带结构具有对称性，因此当TG 10用来注入两种载流子时(编程时是电子而抹除时是空穴)，无法将往后穿隧的VE 44完全抑制住。此单纯注入器的最佳能带结构可通过选择TG 10、BG 14以及绝缘层46的组成材料来达成，选择方法是使TG 10和BG 14的费米能阶位于绝缘层46能隙的中央。此选择所造成的能带结构可使由往后穿隧的VE 44与往前穿隧的空穴36具有类似的电流位准。换言之，此单纯注入器内往后穿隧的电流无法被完全抑制住。当往前穿隧的电流是唯一对单元操作有贡献的电流时，往后穿隧的电流会导致整体电流的浪费，因此成为单纯注入器能带结构内的基本问题。
此外，这种单纯注入器结构还有其它几点基本困难，将于以下参照图5B与图6来作描述。
参考图5B，如上所言，当一小电压施加于TG 10和BG 14上时，位于P+多晶硅所构成的BG 14内的CE 40通常可予以忽略。因此，CE 14所产生的CE穿隧电流也可忽略。在此情况下，寄生电子主要的成分为VE 44，并且VE 44会通过一梯形能垒而穿隧(亦称作“直接穿隧”)至TG 10。BG 14内价电带(VB)14b处的电子44所穿隧的能垒高度是等于BG 14和绝缘层46间的导电带偏移量46e与BG 14的能隙Eg 14g的相加值。然而，当一大电压(比方是5V)施加于TG 10和BG 14间时，BG 14内邻近绝缘层46的部分可能会不慎地反转，因而在绝缘层46与BG 14交界处附近形成一层CE 40。这些CE 40可能会经由一穿隧过程而发射进入TG 10区域内并在该处成为CE 40a。这种穿隧可能是通过一个三角形的穿隧能垒(亦称作“富尔诺罕穿隧”)来达成，其中该三角形穿隧能垒的能垒高度46e与VE 44所穿隧的能垒高度相比，乃低了一Eg 14g之多。因此，当CE 40的穿隧过程一旦展开，可预期到会产生一强大得多的穿隧电流。
图6是针对5A图和图5B中具有对称能带结构的单纯注入器，显示由CE 40a构成的寄生电流JCE以及由VE 44a构成的寄生电流JVE。由于能带具有对称的结构，因此图6所示的电流电压关系可供图5A与图5B两者使用。在图6中，电流JCE与电压的关系比寄生VE电流JVE与电压的关系强烈得多，原因是电荷于穿隧通过一三角形能垒时，穿隧电流与电压间的关系会强烈得多。在此电压范围内，CE 40a较寄生VE 44a有支配地位，因此是TG 10内寄生电子的主要成分。注意到，这种效应与功函数无关。由于P+多晶硅/绝缘层/P+多晶硅所组成的单纯注入器忽略此效应，因此不论功函数为何，单元都会遭遇到寄生载流子往后穿隧的问题。结果将导致图4的单元在具有单纯注入器的能带结构下，无法适当地运作。
尽管增加BG 14的功函数(或降低费米能阶)以于抹除操作中抑制寄生电子往后穿隧，然而现有技术的对称穿隧结构却会在编程操作中遭遇寄生空穴往后穿隧的问题。参考图5A，当BG 14的功函数增加以抑制寄生电子时，一旦它超过某一位准而让BG14和绝缘层46间的价电带偏移量46f低于TG 10和绝缘层46间导电带偏移量46c时，则自BG 14穿隧进入TG 10的寄生空穴41a的数目可能变得相当庞大，结果会让编程操作遭遇与抹除操作中寄生电子所产生的问题相似的难题。因此，此单纯注入器的对称穿隧结构无法同时就编程和抹除操作过程中寄生电荷载流子的抑制执行最佳化。由于现有存储单元发生这样的问题，因而单独一个的TG 10无法用作供应两种电荷(即电子和空穴)的电极。结果，图4的单元势必需要两个不同的穿隧栅：一个供电子穿隧注入使用，而另一个供空穴穿隧注入使用。然而这种要求却增加了单元尺寸，从而限制图4的单元的实际应用性。
3.介电质击穿问题
如上述在抹除操作时，典型上乃分别有2.5V和-2.5V的电压外加于TG 10与BG 14之上。TG 10与BG 14间的电压差异必须大于一最小抹除电压，如此才能供应空穴36足够的能量以使其克服RD 16的能垒高度16d。然而，对单纯注入器结构内的绝缘层46而言，此电压会导致绝缘层46上横跨约10MV/cm至20MV/cm的最大电场。在此高电场下，绝缘层46势必会产生介电质击穿的现象(参见图6)。为了避免在操作图4的单元期间发生介电质的击穿事件，TG 10与BG 14之间所能容许的最大抹除电压必须限制为低于绝缘层46的击穿电压。最小抹除电压和最大抹除电压之间的范围是定义出抹除操作的可工作电压范围，结果此范围相当小(小于0.7V)。图4的单元结构因此需要受到严格控制以避免介电质击穿，生产收益势必很低，并于实际应用时会发生困难。
4.寄生电容问题
在图4内具单纯注入器能带结构的单元之中，绝缘层46厚度的选取典型上是限制在约20埃至40埃的范围内。因此，会有一大的电容存在于TG 10与BG 14之间。此大电容是不被希望的，原因是它会对单元操作产生负面影响。参考图10A可对此电容问题有更佳的了解。在图10A中，CBG-TG是BG 14与TG 10之间的电容，而CBG-FG是BG 14和FG 18之间的电容。BG 14所见的总电容CBG是包括图10A内的两个主要电容，并且近似上等于CBG-FG与CBG-TG两者的相加值。在大多数情况中，CBG是由CBG -TG支配，原因是RD 16的厚度典型上约介于80埃至100埃的范围内，因此绝缘层46的厚度相较RD 16乃薄得多。当使用具较高介电常数的介电质时(比方是氮氧化物)，电容问题会变得更加严重，但往往高介电常数的介电质被考虑使用，因其在抹除操作的空穴注入的过程中能抑制BG 14内的寄生电子，结果，具单纯注入器能带结构的单元进一步遭遇抑制寄生电子与抑制CBG两者必须相妥协的问题。
5.大电阻问题
为了能利用弹道传输机制来为单元进行操作，乃希望BG 14层的厚度范围仅是载流子散射平均自由程(典型上介于于100至200埃的范围)的几倍而已，如此即能允许注入载流子以良好的传输效率通过BG 14层。在要求BG 14层的厚度如此低下，不可避免地导致BG 14层具有较高的片电阻。如稍早所述，为了减轻图4单纯注入器单元内寄生电子的穿隧现象(参见图5B)，当多晶硅用作TG 10与BG 14的材料时，此两栅都被限制仅能使用P型的多晶硅。由于P+多晶硅的电阻典型上较N+多晶硅为高，因而此单纯注入器单元遭遇BG 14的电阻会相当大的困境。大电阻值对于单纯注入器的负面影响可从几个方向来了解。第一，它可能导致信号延迟很大，原因是来自大R与大C的结合效应(亦即RC延迟)。因为RC延迟可能会限制一大型存储阵列中存储单元的存取速率，因此会在单元操作中成为主要的问题。第二，为了避免未选取的存储单元受到干扰，通常需要一组理想的外加电压施加到那些未选取的单元上。然而，由于受到RC延迟的影响，未选取单元上的电压可能与想达成的电压值不同，结果单元干扰较容易发生。此外，大R值可能与一大电流I结合而产生IR效应。当在一信号线中传送一电压时，此IR效应会导致电压下降，从而使一存储单元中所指定的电极无法到达所欲达到的位准，结果是对单元操作产生负面影响。IR效应对一未选取的单元的影响比方是可能产生干扰，因此未选取的单元会非刻意地从一逻辑态(比方是“0”)转换为另一状态(比方是“1”)。而IR效应对受选取单元的负面影响可能是减缓单元的操作(比方是编程、抹除，以及读取操作)速率。IR效应可能在信号线内造成相当大的压降，因而使TG10和BG 14间的电压低于单元操作所需的电压范围。在这种情况下，载流子(比方是图5A中的VE 42与图5B中的空穴)无法有足够的能量克服RD 16的能垒以收集在FG 18上，结果导致编程或抹除操作的错误。
6.穿隧电流与电压间微弱关系的问题
如上所述，在图4单纯注入器的能带结构中，避免往后穿隧的寄生电荷多于往前穿隧电荷的最好方式，乃是使往前穿隧载流子(比方是空穴)所产生的电流与往后穿隧载流子(比方是寄生电子)所产生的电流彼此间具有类似的电流位准。然而，这种能带结构亦导致电流与电压之间的关系薄弱。举例来说，于防制抹除条件(亦即避免未选取单元受抹除操作干扰的条件)下的电流与抹除情况下的电流相比，通常仅低104倍。类似问题也可能在单元的防制编程条件中出现。因此，具有这种单纯注入器能带结构的未选取单元于编程和抹除操作过程中，都容易产生单元干扰的问题。
本发明独特之处在于能垒工程学观念所提供的效应。这些效应移除了图4、图5A与图5B内关于单纯注入器单元与能带结构中BG 14材料需具备大功函数的要求。事实上，本发明使用具有较小功函数的N+多晶硅作为BG 14的材料，以彰显这项优点。这项优点提供了可挑选具低片电阻(比方是砷(Arsenic)、磷(Phosphorous)或其它种材料)的材料的弹性与选择性，因此可避免上述在单纯注入器单元内所发生的大电阻问题。
在本发明图1A、图1B、图2A与图3A的相关描述中，过滤器9可使TG 10与BG 14间的总介电质厚度增厚，因此具有抑制TG 10与BG 14间的大寄生电容的优点。此外，它亦提供了一种分割过滤器9内不同区域外加电压的功能，如图2B所示的VTD与VBD。这种电压分割效应不需与往前的电荷载流子注入相妥协，就能降低横跨于TD 11与BD 12的压降，因此可为本发明带来几点利益。第一，它可防止以上图6的相关描述中发生于TD 11与BD12内的介电质击穿问题。另外，在P+多晶硅用作TG 10的材料的情况下，TD 11上的较小跨压可防止寄生电子CE 34形成于TG10内，从而可避免图5A的相关描述中发生于BG 14的撞击游离问题。同理，在P+多晶硅用作BG 14的材料的情况下，BD 12上的较小跨压可防止寄生电子CE 40形成于BG 14内，从而可避免图5B相关描述中发生于TG 10的撞击游离问题。
请同时参考图2A与图5A以了解编程操作中往后穿隧的问题。从图5A明白得知，因BG 14使用具较大功函数的材料而不慎引起的寄生空穴41往后穿隧现象，可利用本发明图2A相关描述内的过滤器9来有效地避免。此外，图5A相关描述中发生于TG 10内的撞击游离CE 34的问题，亦可通过图2A内的过滤器9阻挡寄生空穴41往后传输以有效地对付。
请同时参考图2B与图5B以了解抹除操作中往后穿隧的问题。从图5B明白得知，单纯注入器内不慎引起CE 40的效应，可利用本发明图2B相关描述内的能垒高度工程学和过滤器结构来有效地避免。此外，因受BG 14内的CE 40触发而发生于TG 10的撞击游离问题，亦可通过过滤器9阻挡寄生CE 40往后传输以有效地对付。
综上所述，可明白了解，本发明所提供单元内的能量结构在抹除和编程操作中，皆可有效地阻挡电荷载流子往后穿隧。虽非必要，但普遍上乃希望BG 14的费米能阶于平能带的情况下是位于BD 12能带间隙的中央，如此当使用此种能带结构来构建单元时，即能最充分地利用电荷阻挡机制。
用于避免干扰的能垒高度工程学
当存储单元被排置于一阵列环境中时，于有效的使用生命期间，因同一存储阵列中的其它单元实施单元操作(比方是编程、抹除，以及读取)而引入累积性干扰下，单元状态(比方是“0”)可能会非刻意地转变成另一状态(比方是“1”)。以下将描述具现有技术能带结构的单元容易发生这类干扰问题。然而这类编程干扰或抹除干扰问题可以利用本发明的存储单元予以避免。
编程干扰
编程干扰可能会发生在一存储阵列中未选取的存储单元内。编程干扰最严重的情况是对应未选取单元的FG 18处于带正电(比方是处于抹除状态)的局面。图7A是显示在本发明的存储单元内，对应此情况的能带图，其中假定有一导致编程干扰的电压-2V施加于TG 10至BG 14间。为了避免编程干扰发生，有四个能垒高度提供于本发明的单元内。这四个能垒高度与阻挡TG 10内的价电子(VE)42往前传输有关。第一个能垒高度是能垒高度50(ΔΦVE_TT)，其是对应TG 10内的VE 42于TG 10和TD 11交界处所见的能垒高度。第二个能垒高度是能垒高度60(ΔΦVE_TTB)，其是对应于TG 10内的VE 42于TD 11和BD 12交界处所见的能垒高度。而能垒高度60(ΔΦVE_TTB)与50(ΔΦVE_TT)两者之间是有下述关是存在：
ΔΦVE_TTB＝ΔΦVE_TT-|VTD|，
其中VTD是当编程干扰电压施加于TG 10和BG 14间时，横跨于TD 11上的电压。这两个能垒高度是在TD 11内形成一梯形能垒。依进来的电子42所见，此梯形能垒的进入侧具有能垒高度50，而离开侧则具有能垒高度60。
类似地，第三个能垒高度是能垒高度54(ΔΦVE_TB)，其是对应VE 42于TD 11和BD 12交界处所见的能垒高度。第四个能垒高度是能垒高度61(ΔΦVE_TBG)，其是对应VE 42于BD 12和BG 14交界处所见的能垒高度。能垒高度61(ΔΦVE_TBG)与54(ΔΦVE_TT)两者间是有下述的关系式存在：
ΔΦVE_TBG＝ΔΦVE_TB-|VBD|，
其中VBD是当编程干扰电压施加于TG 10和BG 14间时，横跨于BD 12上的电压。这第三个能垒高度与第四个能垒高度，乃在BD 12内形成一梯形能垒。依进来的电子42所见，该梯形能垒的进入侧具有能垒高度54，而离开侧具有能垒高度61。
图7B亦显示现有技术与图7A类似的能带图，以作比较。在图7B中，有一能垒高度50’，其是对应VE 42于TG 10和绝缘层46交界处所见的能垒高度。在避免干扰的偏压下，图中显示VE 42能够以直接穿隧的机制传输通过绝缘层46并到达BG 14和RD 16的交界处。因此当在存储单元中使用现有技术的能带结构时，为了避免干扰必须完全仰赖使VE 42的能级低于能垒高度16c(ΔΦCB_GR)，以令RD 16作为阻挡进来的电子进入FG 18的能垒，从而避免干扰事件发生。然而，当RD 16具有如图7B所示的三角形能带结构时，仍发生电子利用富尔诺罕穿隧机制来穿隧进入RD 16的导电带16a随后再进入FG 18内的一些情况。在这样的事件中，当够多的电子非刻意地引进和被收集在FG 18内时，可能改变单元的状态。结果就是单元干扰。图7B亦显示有传导电子(CE)34存在于P+多晶硅所构成的TG 10内，并有一能垒高度46c(ΔΦCB_TT)与其相关。P+多晶硅内的CE 34于一般电压范围内(比方是约2V)通常可予以忽略，但在高电压下(比方是约3V)而P+多晶硅因此被反转时，数目会变得相当庞大。图7B显示，即使单元是以避免编程干扰的条件来做偏压，CE 34仍可能非刻意地注入FG 18。此效应产生的累积性干扰亦可能在具有现有技术能带的单元内造成单元干扰的问题。
依据能垒高度的工程学观念可知，本发明的能带结构可较现有技术有效地避免编程干扰。参考图7A，形成于BD 12内的梯形能垒乃为进来的电子42提供一个额外的阻挡能垒。承能垒高度工程学理论所授，能垒高度54与61的最佳化可通过适当选取TD 11和BD 12的介电常数与厚度来达成，如此即能以不同于TD 11内能垒高度50与60的改变程度来电子式地改变能垒高度54与61。一般来说，乃希望梯形能垒的能垒高度54与61可以够高以阻挡TG 10的VB 10b内的电子42。为了防范干扰发生，TG 10与BG14间的电压必须选取为能令电子42的能级低于能垒高度54与61。应注意到，BD 12内的梯形能垒可通过使能垒高度61(即离开侧的能垒高度)维持为正值来保持。方法是通过适当地选取TD11和BD 12的材料，以使TG 10和BD 12间具有大的导电带偏移量12c(ΔΦCB_TB)来达成，或通过使Va低于能垒高度12c、平能带电压Vfb，以及能带间隙Eg 10g的相加值来达成。一个领会本处所提供的防范干扰法的较好方式是参考前述的能垒高度61(ΔΦVE_TBG)的表示式，该表示式可进一步表示为
ΔΦVE_TBG＝ΔΦCB_TB+Eg-(Va-Vfb)，
上述公式在数学上明白表示着，若将Va维持低于ΔΦCB_TB，Eg以及Vfb的相加值时，则可维持能垒高度61(ΔΦVE_TBG)高度为正值，从而可保持梯形的能垒形状。对此特定实施例而言，为了防范编程干扰，TG 10相对BG 14的电压是选择为介于约-1.0V至约-2.0V的范围。
如之前所述，能垒高度工程学允许部分的Va能横跨于BD 1。因此，横跨TD 11的电压(VTD)较现有存储单元内绝缘层46的电压为低。较低的VTD可避免CE 34形成于P+多晶硅所构成的TG 10内，从而可免除较高能量的CE造成编程干扰的问题。在TG 10内确定有CE 34形成的情况中，避免CE造成编程干扰的方法是保持梯形能垒的能垒高度54与61够高，以便阻挡CE 34穿隧过TD 11与BD 12。而如能垒高度工程学原理所授，使能垒结构最佳化即可达成。
抹除干扰
在一存储阵列内未选取单元上所能发生抹除干扰最严重的情况是对应未选取单元的FG 18处于带负电(比方是处于编程状态)的局面。图8A是显示在本发明的存储单元内，对应此情况的能带图，其中乃假定有一导致抹除干扰的电压+2V施加于TG 10至BG14间。为了避免抹除干扰发生，有四个用以阻挡TG 10内的空穴36往前传输的能垒高度是提供于本发明的单元内。第一个能垒高度是能垒高度55(ΔΦVG_TT)，其是对应TG 10内的空穴36于TG 10和TD 11的交界处所见的能垒高度。第二个能垒高度是能垒高度62(ΔΦVH_TTB)，其是空穴36于TD 11和BD 12的交界处所见的能垒高度。而能垒高度62(ΔΦVH_TTB)与55(ΔΦVH_TT)两者之间是有下述关系存在：
ΔΦVH_TTB＝ΔΦVH_TT-|VBD′|，
其中VTD′是抹除干扰期间横跨于TD 11上的电压。这两个能垒高度乃在TD 11内形成一价电带梯形能垒，并且依进来的空穴36所见，该梯形能垒的进入侧具有能垒高度55，而离开侧具有能垒高度62。类似地，第三个能垒高度是能垒高度56(ΔVH_TB)，其是对应空穴36于TD 11和BD 12交界处所见的能垒高度。第四个能垒高度是能垒高度63(ΔΦVH_TBG)，其是对应于空穴36于BD 12和BG 14交界处所见的能垒高度。而能垒高度63(ΔΦVH_TBG)与56(ΔVH_TB)两者之间是有下述关系存在：
ΔΦVH_TBG＝ΔΦVH_TB-|VBD′|，
其中VBD′ 是抹除干扰期间横跨于BD 12上的电压。这两个能垒高度乃在BD 12内形成一梯形能垒，并且依进来的空穴36所见，该梯形能垒的进入侧具有能垒高度56，而离开侧具有能垒高度63。
图8B亦就现有技术显示其与图8A类似的能带图，以作比较。在图8B中，有一能垒高度46d，其是对应空穴36于TG 10和绝缘层46交界处所见的能垒高度。在避免干扰的偏压下，图中显示空穴36能够以直接穿隧的机制传输通过绝缘层46并到达BG 14和RD 16的交界处。因此当存储单元使用现有技术的能带结构时，必须完全依赖RD 16作为阻挡进来的空穴进入FG 18的能垒以避免干扰。由此可知，为了避免干扰事件发生，保持空穴的能级低于能垒高度16d(ΔΦVB_GR)是很重要的。然而，当RD 16具有如图8B所示的三角形能带结构时，仍发生空穴可利用富尔诺罕穿隧机制来穿隧进入RD 16的价电带16b并随后再进入FG 18内的一些情况(比方是在一个完全编程的单元内)。在这样的事件中，当够多的空穴非刻意地引进和被收集在FG 18内时，可能改变单元的状态。结果就是单元干扰。因此，具现有技术能带结构的单元较易遭受干扰。
依据能垒高度的工程学观念可知，本发明的能带结构可较现有技术有效地避免抹除干扰。参考图8A，形成于BD 12内的梯形能垒为进来的空穴提供一额外的阻挡能垒。承能垒高度工程学的理论所授，能垒高度56与63高度的最佳化可通过适当选取TD 11和BD 12的介电常数与厚度来达成，如此即能以不同于TD 11内能垒高度55与62的改变程度来电子式地改变能垒高度56与63。一般来说，乃希望梯形能垒的能垒高度56与63在未选取单元内可以够高以避免干扰，而在选取单元内可以够低以实行抹除操作。为了防范干扰发生，TG 10与BG 14间的电压必须选取为能令空穴36的能级低于能垒高度56与63。应注意到，BD 12内的梯形能垒可通过使能垒高度63(即离开侧的能垒高度)维持为正值来保持。方法是通过适当地选取TD 11和BD 12的材料，以使图1B内的TG 10和BD 12间具有大的导电带偏移量12d(ΔΦVB_TB)来达成，或通过使Va低于能垒高度12d(ΔΦVB_TB)与平能带电压Vfb的相加值来达成。一个领会本处所提供的干扰防制方法的较好方式是参考前述的能垒高度63(ΔΦVH_TBG)的表示式，该式为
ΔΦVH_TBG＝ΔΦVB_TB-(Va-Vfb)，
上述公式在数学上明确表示着，若将Va维持低于ΔΦVB_TB与Vfb的相加值时，则可维持能垒高度63(ΔΦVH_TBG)高度为正值，从而可保持梯形的能垒形状。对此特定实施例而言，为了避免抹除干扰，TG 10相对BG 14的电压是选择为介于约+2.0V至约+2.5V的范围。
图9是显示当TG 10相对BG 14为正偏压时，能垒高度工程学对于穿隧电流的效应。现有技术能带(单纯注入器)的穿隧电流是包括适中偏压范围(0至3V)下的空穴电流以及较高偏压(高于3V)下的CE电流。如上所述(参见图5B)，CE电流乃来自P+型多晶硅所构成的BG 14内的反转层。并且此CE电流在具现有技术能带的存储单元的运作上成为主要的问题。可发现到明显不同的是，具有过滤器(本发明)的总穿隧电流仅包括空穴而已。在整个偏压范围内完全没有观察到有任何的寄生电流。本发明的存储单元能够免除寄生CE问题的原因是来自过滤器所提供的电压分割功能。此外，本发明空穴电流与电压间的关系较现有技术强烈。如图所示，本发明的空穴电流在抹除电压约5V时与现有技术具有类似的电流位准，而在约2V的干扰避免电压下则可予以忽略。在外加电压为2V的情况中，图中显示本发明的空穴电流比现有技术小约104倍。换言之，根据本发明所提供的能垒高度工程学与能带结构而构建的存储单元，与现有技术所构建的存储单元相比，具有强约104倍的防制抹除干扰强度。
图10A是显示在上述的重迭区域内，与BG 14有关联的寄生电容。CBG_TG是介于BG 14与TG 10之间的电容，而CBG_FG是介于BG 14与FG 18间的电容。
图10B是显示本发明能提供抑制寄生电容的利益。因穿隧注入所需，单纯注入器内的绝缘层46典型上具有约30埃的厚度，而对应此厚度TG 10与BG 14间的寄生电容则约为1.2×10-6法拉/平方公分(Farad/cm2)。在本发明中，对约20埃厚的BD的结构而言，此电容可大幅减少至约9×10-7Farad/cm2的范围。而当BD增厚至40埃与60埃时，此电容可分别更减至约7×10-7与5.8×10-7Farad/cm2的范围。应注意到，增加BD的厚度对编程和抹除的干扰防范皆不会产生负面影响。可参考抹除用的能垒高度63(ΔΦVH_TBG)与编程用的能垒高度61(ΔΦVE_TBG)的表示式来了解原因。对抹除操作而言，可由ΔΦVH_TBG(＝ΔΦVB_TB)-(Va-Vfb))的表示式明白看出，能垒高度63(ΔΦVH_TBG)与BD 12的厚度实无关连，因此增加BD 12的厚度并不会改变能垒高度63。如以上图8A的相关讨论所述，使能垒高度63为正值可维持BD 12的价电带能垒为梯形，而梯形结构对阻挡穿隧电荷载流子是十分重要的。此处所描述的效应是十分有利的，因为它允许为避免干扰而对能垒高度63作的最佳化，以及为抑制寄生电容而对BD 12的厚度作的最佳化两者可分别执行。因此，无妥协状况发生于最佳化的过程中。事实上，将BD 12增厚可使梯形能垒的两侧都能更有效地阻挡电荷载流子穿隧，原因是这些载流子必须穿隧较长的距离。此外，较厚的BD12可接受较大的跨压，从而使TD 11的跨压减少。图10C是就抹除干扰的情况，显示BD 12的厚度对于能垒高度以及介电质跨压的影响，其中氮化物和氧化物分别用作BD 12和TD 11的材料。可明白看出，能垒高度63(ΔΦVH_TBG)与BD 12(氮化物)的厚度无关。图10C亦显示，将BD 12增厚会导致能垒高度56(ΔΦVH_TB)增高。如图8A所示，较高的能垒高度56在阻挡空穴36往前穿隧上会较有利，因此乃希望其能用于防范干扰。可比照对抹除情况所作的分析，对编程干扰的效应进行类似的分析。
在具现有技术能带的单元中，BG 14材料的主要选择标准之一是需选取具较大功函数的材料。本发明的能垒高度工程学方案将此限制完全移除，因此BG 14所使用的材料可是任何导电材料。为了强调此效应，此处的说明是选取具有较小功函数的N型多晶硅作为构成BG 14的材料。具本领域普通技术人员应可明白，本发明的BG 14所使用的材料并不限制为N+型多晶硅，而可涵盖任何其它种类的导电材料，比方是P+型多晶硅、多晶结构的硅锗(亦即“多晶硅锗(Poly SiGe)”)，铂(Platimum)、金(Au)、钨(Tungsten；W)、钼(Molybdenum；Mo)、钌(Ruthenium；Ru)、钽(Tantalum；Ta)、氮化钽(Tantalum nitride；TaN)、氮化钛(Titanium Nitride；TiN)等等。
应注意到，在此处的说明中，BD 12的介电常数乃大于TD 12的介电常数。然具本领域普通技术人员当可明白，应用本揭露时，亦可将BD 12层所用材料的介电常数改为与TD 11的介电常数相似，而仍能有效阻挡寄生电荷载流子(电子或空穴)往后穿隧。此外，BD 12层不需要为具有均匀化学元素的材料，而可允许当中元素渐次变化。此外，任何适当的介电质材料，比方是氮氧化物(Oxynitride；SiON)、氧化铝(Aluminum Oxide；Al2O3)、氧化铪(Hafnium Oxide；HfO2)、氧化锆(Zirconium Oxide；ZrO2)、氧化钽(Tantalum Pen-Oxide；Ta2O5)等等，都可以用来取代氧化物或氮化物。更者，这些材料的合成物或其所形成的合金，比方是氧化铪-氧化物的合金(Hafnium Oxide-Oxide alloy；HfO2-SiO2)、铪-氧化铝的合金(Hafnium-Aluminum-OxideAlloy；HfAIO)、铪-氮氧化物的合金(Hafnium-OxynitrideAlloy；HfSiON)等都可用来取代氧化物或氮化物。
需了解到，本发明并非限制于此处所说明以及上述实施例而已，而包含任何落于权利要求内的所有变化。举例来说，虽然本发明是以EEPROM来作解说，但具本领域普通技术人员当可明了，本发明可延伸至任何其它型式的非易失性存储器(比方是电子式可编程存储器或EPROM)。此外，此处所述本发明的非易失性存储器，乃利用一个与周围的电极电性上相绝缘但电容上相耦合的导电材料或半导体材料区域(即“浮动栅”)来储存电荷。在此储存方案中，电荷乃均匀分布于整个导电区域中。然而，具本领域普通技术人员应皆可明了，本发明并非限制于此处所说明者以及上述实施例而已，而包括任何其它种类的电荷储存方案。举例来说，本发明的存储单元可将电荷储存于局部储存座(Storage Sites)内，比方是储存于一介电质层内的纳米颗粒(Nano-Particles)或阱(Traps)以内。这类电荷储存方案的优点是存储阵列内相邻单元间的干扰作用几乎可予以忽略。此外，这些储存座当中若有一个周围的绝缘层发生局部击穿事件时，其它储存座所储存的电荷仍可维持住。一拥有阱为储存座的介电质可以是一氮化物层，形成方法比方是利用本领域为人熟知的LPCVD(低压化学蒸气沉积)技术。其它诸如氧化铬(HfO2)和氧化锆(ZrO2)等具有较深捕捉能量阱的介电质亦可考虑作为捕捉介电质的材料。作为储存座的纳米颗粒可以是椭圆形的硅纳米晶体，其直径介于2纳米至7纳米的范围，并可利用为人熟知的CVD技术来制造。这类纳米颗粒的材质并不限制为硅，而可为任何其它种能有效储存电荷的材料(譬如Ge、SiGe合金、HfO2、Au、Co、以及W等等)。
除此之外，虽然本发明是以单独一个单元来解说，对具本领域普通技术人员应该皆可明了，可将多个本发明单元安排成为本领域为人熟知的NAND或NOR列阵列和行阵列。
此外，本发明浮动栅(即电荷储存区域)的剖面观或俯视观不需要为长方形，而可在剖面观或俯视观下为任何尺寸和形状，只要能够有效储存电荷并能有效地连接每一存储单元内的漏极26和源极22即可。此外，电荷储存区域的上表面不需要与基板表面在同一平面上，而可以在基板表面上方或下方的任何高度上，只要能有效储存电荷，并能有效地与BG 14和主体28作电容性耦合，以及有效地连接每一存储单元内的漏极26和源极22即可。同样，电荷储存单元的下表面不需要与基板表面相平行，也不需要为平坦的平面，而可以具有任何形状，只要能够让储存区域有效储存电荷，并能有效地与BG 14和主体28作电容性耦合，以及有效地连接每一存储单元内的漏极26和源极22即可。同样地，TD 11与BD 12的上表面与下表面不需要与基板表面相平行，不需要为平坦的平面，以及不需要与基板在同一表面上，而可以在基板表面上方或下方的任何高度上，并与基板间的夹角可为任何角度，只要能够有效储存电荷，并能有效地与BG 14和主体28作电容性耦合，以及有效地连接每一存储单元内的漏极26和源极22即可。此外，沟道区域的表面不需要与基板表面在同一平面上，而可以在基板表面上方或下方的任何高度上，并与基板间的夹角可为任何角度，只要有效地连接每一存储单元内的漏极26和源极22即可。此外，源极区22与漏极区26亦可互换。应了解到，虽然图例中呈现了基板内的主体部分，但众所周知的是，于基板内形成的任何和/所有区域(源极/漏极/沟道区域等等)都可以形成于一个以上的井以内(属于不同种类的掺杂硅)。
具本领域普通技术人员应可明白，应用本揭露所授内容时，可将过滤器的结构更改，以借其来达到以上罗列的种种优点。
实施例200：
图11A和图11B是分别提供本发明另一实施例的存储单元200的结构以及此结构在平能带条件下的能带图。图11A的存储单元200除了在过滤器9内TG 10与BG 14之间的部分有所变动外，其余皆与图1A所呈现的结构相似。以下将描述这些变动。参考图11A，其显示过滤器9是包括一上穿隧介电质71(以下简称UTD)、一下穿隧介电质72(以下简称LTD)，以及一设置于UTD 71与LTD 72之间的阻挡材料73(以下简称BM)。UTD 71可是氧化物或其它种类的介电质材料，比方是单元100内考虑为TD 11的材料。LTD 72可为一介电材料，其能隙低于UTD 71而介电常数高于UTD 71。一般来说，UTD 71与LTD 72所使用的材料必须为优质介电材料，以允许电荷载流子能以量子力学穿隧机制从它的某侧穿隧至它的另一侧。已知利用RTN形成的氮化物可提供此种优质材料，因此可作为LTD 72的良好候选材料。其它种类的材料，比方是在单元100内考虑用作BD 12材料的氮氧化物，亦可作为LTD 72的材料。UTD 71与LTD 72的厚度范围可与图1A内单元100的TD 11与BD 12的相关描述类似。图1A的过滤器9内BD 12的阻挡效应现改由BM 73执行，以下将详述之。
阻挡材料73可以是能隙73g(参见图11B)介于约1eV至6eV之间的半导体材料或绝缘介电质。当TG 10或BG 14这两个区域的费米能阶介于阻挡材料能隙73g的范围内时，阻挡材料73能为自TG 10或BG 14发射的电荷载流子(电子或空穴)提供一阻挡效应。原因是因为BM 73内没有可利用的能量状态可让这些电荷载流子借其穿隧。当有适合的偏压施加于TG 10与BG 14之间，而使TG 10和BG 14的费米能阶移出BM 73的能带间隙73g的范围的时候，阻挡材料73变成可让这些发射电荷载流子穿透过去。如果考虑半导体作为BM 73的材料，碳化硅(SiC)可以是一个很好的选择，因其具有较宽的能隙(比方四氢-碳化硅(4H-SiC)与六氢-碳化硅(6H-SiC)分别具有3.25eV与2.85eV的能隙)。其它具有类似范围的能带间隙并与现今IC技术兼容的材料亦可作为BM 73的选择材料。为了能有效阻挡电荷载流子往前或往后穿隧过BM 73，乃希望可适当地选取TG 10、BM 73与BG 14的材料，以令TG 10与BG 14的功函数的费米能阶于平能带条件下大致位于BM 73能带间隙73g的中央。现选择4H-SiC来作解说，以获得最佳的了解。假设TG 10与BG 14的功函数所具有的费米能阶位于BM 73的能带间隙73g的中央，则当TG 10与BG 14间的跨压小于1.5V时，BM 73会提供阻挡效应。而对绝对值大于1.5V的电压而言，电荷载流子会穿隧通过BM 73区域。
当使用半导体材料作为BM 73的材料时，乃希望BM 73的厚度能与电荷载流子(即电子或空穴)的波长差不多或较厚，因此希望介于100埃至300埃之间。厚度介于此范围的BM 73会在导电带73a或价电带73b的边缘上方分别存在具连续能级的电荷载流子(请参见图11B)。而对厚度小于电子波长的BM 73而言，UTD71、BM 73，以及LTD 72的导电带71a/73a/72会于BM 73导电带所在区域内形成具有一个量子能量井的能带结构。此量子井内电子的能级受到量子化，因此具有离散的能级，结果最低能级(亦即第一能级)73a’被提升而高于BM 73的导电带73a。同样地，UTD 71/BM 73/LTD 72的价电带71b/73b/72b，亦在BM 73所在地区内形成一个价电带量子井。价电带量子井将空穴的能量量子化而使其有离散的能级，其中第一能级73b’的空穴能量较BM 73的价电带73b为高。这种量子井效应的优点在于能令阻挡电子用的能隙由原先的能隙73变宽为“有效”能隙73g’，因此扩大阻挡材料73阻挡不想要电荷的范围。
图11B显示出四个能垒高度65(ΔΦVE_TBm)、66(ΔΦVH_TBm)、67(ΔΦVH_GBm)以及68(ΔΦCE_GBm)。能垒高度65是与图7A中的能垒高度54(ΔΦVE_TB)具有类似的功能，其能在编程干扰的防范期间，阻挡VE载流子42从TG 10穿隧到达BG 14(假设TG 10使用P型多晶硅)。同样地，能垒高度66(ΔΦVH_TBm)与图8A中的能垒高度56(ΔΦVH_TB)具有类似的功能，其能在抹除干扰的防范期间，阻挡空穴载流子36从TG 10穿隧到达BG 14。此外，能垒高度67(ΔΦVH_GBm)与图7A中的能垒高度51(ΔΦVH_GB)功能类似，其能阻挡空穴载流子41从BG 14穿隧至TG 10而达成防范往后穿隧的作用。同样地，能垒高度68(ΔΦCE_GBm)与图8A中的能垒高度57(ΔΦCE_GB)功能类似，其能阻挡CE载流子40从BG 14穿隧至TG 10而达成防范往后穿隧的作用。而这些能垒高度65、66、67、以及68，皆可利用以上能垒高度工程学原理所描述的类似方法，通过TG 10与BG14间电压来作改变。因此，UTD/BM/LTD 71/73/72的结构提供一可滤除不想要载流子(比方是往后穿隧的空穴)而不影响想要载流子(比方是往前穿隧的电子)传输的电子式可变过滤器。
单元200的编程与抹除操作可利用图1A内单元100相关的描述方式来实行。虽然图中并未显示，但当一偏压施加于TG 10与BG 14之间时，会在BM 73上产生微弱的能带弯曲现象。此外，图8A中的其它能垒高度亦可作类似推衍而得到图11B能带结构的情况。此存储单元结构所能提供的利益与图1A内单元100的相关描述相似。
实施例300：
图12A除了将图11A的BM 73替换为多个阻挡纳米晶体(以下简称BNC)74外，其余皆与图11A类似的单元结构类似，并且图中多个BNC 74的能隙皆与TG 10的能隙差不多或较大。BNC74可为直径与电荷载流子(比方是电子或空穴)的波长差不多的球形。典型上，BNC 74的直径约为30埃至约200埃。阻挡纳米晶体74可利用本领域为人熟知的超高真空化学蒸气沉积(Ultra-High Vacuum Chemical-Vapor-Deposition；UHVCVD)技术来制成。阻挡纳米晶体74是用作TG 10与BG 14之间的一个“小岛”，以允许电荷载流子能跳耀(hop)过它。具体地说，当一适当偏压施加于TG 10与BG 14间时，TG 10内的电荷载流子会经由穿隧机制而发射至BNC 74上，继而再穿隧进入BG 14。此单元结构是包括两种区域。第一种区域包含一纳米晶体74于TG 10与BG 14之间(比方是沿直线AA’)，而第二种区域则不包含任何纳米晶体(比方是沿直线BB’)。在此单元结构中，仅有第一种区域内TG 10上的电荷载流子被允许传输至BG 14。而由于第二种区域内并不存在纳米晶体“小岛”，因此对从TG 10穿隧至BG 14的电荷载流子而言，UTD 71与LTD 72间的厚度会厚得多。结果，TG 10内的电荷载流子被禁止经由第二种区域传输至BG 14。
UTD 71与LTD 72间的纳米晶体74允许本发明利用库伦封锁效应(Coulomb Blockade Effect)来使想要注入的载流子(亦即往前穿隧的载流子)穿隧，并阻挡不想要载流子(即往后穿隧的载流子)穿隧。一旦有一个电子(或一个空穴)存在于某一个纳米晶体上时，库伦效应就会阻挡额外的电子(或空穴)由TG 10经由该纳米晶体传输至BG 14。电子(或空穴)的进一步传输只可能在TG 10与BG 14间的电压更增加之后发生。图11B相关描述内的类似能垒高度与电荷载流子的相关阻挡效应亦提供于12A图的单元300内。图12B是显示图12A中沿直线AA’的能带图。对尺寸范围较电子或空穴波长大的BNC 74而言，其导电带74a与价电带74b边缘上的电荷载流子乃具有连续的能级。而对厚度小于电子波长的BNC 74而言，UTD 71、BNC 74，以及LTD 72的导电带71a/74a/72a会在BNC的导电带所在区域内形成具有一个量子能量井的能量结构。此量子井内电子的能级受到量子化，因而具有离散的能级，结果最低能级(亦即第一能级)74a’被提升而高于BNC 74的导电带74a。同样地，UTD 71/BNC 74/LTD 72的价电带71b/74b/72b亦可于BNC 74所在地区内形成一个价电带量子井。与导电带量子井之于电子的影响类似，价电带量子井可将空穴的能量量子化而使其有离散的能级，其中第一能级74b’的空穴能量高于BNC 74的价电带74b。这种量子井效应的优点在于使阻挡电子穿隧的能隙由原先的能隙74变宽为“有效”能隙74g’，因此扩大BNC 74阻挡不想要电荷的范围。
图12B所显示的能垒高度65、66、67以及68与图11B中的能垒高度具有类似的功能。单元300的编程和抹除操作方式可与之前对图1A内单元100所作的描述类似，并且亦拥有之前陈述的种种利益。图12A的单元结构比图1A与图11A分别显示的单元100与200具有更小的寄生电容CBG_TG。关于此点可参考图12C以获得较佳的了解，图12C是显示第二种区域(沿图12A的直线BB’)的能量示意图。由于TG 10与BG 14间沿直线BB’方向的介电质厚度增加，第二种区域内的寄生电容CBT-TG因而较第一种区域内远小得多(典型上约低了5至10倍)。因而CBT-TG在此两种区域内的总寄生电容进一步通过减少阻挡纳米晶体74所覆盖的零碎区域而获得缩减。
具本领域的普通技术人员应可明白，BM 73区域不须要求为导电材料，也不须要求在俯视观上为长方形，也不需要在剖面观上为长方形，而可以是一绝缘介电质，并可以在俯视观和剖面观上为任何尺寸和形状，只要在适当偏压范围下能有效阻挡某种电荷载流子穿隧通过，并在高偏压范围内能容许该种载流子穿隧通过即可。同样地，BNC区域在俯视观上可不须要求为球形，也不需要与基板表面在同一表面上，而可位于基板表面下方或上方的任何高度上，只要在适中偏压范围时能够有效地阻挡电荷载流子穿隧通过，并在高偏压范围内能容许同种载流子穿隧通过即可。此外，本发明BM 73与BNC 74所使用的材料可不需限定为碳化硅(SiC，而可涵盖任何其它种类的材料，只要该材料具有一能隙，并且该能隙在平能带条件下能让TG 10与BG 14的功函数所具有的费米能阶大约位于BM 73或BNC 74的能带间隙中央即可。此外，BNC 74区域不需要与LTD 72相碰触，也不需要完全位于UTD 71所在区域内，而可一部分位于LTD 72内而另一部分位于UTD 71内，或可完全位于LTD 72的区域内。
实施例400：
承上所述，现有技术能带所构建单元的缺点之一在于BG 14可容许的厚度会受到限制，并因此具有很大的电阻值。当多晶硅用作BG 14的材料时，是利用P型的杂质(比方是硼)来将多晶硅作重度掺杂，其中该P型杂质乃用作一受体(Acceptor)，以为该区域提供足量的空穴载流子以减少该区域的片电阻。亦可使用N型的杂质(比方是磷)将多晶硅作重度掺杂来达到相同目的。在利用N型杂质的方法中，N型杂质是用作一施体(Doner)以提供该区域足量的电子载流子。然而，不管是在哪一种途径中，当作为载流子的供应源时，大量的杂质同时会导致载流子与杂质之间发生更多的散射事件。由于载流子散射增加，载流子移动率(Mobility)会降低，结果片电阻的最小值会达到一有限值。一解决此问题的方法是显示于图13的实施例400中。图13中的独特能带间隙结构能减少特薄半导体板的片电阻，比方是BG 14的片电阻，同时却不受到载流子散射效应的影响。
图13是显示具有上述独特结构的能带图，包括一第一半导体材料78，其具有一较宽的能带间隙，以及一第二半导体材料80，其具有一相对第一半导体材料78较窄的能带间隙。该第一半导体材料是利用P或N导电型式的杂质来加以掺杂，而第二半导体材料则未接受任何掺杂或是以第一半导体材料78相同型式的杂质来做轻度掺杂。介于这两种材料区域之间的导电带和价电带偏移量在图中乃分别显示为ΔΦCB69以及ΔΦVB70。假设第一半导体材料78是以N型杂质81(亦称作“施体杂质”)来作重度掺杂，则位于第一半导体材料78内的电子会朝向第二半导体材料80移动并成为电子82，而由于第二半导体材料80的导电带80a较第一半导体材料78的导电带78a为低，因此电子82会被局限在第二半导体材料80内。唯第二半导体材料80未受掺杂或仅受轻度掺杂，故而其内的电子82与杂质间的散射可予以忽略。结果，第二半导体材料80的片电阻可较第二半导体材料受到重度掺杂下的情况大幅地减低。
必须了解，本发明并非仅限制于此处所描述与以上所描述的实施例而已，而涵盖任何落入所附加的权利要求内的所有变化。举例来说，第一半导体材料78不需为N型半导体而可为P型半导体，只要该P型半导体所具有的费米能阶能允许P型半导体内的空穴载流子移动进入第二半导体材料80内即可。此外，图13所示材料的能带间隙较宽或较窄的次序可以互换。换言之，第一半导体材料可以是不受掺杂的半导体而所具能带间隙较第二半导体材料为窄，只要能达到降低片电阻的效应即可。此外，虽然图13所示的结构具有非对称的结构，但此处所提供的观念可轻易地衍伸至对称的能带结构。举例来说，图13的结构可包括一个重度掺杂而能带间隙较宽的第一半导体材料，一不受掺杂而能带间隙相对第一半导体材料较窄的第二半导体材料，以及一重度掺杂而能带间隙与第一半导体材料的能带间隙相似的第三半导体材料。一替代实施例可包括一不受掺杂而能带间隙较窄的第一半导体材料，一重度掺杂而能带间隙相对第一半导体材料较宽的第二半导体材料，以及一与第一半导体相似，不受掺杂并且能带间隙较窄的第三半导体材料。在这两个范例中，第二半导体材料皆夹在第一与第三材料之间，因而形成一对称的能带结构。在上述任何一个范例中，位于具有较宽能隙的半导体中的电荷载流子将会移动进入具有较窄能隙的半导体之内。因此这些载流子被局限于未受掺杂的区域内。结果，在这些载流子的导电期间，导体和介电质间的散射可予以忽略，从而片电阻会非常之低。
图13所描述的能带间隙结构可应用至本发明的存储单元。图14是提供一个根据实施例400所构建的单元500，以作为解说观念用的范例。单元500除了一点外其余各方面皆与图1A所显示的单元相同。此不同点在于，单元500在过滤器9内不提供BD 12而是提供一供应栅(以下简称SG)76。此外，单元500亦与具现有技术能量结构的单元不同。SG 76是夹于TG 10与BG 14区域之间。SG 76与BG 14是使用图13所授的能带间隙结构所产生的效应，其中SG 76对应第一半导体材料78而BG 14则对应第二半导体材料80，因而BG 14拥有较低片电阻的优点。SG 76可以是一重度掺杂的4H-SiC(四氢-碳化硅)层，并具有约3.2eV的能带间隙，以及BG 14可以是一未受掺杂的多晶硅层，并具有约1.14eV的能带间隙。另一可供选择的范例是，SG 76是一重度掺杂的多晶硅层，而BG 14则是一未受掺杂的多晶硅锗层，其中硅于晶硅锗层中约占了10％至50％的比例。这使得多晶SiGe的能带间隙较多晶硅窄了约0.05eV至0.3eV。SG 76层可以具有30埃至300埃的厚度，并且较佳上约介于50埃至100埃之间。BG 14的厚度则可介于100埃至800埃之间。
除了BG 14具有较低的片电阻的这项优点外，SG 76与BG 14区域所形成的能带结构还提供一种可选择某种电荷载流子(比方是空穴)穿隧然却阻挡另一种电荷载流子(比方是电子)往后穿隧的特征。可参见图15来对此点获得更佳了解，该图是解说与注入空穴36有关的抹除操作。图15所示的能带图除了在SG 76内的物理参数有所差异外，其余皆与图3A所示类似。在图15中，显示出SG 76的导电带76a与价电带76b。CE载流子40的来源是SG 76区域的施体杂质，原因是根据图13所提供的机制。此外，图中亦显示能垒高度83(ΔΦCE_GST)、84(ΔΦCE_GS)，以及稍早于图3A所示的一些能垒高度。能垒高度83的作用与图3A所示的能垒高度59(ΔΦCE_GBT)相似。同样地，能垒高度84的作用与图3A所示的能垒高度57相似。与图3A的梯形能带结构不同的是，能垒高度83与84，以及SG 76导电带76a的主要项在图15中乃形成一种长方形能带结构并成为SG 76的电子能垒。此长方形能垒是用以阻挡BG 14内的CE载流子40往后穿隧至TG 10内，而且是比图3A所示的梯形结构更有力的能垒。因此，相对于现有技术能带所构建的单元，单元500更能将往后注入的CE 40a抑制住。此外，由于SG 76是半导体，因此其所在区域内的能带弯曲可予以忽略。这尤其能容许大部分的抹除电压横跨在TD 11上，结果尽管抹除电压维持在同一位准，使想要电荷(比方是空穴36)能穿隧的效应却能保留注。如图15所示，空穴36的某部分可穿隧通过TD 11，并将能够穿隧过SG 76与BG 14，再到达BG 14与RD 16的交会处。在此抹除操作中，这些空穴最终会跨越能垒高度16d并进入价电带16b，随后再收集在FG 18上。
图15所示结构优于现有技术的另一利益是与未掺杂(或轻度掺杂)的BG 14对于弹道载流子传输的效应相关。由于BG 14内的杂质可忽略不计，因此高能量载流子与杂质间的散射也可忽略不计。结果，高能量电荷载流子可通过弹道传输机制以更高的效率(注入载流子数相对总供应载流子数的比率)传输通过BG 14。典型上，本发明单元结构的效率可高于现有技术约10倍之多。
通过将图7A所示梯形能垒的高度变换为与SG 76相关的能垒高度，可将对图15的抹除操所作说明类推至编程操作。因此，TD/SG 11/76能进一步提供一电子式可变过滤器，以令该电子式可变过滤器可滤除不想要的载流子(比方是往后穿隧的电子)然却不影响想要载流子(比方是往前穿隧的空穴)的传输。此外，SG/BG76/14的结构提供一个具有低片电阻的区域以让电子利用弹道式机制传输其中。
纵然以上并未描述，具本领域的普通技术人员当可清楚了解到，图13所示的能带结构亦可与TD 11与BD 12所组成的过滤器结构9共同使用，亦即可在存储单元内形成一具有TG/TD/BD/SG/BG 10/11/12/76/14的结构。此种结构除可有效地抑制寄生电容外，还能保留BG 14的低电阻以及阻挡不想要载流子的优点。此外，具本领域的普通技术人员当可明白，应用本揭露的教导时可改变SG 76与BG 14的能带结构形状，以便有效地减少BG 14区域的片电阻以及阻挡寄生电荷载流子(电子或空穴)往后穿隧。此外，不须要求SG 76与BG 14为一具有均匀化学元素的材料，而可让其组成元素渐次变化(比方是多晶硅锗，其中锗具有渐次变化的莫耳比例)。此外，SG 76与BG 14的区域可以互换位置，并且不须要求SG 76的能带间隙较BG 14为宽而可以比较窄，只要具较窄能带间隙的材料是未受掺杂或轻度掺杂即可，如此即能令整个BG 14和SG 76的堆叠结构有效地降低片电阻。
最后，将详细说明本发明单元的读取操作，以完成整个单元操作的说明。当单元安排为长方形的行或列阵列之时，多个本发明单元组成本领域为人熟知的NOR或NAND结构，如此可对读取操作最佳描述。可利用由源极22、漏极26、N型沟道24，以及P型主体构成的单元，来解说读取操作的进行方式。为了读取存储单元，一地电位是施加于单元的源极22上，而约+1V的读取电压施加于漏极区26上，以及约2.5V(依据单元的供应电压而定)施加于BG 14上。其它区域(即TG 10与主体28等区域)则位于地电位。如果FG 18是带正电(即FG 18经过电子放电)，则沟道区24导通。结果，一电流将由源极区22流向漏极区26。这会是状态“1”。
另一方面，若FG 18是带负电，则沟道区24要不是轻微地导通或就是完全关闭。因此即使BG 14与漏极区26都拉抬为读取电位，极少电流或完全没有电流能流经沟道区域24。在此情况下，电流相比状态“1”的电流乃相当小，或是甚至完全没有电流在流动。如此，存储单元在感测下乃是位于状态“0”。在未选取行或列中的单元内，源极区22、漏极区26以及BG 14都是接地，因此仅有被选取的存储单元被读取。对被选取或未选取的存储单元两者而言，主体28都是接地。
具本领域的普通技术人员应能明白，更可应用本揭露的教导，对能带结构加以修改而达到上述优势，仍属于本发明的范畴。
本发明的存储单元可形成于一具有外围电路的阵列内，而该外围电路可包含本领域内皆为人熟知的传统列地址译码电路、行地址译码电路、感测放大器电路、输出缓冲电路，以及输入缓冲电路。
本发明的单元操作与存储单元结构具有优势，原因是不需要高电压(比方是2.5V或更高)即能对单元进行操作，故而可移除需要高电压的公共结构的要求，从而避免当中所发生的问题。本发明的另一特征是由实施例100、200、300以及500所提供BD 12、BM 73、BNC 74以及SG 76等措施。在这些措施所达成的电荷注入方案内，电子或空穴能自一位于硅基板上方的穿隧栅10发射出去，之后沿着一瞄准于浮动栅18的弹道来作传输，然而过程中却不会遭遇诸如介电质击穿、单元干扰(于编程或抹除操作中发生)等问题。
本发明所说明的注入方案能提供几点优于传统技术(举例来说，美国专利案号5,780,341以及6,747,310 B2)的重大利益。第一，编程效率因将弹道式电子“瞄准”浮动栅18而大为提升。在传统编程方案中，电子是沿着平行于浮动栅的沟道区域来传输，相当少量的电子能受热并注射在浮动栅上。传统编程方案的效率(注入电荷数相对供应电荷总数的比率)估计约介于1/1000至1/1,000,000之间。然而在本发明中，高能量的电子是直接“瞄准”浮动栅，因此几乎大部分的电荷皆注射到浮动栅上，结果估计编程效率会非常接近1/100。第二，在整个单元操作过程中，最高电压(比方是2.5V)仅在硅表面上方的区域(比方是BG 14与TG 10)出现。换言之，硅表面下方与冶金接面(Metallurgical Junctions)相关之处(比方是源极22与漏极26的区域)，没有任何区域会于单元操作中会经历所供应的最高电压。原因是由于在本发明中，源极22与漏极26两个区域的基本作用在读取操作，而读取操作是以相对低的电压来进行。虽然这两个区域也与编程和抹除操作中有关，但主要任务是将电压的一小部分(约为0到2V)耦合至浮动栅18上，因此与诸如产生或供应高能载流子等的高电压效应均无关联。
能够在整个单元操作中使具有冶金接面的区域维持于一相对低电压是本发明所提供的一个独特特征。此特征带来数个额外的利益。第一，本发明移除单元高度(定义为两相邻单元沿沟道方向之间距)的尺寸限制，并因此进一步容许使用较先进的设计规则的单元尺寸。由于漏极26使用低电压，因此存储单元尺寸能缩减50％之多。在利用130nm以及90nm代的技术时，本发明的单元面积可分别降至约0.07μm2以及0.033μm2之低，甚至可降至更小。第二，避免漏极26和源极22的冶金接面电场相关的过热载流子效应(HotCarrier Effect)，从而避免与漏极26和源极22相邻的绝缘层19(参见图1A)发生功能低劣或其它损害。这明显地与传统非易失性存储器内发生的损害效应形成对照。在现有技术中，单元的编程操作乃通过外加一高压至该两接面当中之一以加热电子来实行，因此不可避免地造成一高电场横跨于浮动栅相邻的绝缘层上，结果在该处造成损害。此外，本发明由于浮动栅18与其周围区域(比方是漏极26)间的能量差距乃相当小，因此横跨于绝缘层19上的电场压力效应(Field Stress Effect)会大受抑制。此项优点对电荷的保留以及非易失性存储器的可靠性尤具重要性。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
  100-500：存储单元   9：过滤器
  10：穿隧栅   10a：穿隧栅的导电带
  10b：穿隧栅的价电带   10g：穿隧栅的能带间隙
  11：穿隧介电质   11a：穿隧介电质的导电带
  11b：穿隧介电质的价电带   11c、11e：价电带偏移量
  11d、11f：导电带偏移量   12：阻挡介电质
  12a：阻挡介电质的导电带   12b：阻挡介电质的价电带
  12c、12e：导电带偏移量   12d、12f：价电带偏移量
  14：弹道栅   14a：弹道栅的导电带
  14b：弹道栅的价电带   16：保留介电质
  16a：保留介电质的导电带   16b：保留介电质的价电带
  16c：导电带偏移量   16d：价电带偏移量
  18：浮动栅   18a：浮动栅的导电带
  18b：浮动栅的价电带   19：沟道介电质
  22：源极   24：沟道
  26：漏极   28：主体
  34：传导电子   34a：游离电子
  34b：游离空穴   36、36a：空穴
  40：传导电子   40a：传导电子
  41、41a：空穴   42：价电子
  44、44a：价电子   46：绝缘层
  46a：绝缘层的导电带   46b：绝缘层的价电带
  46c、46e：导电带偏移量   46d、46f：价电带偏移量
  50、50’、51-70：能垒高度   71：上介电质
  71a：上介电质的导电带   71b：上介电质的价电带
  72：下介电质   72a：下介电质的导电带
  72b：下介电质的价电带   73：阻挡材料
  73a、73a’：阻挡材料的导电带   73b、73b’：阻挡材料的价电带
  73g、73g’：能垒高度   74：阻挡纳米晶体
  74a、74a’：阻挡纳米晶体的导电带   74b、74b’：阻挡纳米晶体的价电带
  74g、74g’：能带间隙   76：供应栅
  76a：供应栅的导电带   76b：供应栅的价电带
  78：第一半导体材料   78a：第一半导体材料的导电带
  78b：第一半导体材料的价电带   80：第二半导体材料
 80a：第二半导体材料的导电带  80b：第二半导体材料的价电带
 81：N型杂质  82：电子
 84：能垒高度  BG：弹道栅
 FG：浮动栅  TG：穿隧栅
 CBG-FG：弹道栅与浮动栅间的寄生电容  CBG-TG：弹道栅与穿隧栅间的寄生电容
 Ctotal：弹道栅所见的总电容  VBD：弹道栅跨压
 VTD：穿隧栅跨压  TBD：弹道栅厚度
 VTD：穿隧栅厚度  JCE：传导电子的穿隧电流密度
 JVE：价电子的穿隧电流密度

Claims (31)

1、一种非易失性存储单元，所述非易失性存储单元包括：
一主体，由一具第一导电型的半导体材料构成；
一第一与一第二区域，形成于该主体内并彼此分离，且皆具第二导电型，一沟道区域定义于该主体内该第一与第二区域之间；
一电荷储存层，设置于该沟道区域之上，并与该沟道区域相绝缘；
一弹道栅，设置于该电荷储存层上，并与该电荷储存层相绝缘；以及
一穿隧栅，设置于该弹道栅上，并利用一电荷过滤器以与该弹道栅相绝缘，
其中该电荷过滤器允许具某种极性的电荷载流子由该穿隧栅传输通过该弹道栅再至该电荷储存层，并阻挡具相反极性的电荷载流子由该弹道栅传输至该穿隧栅。
2、根据权利要求1所述的非易失性存储单元，其特征在于该电荷过滤器更包括：
一第一介电质，与该弹道栅相邻；以及
一第二介电质，与该第一介电质相邻，其中该第一介电质的能带间隙是较该第二介电质的能带间隙为窄。
3、根据权利要求2所述的非易失性存储单元，其特征在于：该第一介电质的介电常数与该第二介电质厚度的乘积是大体上大于该第二介电质的介电常数与该第一介电质厚度的乘积。
4、根据权利要求2所述的非易失性存储单元，其特征在于：中该第二介电质是包括氧化物，以及该第一介电质是包括由氮化物、氮氧化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5，以及以上化合物所构成的合金所组成群组中选择出的材料。
5、根据权利要求2所述的非易失性存储单元，其特征在于：该第二介电质是包括氮氧化物，以及该第一介电质是包括由氮化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5以及以上化合物所构成的合金所组成群组中选择出的材料。
6、根据权利要求2所述的非易失性存储单元，其特征在于：该穿隧栅是包括P+半导体，以及该弹道栅是包括N+半导体，其中该N+半导体的能带间隙是较该第一介电质的能带间隙为窄。
7、根据权利要求2所述的非易失性存储单元，其特征在于：该弹道栅具有一费米能阶，该费米能阶在平能带条件下是大体上位于该第一介电质的能带间隙的中央。
8、根据权利要求1所述的非易失性存储单元，其特征在于：该穿隧栅当接受相对于该弹道栅为正的偏压时，会发射空穴载流子，以及当接受相对于该弹道栅为负的偏压时，会发射电子载流子。
9、根据权利要求1所述的非易失性存储单元，其特征在于：该弹道栅是包括由Pt、Au、W、Mo、Ru、Ta、TaN、TiN、N+多晶硅、P+多晶硅、N+多晶硅锗，以及P+多晶硅锗所组成群组中所选取的材料。
10、根据权利要求1所述的非易失性存储单元，其特征在于：该电荷储存层是包括多晶硅。
11、根据权利要求1所述的非易失性存储单元，其特征在于：该电荷储存层是包括多个彼此分离的纳米颗粒。
12、根据权利要求11所述的非易失性存储单元，其特征在于：该纳米颗粒是包括由Si、Ge、硅锗合金、HfO2、Au、Co以及W所组成群组中所选取的材料。
13、根据权利要求1所述的非易失性存储单元，其特征在于：该电荷储存层是包括一介电质，其中该介电质是具有多个电荷储存阱。
14、根据权利要求1所述的非易失性存储单元，其特征在于该电荷过滤器是包括：
一第一介电质，与该弹道栅相邻；
一阻挡材料，与该第一介电质相邻；以及
一第二介电质，与该阻挡材料相邻，其中该第一介电质的能带间隙是较该第二介电质的能带间隙为窄。
15、根据权利要求14所述的非易失性存储单元，其特征在于：该第一介电质的介电常数与该第二介电质厚度的乘积是大体上大于该第二介电质的介电常数与该第一介电质厚度的乘积。
16、根据权利要求14所述的非易失性存储单元，其特征在于：该阻挡材料是包括多个彼此分离的纳米颗粒。
17、一种非易失性存储单元，所述非易失性存储单元包括：
一主体，由一具第一导电型的半导体材料构成；
一第一与一第二区域，形成于该主体内并彼此分离，且皆具第二导电型，一沟道区域定义于主体内该第一与第二区域之间；
一电荷储存层，设置于该沟道区域之上，并与该沟道区域相绝缘；
一弹道栅，其由一第一半导体材料构成；
一供应栅，其由一第二半导体材料组成，并相邻于该弹道栅，其中该弹道栅以及该供应栅是设置于该电荷储存层上，并且该弹道栅与该供应栅具有不同的能带间隙与杂质浓度；以及
一穿隧栅，设置于该弹道栅与该供应栅当中与其最接近者的邻近区域，并利用一电荷过滤器以与该弹道栅与该供应栅当中与其最接近者相绝缘，
其中该电荷过滤器允许具某种极性的电荷载流子由该穿隧栅传输通过该供应栅与该弹道栅到达该电荷储存层，并阻挡具相反极性的电荷载流子由该弹道栅传输至该穿隧栅。
18、根据权利要求17所述的非易失性存储单元，其特征在于：该供应栅是重度掺杂，并且该弹道栅不受掺杂或接受同种导电型的轻度掺杂，以及其中该弹道栅的能带间隙是较该供应栅的能带间隙为窄。
19、根据权利要求18所述的非易失性存储单元，其特征在于：该电荷过滤器是包括该供应栅与一介电质相邻于该供应栅，其中该介电质的能带间隙是较该供应栅的能带间隙为宽。
20、根据权利要求17所述的非易失性存储单元，其特征在于该电荷过滤器是包括：
一第一介电质，设置于该供应栅与该弹道栅之上；以及
一第二介电质，设置于该第一介电质与该穿隧栅的邻近区域，其中该第一介电质的能带间隙是较该第二介电质的能带间隙为窄。
21、根据权利要求20所述的非易失性存储单元，其特征在于：该供应栅是包括多晶硅以及该弹道栅是包括多晶硅锗。
22、根据权利要求20所述的非易失性存储单元，其特征在于：该第一介电质的介电常数与该第二介电质厚度的乘积是大体上大于该第二介电质的介电常数与该第一介电质厚度的乘积。
23、根据权利要求17所述的非易失性存储单元，其特征在于：该供应栅是一第一供应栅，该非发性存储单元更包括：
一第二供应栅，该第二供应栅由一第三半导体材料组成并具有与该弹道栅不同的能带间隙与杂质浓度，其中该弹道栅是设置于该第一供应栅与该第二供应栅之间。
24、根据权利要求23所述的非易失性存储单元，其特征在于：该第一供应栅与该第二供应栅是重度掺杂并且该弹道栅不受掺杂或接受同种导电型的轻度掺杂，以及其中该弹道栅的能带间隙是较该第一供应栅的能带间隙与该第二供应栅的能带间隙为窄。
25、根据权利要求24所述的非易失性存储单元，其特征在于：该第一供应栅与该第二供应栅是包括多晶硅以及该弹道栅是包括多晶硅锗。
26、根据权利要求23所述的非易失性存储单元，其特征在于：该弹道栅是重度掺杂以及该第一供应栅与该第二供应栅不受掺杂或以同种导电型来作轻度掺杂，以及其中该弹道栅的能带间隙较该第一供应栅的能带间隙与该第二供应栅的能带间隙为宽。
27、根据权利要求26所述的非易失性存储单元，其特征在于：该第一供应栅与该第二供应栅是包括多晶硅锗，以及该弹道栅是包括多晶硅。
28、根据权利要求23所述的非易失性存储单元，其特征在于该电荷过滤器是包括：
一第一介电质，设置于该第一供应栅与该第二供应栅当中与其最接近者的邻近区域；以及
一第二介电质，与该第一介电质相邻，其中该第一介电质的能带间隙是较该第二介电质的能带间隙为窄。
29、根据权利要求28所述的非易失性存储单元，其特征在于：该第一介电质的介电常数与该第二介电质厚度的乘积是大体上大于该第二介电质的介电常数与该第一介电质厚度的乘积。
30、根据权利要求17所述的非易失性存储单元，其特征在于：该穿隧栅当受到相对于该弹道栅为正的偏压时是发射空穴载流子，以及当受到相对于该弹道栅为负的偏压时是发射电子载流子。
31、一种非易失性存储器阵列，其具有多个安排为列与行的存储单元，其中该多个存储单元当中每一存储单元是包括：
一主体，由一具第一导电型的半导体材料构成；
一第一与一第二区域，形成于该主体内并彼此分离，且皆具第二导电型，一沟道区域定义于主体内该第一与第二区域之间；
一电荷储存层，设置于该沟道区域之上，并与该沟道区域相绝缘；
一弹道栅，设置于该电荷储存层上，并与该电荷储存层相绝缘；以及
一穿隧栅，设置于该弹道栅上，并利用一电荷过滤器以与该弹道栅相绝缘；
其中该电荷过滤器允许具某种极性的电荷载流子由该穿隧栅传输通过该弹道栅再至该电荷储存层，并阻挡具相反极性的电荷载流子由该弹道栅传输至该穿隧栅。
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