CN1717662A - 存储器模块、存储器系统和信息仪器 - Google Patents

存储器模块、存储器系统和信息仪器 Download PDF

Info

Publication number
CN1717662A
CN1717662A CNA2003801045071A CN200380104507A CN1717662A CN 1717662 A CN1717662 A CN 1717662A CN A2003801045071 A CNA2003801045071 A CN A2003801045071A CN 200380104507 A CN200380104507 A CN 200380104507A CN 1717662 A CN1717662 A CN 1717662A
Authority
CN
China
Prior art keywords
memory
data
dynamic ram
memory module
nonvolatile memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2003801045071A
Other languages
English (en)
Other versions
CN1717662B (zh
Inventor
三浦誓士
鲇川一重
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1717662A publication Critical patent/CN1717662A/zh
Application granted granted Critical
Publication of CN1717662B publication Critical patent/CN1717662B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2022—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate

Abstract

提供包含能高速读出、写入的大存储容量的ROM和RAM的存储器系统。构成包含非易失性存储器(CHIP1)、DRAM(CHIP3)、控制电路(CHIP2)、信息处理装置(CHIP4)的存储器系统。预先把FLASH的数据向SRAM和DRAM传送，实现高速化。非易失性存储器(FLASH)和DRAM(CHIP3)之间的数据传送能在后台进行。相互层叠配置各芯片，作为由球栅阵列(BGA)和芯片间的接合布线的存储器系统模块，构成由多个芯片构成的存储器系统。在DRAM中确保能复制FLASH的数据的区域，在电源接通后或通过加载命令，预先对DRAM传送数据，从而能以与DRAM相同的速度读出FLASH的数据，所以能实现便携式仪器的高性能化、高功能化。

Description

存储器模块、存储器系统和信息仪器
技术领域
本发明涉及包含动态随机存取存储器(DRAM)的存储器系统和存储器系统的控制方法。
背景技术
以往，存在把闪存(32Mbit容量)和静态随机存取存储器(SRAM(4Mbit容量))由层叠芯片一体密封为FBGA(Fine Pitch Ball GridArray)的复合型半导体存储器。闪存和SRAM对于FBGA型封装的输入输出电极，把地址输入端子和数据输入输出端子公共化。可是，各控制端子分别独立(例如参照“复合存储器(层叠CSP)闪存+RAM数据薄板”，型名LRS1380，[online]，平成13年12月10日，夏普株式会社，[平成14年8月21日检索]，因特网<URL：http：//www.sharp.co.jp/products/device/flash/cmlist.html>)。
另外，也存在把闪存芯片和DRAM芯片一体密封为引线框型封装的复合型半导体存储器。该复合型半导体存储器中，闪存和DRAM对于封装的输入输出电极，把地址输入端子、数据输入输出端子、控制端子公共化，进行输入输出(例如参照特开平05-299616号公报的图1和图17、欧洲专利申请公开低0566306号说明书)。
另外，也存在作为主存储装置处理的由闪存(闪速存储器)和高速缓冲存储器和控制器构成的系统(例如参照特开平07-146820号公报的图1)。
另外，也有由闪存、DRAM和转送控制电路构成的半导体存储器(例如参照特开2001-5723号公报的图2)。
发明内容
本申请的发明人在本申请之前，对于移动电话和其中使用的把闪存和SRAM安装到1封装内的存储器模块及其动作进行了研究。
如图32所示，现在，在移动电话中使用信息处理装置PRC和存储器模块。
信息处理装置PRC由中央演算装置CPU和SRAM控制器构成。存储器模块MCM由NOR型闪存NOR FLASH和SRAM构成。信息处理装置PRC用SRAM接口(SRAM IF)对存储器模块MCM进行访问，进行数据的读出和写入。
在接通电源后，信息处理装置PRC读出存储在NOR型闪存NORFLASH中的引导数据，起动自己。然后，信息处理装置PRC从NOR型闪存NOR FLASH按照必要必读应用程序，由中央演算装置CPU处理。SRAM作为工作存储器起作用，保存中央演算装置CPU的演算结果。
近年来，移动电话处理的应用程序、数据、工作区伴随着移动电话中附加的功能(音乐和游戏的发送)增加而增大，预想需要更大存储容量的闪存和SRAM。最近的移动电话瞄准高功能化，对高速、大容量的闪存的需求增加。
现在移动电话中使用的NOR型闪存是使用称作NOR结构的存储器阵列方式的NOR型闪存。NOR型是把存储单元阵列的寄生电阻抑制在很小的阵列结构，通过在并联的2个存储单元上以一个的比例设置金属位线接点，实现低电阻化。因此，能使读出时间是约80ns，与SRAM的读出时间几乎相同。可是，相反有必要对每2个单元设置一个接点，所以接点部在芯片面积中占据的比例高，1位的存储单元的面积增大，存在无法完全对应大容量化的问题。
另外，在代表的大容量闪存中存在对存储器阵列使用AND结构的AND型闪存和使用NAND结构的NAND型闪存。这些闪存对于16-128个单元设置1个位线接点，所以能实现高密度的存储器阵列。因此，1位的存储单元的面积比NOR型闪存小，能对应于大容量化。可是，相反输出最初的数据之前的读出时间为25μs-50μs，很慢，无法取得与SRAM的匹配性。
因此，本发明的目的之一在于：提供一种包含存储容量大，并且能以高速读出、写入的ROM和RAM的存储器系统。
如果表示本发明的代表性的手段，则如下所述。把信息处理装置、闪存、SRAM、由多个存储器库构成的DRAM安装到一个密封体上，在密封体上设置用于进行与半导体芯片的布线的电极、用于进行密封体和密封体外部的连接的电极。
此时，为了使对于来自信息处理装置的闪存内的数据读出要求的读出时间高速化，在SRAM、DRAM和闪存上连接存储器控制器，通过存储器控制器从闪存向SRAM，或从SRAM向闪存进行数据的传送，另外，进行从闪存到DRAM，或从DRAM向闪存的数据传送。在电源接通后和传送命令产生时，可以进行通过存储器控制器向SRAM和DRAM传送闪存的数据的至少一部分的控制。
另外，在用所述存储器控制器进行闪存和DRAM间的数据传送时，受理从所述信息处理装置向DRAM的读出和写入的访问，高速地进行数据的读出和写入。在半导体装置内部，闪存和DRAM间的数据传送能在后台进行。
所述存储器控制器在从接通电源后的闪存向DRAM的数据传送时，进行DRAM的更新控制。在从闪存向DRAM的数据传送时，对于DRAM进行自动更新，如果数据传送结束，就变为自更新状态，然后由来自半导体装置外部的自更新解除命令解除自更新状态。另外，通过来自所述信息处理装置的自动更新，可以中止基于所述存储器控制器的自动更新。
附图说明
下面简要说明附图。
图1是应用本发明的存储器系统的结构图。
图2是表示应用本发明的存储器系统的地址映射一例的说明图。
图3是表示应用本发明的存储器系统的电源接通时的动作一例的图。
图4是表示应用本发明的存储器系统的电源接通时DRAM的初始设定一例的图。
图5是表示应用本发明的存储器模块的电源接通时DRAM的初始设定一例的图。
图6是表示应用本发明的存储器系统的电源接通时从FLASH到SRAM的数据传送动作的流程的图。
图7是表示应用本发明的存储器系统的电源接通时从FLASH到DRAM的数据传送动作的流程的图。
图8是表示从本发明的存储器系统的FLASH到DRAM的数据传送动作的流程的程序流程图。
图9是表示从本发明的存储器系统的DRAM到FLASH的数据传送动作的流程的程序流程图。
图10是表示从本发明的存储器系统的FLASH到SRAM的数据传送动作的流程的程序流程图。
图11是表示从本发明的存储器系统的SRAM到FLASH的数据传送动作的流程的程序流程图。
图12是表示图1所示的FLASH的一结构例的框图。
图13是表示来自图1所示的FLASH的数据读出一例的定时图表。
图14是应用本发明的存储器系统的结构图。
图15是表示图14所示的FLASH的一结构例的框图。
图16是表示从图14所示的FLASH的数据读出的一例的定时图表。
图17是应用本发明的存储器系统的结构图。
图18是应用本发明的存储器系统的结构图。
图19是表示图18所示的FLASH的一结构例的框图。
图20是表示从图18所示的FLASH的数据读出的一例的定时图表。
图21是应用本发明的存储器系统的结构图。
图22是应用本发明的存储器系统的结构图。
图23是表示应用本发明的存储器系统的地址映射一例的说明图。
图24是应用本发明的存储器系统的结构图。
图25是表示本发明的存储器系统的实施例一例的图。
图26是表示本发明的存储器系统的实施例一例的图。
图27是表示本发明的存储器系统的实施例一例的图。
图28是表示本发明的存储器系统的实施例的变形例的图。
图29是表示本发明的存储器系统的实施例一例的图。
图30是表示利用本发明的存储器系统的移动电话的结构例的框图。
图31是表示利用本发明的存储器系统的移动电话的结构例的框图。
图32是表示移动电话中利用的以往存储器结构例的框图。
具体实施方式
下面参照附图来详细地说明本发明实施例。在实施例中，构成各块的电路元件并未特别限制，但是根据公开的(互补型MOS晶体管)等集成电路技术，形成在单晶硅那样的一个半导体衬底上。
<实施例1>
图1表示应用本发明实施例1的由信息处理装置CHIP4(MS)和存储器模块MM构成的存储器系统。以下分别加以说明。
存储器模块MM由CHIP1(FLASH)和CHIP2(CTL_LOGIC)和CHIP3(DRAM)构成。
CHIP1(FLASH)是非易失性存储器。对非易失性存储器能使用ROM(只读存储器)、EEPROM(可电擦除只读存储器)、闪存等。在本实施例中，以闪存为例进行说明。
虽然未特别限制，但是作为CHIP1(FLASH)使用的典型的非易失性存储器是装备NAND接口(NAND IF)的大容量闪存，具有约128Mbit的大存储容量，读出时间(从读出要求到输出数据的时间)约为25μs-100μs，比较慢。
因为动态随机存取存储器中内部结构和接口的不同，所以CHIP3(DRAM)有EDO(Extended Data Out)、SDRAM(SynchronousDRAM)、DDR(Double Data Rate)等种类。对存储器模块MM能使用任意的DRAM。在本实施例中，以SDRAM为例进行说明。
虽然未特别限定，但是作为CHIP3(DRAM)使用的典型的SDRAM约具有256Mbit的大存储容量，读出时间约35ns到55ns左右。
CHIP2(CTL_LOGIC)是控制CHIP1(FLASH)和SRAM以及CHIP3(DRAM)的数据传送的控制电路。
因为静态随机存取存储器中内部结构和接口的不同，所以SRAM具有非同步型静态随机存取存储器、时钟同步型静态随机存取存储器等各种类。在存储器模块MM中，能使用任意的静态随机存取存储器，但是在本实施例中，以非同步型静态随机存取存储器为例进行说明。虽然未特别限定，但是本实施例中使用的SRAM的存储容量约64kbit，读出时间约80ns。
CHIP1(FLASH)和CHIP2(CTL_LOGIC)之间的数据传送由NAND接口(NAND IF)进行，CHIP2(CTL_LOGIC)和CHIP3(DRAM)的数据传送由SDRAM接口(SDRAM IF)进行。
信息处理装置CHIP4(MS)由中央演算装置CPU、SRAM控制器SRC和DRAM控制器SDC构成。SRAM控制器用SRAM接口(SRAM IF)对SRAM进行访问，进行数据的写入。DRAM控制器用SDRAM接口(SDRAM IF)通过CHIP2(CTL_LOGIC)对CHIP3(DRAM)进行访问，进行数据的读写。
虽然未特别限定CHIP1(FLASH)，但是划分为初始程序区、主数据区。在初始程序区内，存储用于在接通电源后起动信息处理装置CHIP4(MS)的引导数据、表示对SDRAM传送的主数据区内的数据范围的自动传送区指定数据和更新控制选择数据。
虽然未特别限定CHIP3(DRAM)，但是划分为工作区和复制区，工作区作为程序执行时的工作区，复制区作为用于复制来自FLASH的数据的存储器使用。
虽然未特别限定SRAM，但是划分为引导区和缓存区，引导区用于存储起动信息处理装置CHIP4(MS)的引导数据，缓存区作为用于进行CHIP1(FLASH)和SRAM之间的数据传送的缓存器使用。
CHIP2(CTL_LOGIC)由存储器管理电路MU、命令地址发生电路CMAD、访问调停电路ARB、初始化电路INT、更新控制电路REF、数据缓存器BUF、能从SRAM接口(SRAM IF)访问的控制寄存器SREG和能从SDRAM接口访问的控制寄存器DREG、闪存控制电路FCON、错误检测订正电路ECC、代替处理电路REP构成。
CHIP1(FLASH)的地址和CHIP3(DRAM)的复制区、SRAM的引导区以及缓存区的地址的关联能由CHIP2(CTL_LOGIC)的存储器管理电路MU决定。例如一般CHIP3(DRAM)由4个存储器库(库0-3)构成，虽然未特别限制，但是用存储器管理电路把CHIP3(DRAM)的复制区分配为库0和库1，工作区分配为库2和库3。
以下说明存储器系统的动作。
如果对信息处理装置CHIP4(MS)、CHIP3(DRAM)、CHIP2(CTL_LOGIC)和CHIP1(FLASH)接通电源，闪存控制电路FCON就读出CHIP1(FLASH)的初始程序区的数据由错误检测订正电路ECC检查是否存在错误。如果没有错误，就直接对SRAM传送，如果有错误，就进行订正，对SRAM传送。在接通电源后，通过自动从CHIP1(FLASH)向SRAM传送引导数据，信息处理装置CHIP4(MS)读出该引导数据，立刻能起动自己。
在信息处理装置CHIP4(MS)起动时，初始化电路INT进行CHIP3(DRAM)的初始化序列。闪存控制电路FCON从SRAM读出自动传送区指定数据，依次读出该数据所示的范围的CHIP1(FLASH)的主数据区的数据，由错误检测订正电路ECC检查是否存在错误。如果没有错误，就直接对数据缓存器BUF传送，如果有错误，就进行订正，对数据缓存器BUF传送。命令地址发生电路CMAD把数据缓存器BUF中保持的数据依次向CHIP3(DRAM)传送。如果开始数据传送，则更新控制电路REF为了保持数据传送的数据，通过命令地址发生电路CMAD对CHIP3(DRAM)发行自动更新命令。在数据传送结束的时刻，访问调停电路对控制寄存器DREG写入表示数据传送结束的传送结束标志。
信息处理装置CHIP4(MS)用SDRAM接口(SDRAM IF)对控制寄存器DREG进行访问，通过读出控制寄存器DREG内的传送结束标志，能直到电源接通后的数据传送结束。
CHIP3(DRAM)具有如果不定期进行更新动作，保持在存储单元中的数据就会失去的特性，所以，如果电源接通时的从CHIP1(FLASH)向CHIP3(DRAM)的数据传送开始，更新控制电路REF就对CHIP3(DRAM)进行自动更新动作。数据传送结束后，从SRAM读出更新控制选择数据。当更新控制选择数据为High时，如果从信息处理装置CHIP4(MS)对CHIP2(CTL_LOGIC)输入自动更新命令或自更新命令，则更新控制电路REF中止自动更新动作，基于更新动作的数据保持转移到来自信息处理装置CHIP4(MS)的控制。
另外，当更新控制选择数据为Low时，数据传送结束后，更新控制电路对CHIP3(DRAM)进行自更新动作，保持CHIP3(DRAM)的数据。在自更新状态下，能从通常的自动更新动作以低电力保持数据。基于更新控制电路REF的自更新状态如果被从信息处理装置CHIP4(MS)输入自更新解除命令，则自更新状态解除，与此同时，基于更新动作的数据保持转移到来自信息处理装置CHIP4(MS)的控制。
这样，在通过在电源接通后，从CHIP1(FLASH)向SRAM自动传送引导数据，信息处理装置CHIP4(MS)读出引导数据(bootprogram data)，能立刻起动自己。当信息处理装置CHIP4(MS)进行起动时，通过向CHIP3(DRAM)自动传送CHIP1(FLASH)的数据，在信息处理装置CHIP4(MS)起动的时刻，立刻能访问存储器模块，所以能实现高性能化。
信息处理装置CHIP4(MS)通过访问控制寄存器DREG，写入加载命令和存储命令代码，进行电源接通时的动作序列结束后的CHIP1(FLASH)和CHIP3(DRAM)之间的数据传送。通过加载命令，能把CHIP1(FLASH)的主数据区的数据向CHIP3(DRAM)的复制区传送；通过存储命令，能把CHIP3(DRAM)的复制区的数据向CHIP1(FLASH)的主数据区传送。
如果信息处理装置CHIP4(MS)从SDRAM接口(SDRAM IF)向控制寄存器DREG写入加载命令代码、加载开始地址和传送数据尺寸，则在CHIP1(FLASH)的数据内，从加载开始地址到传送尺寸的数据向CHIP3(DRAM)的复制区区传送。最初，闪存控制电路FCON对CHIP1(FLASH)依次进行读出动作。如果在从CHIP1(FLASH)读出的数据中没有错误，就直接把数据向传送数据缓存器BUF传送，如果有错误，就由错误检测订正电路ECC进行订正，并向传送数据缓存器BUF传送。命令地址发生电路CMAD把传送数据缓存器BUF中保持的数据依次向CHIP3(DRAM)传送。
如果从SDRAM接口(SDRAM IF)向控制寄存器DREG写入加载命令代码、加载开始地址和传送数据尺寸，信息处理装置CHIP4(MS)就把CHIP3(DRAM)的复制区内的从存储开始地址到传送尺寸的数据向CHIP1(FLASH)传送。
最初，命令地址发生电路CMAD从SDRAM接口(SDRAM IF)向CHIP3(DRAM)发行读出命令，读出数据。
从CHIP3(DRAM)读出的数据向传送数据缓存器BUF传送。闪存控制电路FCON读出向传送数据缓存器BUF传送的数据，对CHIP1(FLASH)进行写入。
代替处理电路REP检查写入是否成功，如果成功，就结束处理。当写入失败时，对于CHIP1(FLASH)中预先准备的用于代替的新地址进行写入。进行代替处理时，保持管理不良地址、对于不良地址，对哪个地址进行代替处理的地址信息。
须指出的是，在图1中，错误检测订正电路ECC和代替处理电路REP设置在CHIP2(CTL_LOGIC)中，当然可以设置在CHIP1(FLASH)中，在FLASH一侧进行纠错，另外，把从CHIP3(DRAM)一侧向CHIPl(FLASH)传送的数据在CHIP1(FLASH)一侧进行代替处理，写入。
信息处理装置CHIP4(MS)通过访问控制寄存器SREG，写入加载命令和存储命令代码，进行电源接通时的动作序列结束后的CHIP1(FLASH)和SRAM之间的数据传送。通过加载命令，能把CHIP1(FLASH)的数据向SRAM的缓存器的区域传送，通过存储命令，能把SRAM的缓存区的数据向CHIP1(FLASH)传送。
如果从SDRAM接口(SDRAM IF)向控制寄存器SREG写入加载命令、加载开始尺寸和传送数据尺寸，信息处理装置CHIP4(MS)九从CHIP1(FLASH)的加载开始尺寸读出传送数据尺寸的数据，向SRAM的缓存区传送。
最初闪存控制电路FCON对CHIP1(FLASH)依次进行读出动作。如果从CHIP1(FLASH)读出的数据没有错误，就直接把数据向SRAM的缓存区传送，如果有错误，就用错误检测订正电路ECC订正，向SRAM的缓存区传送。
与基于加载命令的CHIP1(FLASH)和SRAM之间的数据传送同样，如果从SRAM接口(SRAM IF)向控制寄存器SREG写入存储命令代码、存储开始地址和传送数据尺寸，信息处理装置CHIP4(MS)就从SRAM的缓存区向CHIP1(FLASH)写入传送数据尺寸的数据。
最初闪存控制电路FCON读出SDRAM的缓存区的数据，对CHIP1(FLASH)进行写入。
代替处理电路REP检查写入是否成功，如果成功，就结束处理。当写入失败时，对CHIP1(FLASH)中预先准备的用于代替的新地址进行写入。进行代替处理时，保持管理不良地址、对于不良地址，对哪个地址进行代替处理的地址信息。
用SRAM IF通过SRAM的缓存区把引导数据和自动传送区指定数据向FLASH的初始程序区写入，能改变电源接通之后的引导方法和数据传送区，所以能按照便携式仪器的要求灵活地对应，能实现高功能化。
当信息处理装置CHIP4(MS)访问CHIP3(DRAM)的复制区时，通过SDRAM接口对CHIP2(CTL_LOGIC)输入选择CHIP3(DRAM)的复制区的地址和读出命令和写入命令。然后按照输入CHIP2(CTL_LOGIC)的命令和地址，从CHIP3(DRAM)的复制区进行数据的读出和写入。
在CHIP3(DRAM)的复制区保持有CHIP1(FLASH)的数据，所以通过访问CHIP3(DRAM)，进行数据的读出和写入，CHIP1(FLASH)的数据的读出和写入时间与DRAM变为同等。用与对复制区的访问相同的步骤进行从CHIP3(DRAM)的工作区的读出和写入。
当信息处理装置CHIP4(MS)访问SRAM时，通过SDRAM接口对SRAM输入地址和读出命令或写入命令。然后SRAM按照这些命令和地址进行数据的读出和写入。
据此，信息处理装置CHIP4(MS)在电源接通后，从CHIP1(FLASH)向SRAM传送，读出保持的引导数据，能立刻进行自己的起动。信息处理装置CHIP4(MS)能通过SRAM的缓存区进行对CHIP1(FLASH)程序的变更，另外，读出程序的内容，确认，所以能按照便携式仪器的要求灵活地对应。
在存储器管理电路MU中，把CHIP3(DRAM)的复制区分配给库(存储单元)0和库1，把工作区分配给库2和库3。在基于加载命令和存储命令的CHIP3(DRAM)的对库0的访问发生时，在从信息处理装置CHIP4(MS)的SDRAM接口向CHIP3(DRAM)的库3的访问发生时，控制电路CHIP2(CTL_LOGIC)暂时停止基于加载命令和存储命令的CHIP3(DRAM)的访问，使来自信息处理装置CHIP4(MS)的访问优先。如果该访问结束，重新开始基于加载命令和存储命令的访问。
即使是基于加载命令和存储命令的CHIP1(FLASH)和CHIP3(DRAM)之间的数据传送中，也不管这些数据传送，能从信息处理装置CHIP4(MS)访问CHIP3(DRAM)，能对应于便携式仪器的高性能化、高功能化。
换句话说，能在后台执行基于加载命令和存储命令的CHIP1(FLASH)和CHIP3(DRAM)之间的数据传送，在必要的时间之前预先把必要的数据向CHIP3(DRAM)传送，或向CHIP1(FLASH)传送，能应对便携式仪器的高性能化、高功能化。
如上所述，在本发明的存储器模块中，采用SRAM接口和SDRAM接口方式，在电源接通后，通过自动把CHIP1(FLASH)内的引导数据传送给SRAM，信息处理装置CHIP4(MS)能以该引导数据快速起动自己。在信息处理装置CHIP4(MS)起动时，通过把CHIP1(FLASH)的数据自动向CHIP3(DRAM)传送，在信息处理装置CHIP4(MS)起动的时刻，能立刻访问存储器模块MM，所以能实现高性能化。
在CHIP3(DRAM)内确保能复制CHIP1(FLASH)内的数据的区域，通过电源接通后，通过加载命令预先从CHIP1(FLASH)向CHIP3(DRAM)传送数据，能以与DRAM同程度的速度读出FLASH的数据。在对FLASH写入数据时，暂时把数据写入DRAM，根据需要，通过存储命令，能写回FLASH，所以数据的写入速度也与DRAM变为同等。
在存储器模块MM的内部，来自FALSH的读出时，进行错误检测和订正，在写入时，对于无法正确进行写入的不良地址进行代替处理，所以能使处理高速，并且确保可靠性。
能通过SRAM的缓存区变更CHIP1(FLASH)的程序，读出程序的内容并进行确认，所以能按照便携式仪器的要求来灵活地应对。
而且，使用大容量的DRAM，所以除了能复制FLASH的数据的区域，也能确保大容量的工作区，能对应于移动电话的高功能化。
图2表示基于存储器管理电路MU的存储器芯片的一例。在本实施例中，虽然未特别限定，但是以非易失性存储器的存储区为128Mbit+4Mbit(4Mbit为代替区)，DRAM的存储区为256Mbit，SRAM为8kbit，控制寄存器SREG和DREG分别为1kbit的存储器模块为例，说明代表的存储器芯片。
在图2中，表示根据通过SDRAM接口(SRAM IF)和SRAM接口(SRAM IF)输入的地址，存储器管理电路MU把地址变换为控制寄存器DREG(1kb)、DRAM的工作区WK(128Mbit)、DRAM的工作区CP(128Mbit)、FLASH的(128Mbit)的存储器映射。
虽然未特别限定，但是从存储器映射的地址空间的下部，映射SRAM、控制寄存器SREG、DRAM的库0(BANK0)、库1(BANK1)、库2(BANK2)、库3(BANK3)、控制寄存器DREG。
SRAM划分为引导区Sboot和缓存区SBUF。
DRAM的库0(BANK0)、库1(BANK1)映射为复制区CP，库2(BANK2)和库3(BANK3)映射为工作区WK。复制区CP是传送、保持FLASH的数据的区域。工作区WK是作为工作存储器利用的区域。另外，在库1(BANK1)的复制区CP中包含有初始自动传送区CIP。
FLASH划分为主数据区FM、初始程序区Fboot和代替区FREP。另外，在FLASH的主数据区FM中包含电源接通时对DRAM自动传送的初始自动传送区IP。
在FLASH的主数据区FM中存储程序和数据。另外，很少发生FLASH由于重复改写，可靠性下降，在写入时写入的数据变为与读出时不同的数据，或改写时无法写入数据。为了把变为不良的初始程序区Fboot和主数据区FM的数据改写到新的区域，设置代替区域FREP。虽然未特别限定代替区域的大小，但是能确保FLASH保证的可靠性。
FLASH的主数据区FM和代替区FREP内的数据由于来自SDRAM接口(SDRAM IF)的引导命令，向DRAM的复制区CP传送。
说明电源接通时从FLASH向DRAM的数据传送。
在FLASH的初始程序区FBoot中存储表示电源接通时从FLASH向DRAM自动传送的初始自动传送区IP的范围的自动传送区指定数据。
电源接通后，首先读出FLASH的初始程序区FBoot内的数据，通过错误检测订正电路ECC检查是否有错误，如果没有错误，就直接向SRAM的引导区SBoot传送。如果有错误，就把订正了错误的数据向SRAM的引导区SBoot传送。
接着，把自动传送区指定数据中表示的FLASH的初始自动传送区IP内的数据向DRAM的初始自动传送区CIP传送。
说明基于加载命令的从FLASH向DRAM的数据传送。
从SDRAM接口(SDRAM IF)向控制寄存器DREG写入加载命令、传送开始地址和传送数据尺寸(1页)。如果这样，则控制电路CHIP2(CTL_LOGIC)读出FLASH的主数据区FM的数据，按照存储器管理电路MU设定的存储器映射，向DRAM的复制区传送1页的数据。当从FLASH读出数据时，FLASH的数据通过错误检测订正电路ECC检测是否有错误，如果没有错误，就直接向DRAM的复制区CP传送。如果有错误，就把经过错误订正的数据向DRAM的复制区CP传送。
说明基于存储命令的从DRAM向FLASH的数据传送。
从SDRAM接口(SDRAM IF)向控制寄存器DREG写入存储命令、传送开始地址和传送数据尺寸(1页)。如果这样，则控制电路CHIP2(CTL_LOGIC)读出DRAM的复制区的数据，按照存储器管理电路MU设定的存储器映射，向FLASH的主数据区传送1页的数据。
当向FLASH写入数据时，代替处理电路REP检查写入是否成功，如果成功，就结束处理。当写入失败时，就选择代替区FREP内的地址，写入数据。
下面说明从DRAM的数据读出。
如果从SDRAM接口(SDRAM IF)输入保持FLASH的主数据区的数据的DRAM的库0(BANK0)内的地址和读出命令，则选择DRAM的库0(BANK0)内的地址，能读出数据。
即，能以与DRAM相同的速度来读出FLASH的数据。关于其他库(库1、库2、库3)，能同样读出数据。
接着说明对DRAM的数据的写入。
如果从SDRAM接口(SDRAM IF)输入DRAM的库1(BANK1)内的地址和写入命令，就选择DRAM的库1(BANK1)内的地址，能写入数据。DRAM的库1(BANK1)的数据按照需要，能根据存储命令写回到FLASH，所以能以与DRAM相同的速度来写入FLASH的数据。关于其他的库(库3、库2、库0)，也能同样写入数据。
图3-(a)和图3-(b)表示CHIP2(CTL_LOGIC)的电源接通时的初始序列。首先说明图3-(a)。
在T1的期间(PON)进行电源接通，在T2的期间(RST)进行复位。在解除复位的接着的T3的期间(BLD)把FLASH的初始程序区FBoot的数据传送给SRAM的引导区SBoot。在T4(DINIT)对DRAM进行初始化，在T5的期间(ALD)，把FLASH的初始自动传送区IP的数据向DRAM的初始自动传送区CIP传送。向初始自动传送区CIP的传送开始后，更新控制电路REF进行自动更新。向初始自动传送区CIP的传送结束后，把表示该传送结束的传送结束标志写入控制寄存器DREG。在T6期间(IDLE)以下，DRAM变为空闲状态，能从信息处理装置CHIP4(MS)的SDRAM接口(SDRAMIF)受理访问。如果在T7(AREF)的期间中从信息处理装置CHIP4(MS)输入自动更新命令，则CHIP2此后中止基于更新控制电路REF的自动更新，基于更新动作的数据保持自动转移到来自信息处理装置CHIP4(MS)的更新控制。
通过不管来自CHIP2(CTL_LOGIC)内部的更新控制，能从信息处理装置CHIP4(MS)访问。
在图3-(b)中，在T6的期间中，更新控制电路REF通过单元更新命令使DRAM变为单元更新状态。通过变为单元更新状态，在T5的期间(ALD)能以低电力保持对DRAM传送的数据。
在单元更新状态下，能以比通常的自动更新更低的电力保持数据。在T8的期间(SREX)中，为了解除单元更新状态，如果从信息处理装置CHIP4(MS)输入单元更新解除命令，就接触单元更新状态，在T8的期间(IDLE)以后，DRAM变为空闲状态，能手例数据读出和写入的访问。另外，基于更新动作的数据保持自动转移到来自信息处理装置CHIP4(MS)的控制。
当Flash的初始程序区FBoot内的更新控制选择数据为High时，变为图3-(a)的序列，当为Low时，变为图3-(b)的序列。另外，设置更新控制选择专用的输入端子PSQ，当把输入端子PSQ连接在电源端子上时，能选择图3-(a)的初始序列，另外，当把输入端子PSQ连接在接地端子上时，能选择图3-(b)的初始序列。
图4是在图3所示的期间(DINT)中，对通用SDRAM进行初始化的一例的程序流程图。在DRAM的初始化中，对DRAM进行全库预充电(步骤1：ABP)，接着进行自动更新(步骤2：AREF)，最后进行模式寄存器设置(步骤3：MRSET)。虽然未特别限定，但是在模式寄存器设置(步骤3：MRSET)上，表示了设置脉冲长度(BL)为4，Cas Latency(CL)为2的例子。
图5是对以往的通用SDRAM追加扩展模式寄存器EMREG，对于能进行自更新时的数据保持区的变更和最大保证温度的变更、输出缓存器的驱动能力的变更等的SDRAM，在T3期间(DINT)进行初始化的一例的程序流程图。
在该DRAM的初始化中，对于DRAM进行全库预充电(步骤1：ABP)，接着进行自动更新(步骤2：AREF)。然后进行模式寄存器设置(步骤3：MRSET)，最后进行扩展模式寄存器设置(步骤4：EMRSET)。虽然未特别限定，但是表示在模式寄存器设置(步骤3：MRSET)中，把脉冲长度(BL)设定为4，Cas Latency(CL)设定为2，在扩展模式寄存器设置(步骤4：EMRSET)中，把自更新时的DRAM的数据保持区设定为全库(Ret＝All banks)，最大保证温度为85℃(Temp＝85℃)，输出缓存器的驱动能力为正常(Drv＝Normal)的例子。
图6是在电源接通后的图3的T3期间(BLD)中进行的从FLASH向SRAM的数据传送的一例的程序流程图。电源接通后，控制电路CHIP2从FLASH读出初始程序区FBoot的数据(步骤1)。检查读出的数据中是否有错误(步骤2)，如果有错误，就订正错误(步骤3)，如果没有错误，就直接向SRAM的引导区SBoot传送(步骤4)。
图7是表示电源接通后的图3的T5的期间(ALD)中进行的从FLASH向DRAM的初始自动传送区CIP的数据传送一例的程序流程图。检查读出的数据中是否有错误(步骤2)，如果有错误，就改正错误(步骤3)，如果没有错误，就直接向数据缓存器BUF传送(步骤4)。
当把对数据缓存器BUF写入的数据向DRAM写入时，检查对DRAM是否产生更新要求(步骤5)，如果有更新要求，就进行更新动作(步骤6)，然后把数据写入DRAM(步骤7)。如果没有更新要求，就立刻对DRAM写入数据(步骤7)。检查是否把数据缓存器BUF内的数据全部对DRAM写入(步骤8)，如果未完全写入，就重复步骤5-步骤8。接着检查FLASH的初始自动传送区IP的数据是否全部对DRAM写入(步骤9)。如果未完全写入，就重复步骤1-步骤9。如果FLASH的初始自动传送区IP的数据对DRAM全部写入，就对控制寄存器DREG写入表示该数据传送结束的值(步骤10)。
更新控制电路REF在图3的T4期间(ALD)中的DRAM的初始化后，对DRAM发行自动更新命令，进行DRAM的数据保持，直到从信息处理装置CHIP4(MS)输入自动更新命令和自更新命令。
图8是表示由加载命令执行的从FLASH向DRAM的数据传送的程序流程图。
如果从信息处理装置CHIP4(MS)对CHIP2(CTL_LOGIC)输入加载命令(步骤1)，就从FLASH读出与输入地址对应的数据(步骤2)。检查读出的数据中是否有错误(步骤3)，如果有错误，就改正错误(步骤4)，向数据缓存器BUF写入(步骤5)。如果没有错误，就直接向数据缓存器BUF写入(步骤5)。
在把对数据缓存器BUF写入的数据向DRAM写入之前，检查从信息处理装置CHIP4(MS)对DRAM是否产生读出、写入、更新的命令(步骤6)，如果有命令，就执行该命令(步骤7)，然后开始对DRAM的数据写入(步骤8)。如果没有命令，就立刻开始对DRAM的数据写入(步骤8)。
接着检查从数据缓存器BUF向DRAM是否全部写入数据(步骤9)。当未全部写入数据时，即还正在写入时，从信息处理装置CHIP4(MS)对DRAM是否产生读出、写入、更新的命令(步骤10)，当发生这些命令时，暂时停止从数据缓存器BUF向DRAM的写入动作(步骤11)，执行这些命令(步骤12)。检查这些命令是否结束(步骤13)，如果未结束，就重复步骤11和步骤13。如果结束，就重新开始从数据缓存器BUF对DRAM的写入动作(步骤8)。如果从数据缓存器BUF向DRAM全部写入数据，就向控制寄存器DREG写入表示数据传送结束的值(步骤14)。
图9是表示由存储命令执行的从DRAM向FLASH的数据传送的程序流程图。
如果从信息处理装置CHIP4(MS)输入存储命令和地址，CHIP2就在内部进行按照存储命令从DRAM读出数据(步骤1)。在开始基于存储命令的从DRAM的数据读出之前，检查是否执行来自信息处理装置CHIP4(MS)的读出、写入、更新等命令(步骤2)。如果不执行这些命令，就开始基于存储命令的来自DRAM的数据读出(步骤5)。
如果执行，就暂时停止存储命令的执行(步骤3)，检查现在执行的命令是否结束(步骤4)。如果未结束，就停止存储命令的执行(步骤3)。如果已经结束，就开始基于存储命令的来自DRAM的数据读出，并把由DRAM读出的数据写入数据缓存器BUF(步骤5)。
检查通过存储命令从DRAM读出的数据向数据缓存器BUF的写入是否结束(步骤6)。如果写入未结束，就在写入继续时，检查从信息处理装置CHIP4(MS)是否产生读出、写入、更新等命令(步骤7)，当发生这些命令时，暂停来自DRAM的数据的读出动作(步骤8)，执行所述命令(步骤9)。
检查所述命令是否结束(步骤10)，如果未接户，就重复步骤8和步骤10，如果结束，就重新开始来自DRAM的读出动作，对数据缓存器BUF写入读出的数据(步骤5)。
在数据缓存器BUF的数据对FLASH的写入(步骤11)时，把从DRAM读出，向数据缓存器BUF传送的数据向FLASH写入。
检查对FLASH的写入是否成功(步骤12)，当失败时，选择用于代替的地址(步骤13)，再度向FLASH进行写入(步骤11)。当成功时，检查基于存储命令的数据传送是否结束(步骤11)，如果未结束，就继续向FLASH的写入(步骤11)，如果结束，就对控制寄存器DREG写入表示数据传送结束的值(步骤15)。
图10是表示由加载命令(SLoad)执行的从FLASH向SRAM的数据传送的程序流程图。
如果从信息处理装置CHIP4(MS)向CHIP2输入地址(步骤1)，就从FLASH读出与输入地址对应的数据(步骤2)。检查读出的数据中是否存在错误(步骤3)，如果有错误，就订正错误(步骤4)，向SRAM写入(步骤5)。如果没有错误，就直接向SRAM写入(步骤5)。
检查基于加载命令的向SRAM的写入是否结束(步骤6)，如果未结束，就重复步骤5和步骤6。如果结束，就对控制寄存器SREG写入表示数据传送结束的值(步骤7)。
图11是表示由存储命令执行的从SRAM向FLASH的数据传送的程序流程图。
如果从信息处理装置CHIP4(MS)向CHIP2输入存储命令和地址(步骤1)，就从SRAM读出数据(步骤2)，向FLASH写入(步骤3)。检查向FLASH的写入是否成功(步骤4)，当失败时，选择用于代替的其他地址(步骤5)，再度对FLASH进行写入(步骤4)。当成功时，检查基于存储命令的数据传送是否结束(步骤6)，如果未结束，就重复步骤2-步骤6。如果结束，就写入表示向控制寄存器SREG结束了数据传送(步骤7)。
图12是表示作为构成本存储器模块MM的图1所示的CHIP1(FLASH)使用的NAND接口(NAND IF)NAND型闪存的一例的框图。
由动作逻辑控制器L-CONT、控制电路CTL、输入输出控制电路I/O-CONT、状态寄存器STREG、地址寄存器ADREG、控制寄存器COMREG、准备完毕和占线电路R/B、高电压发生电路VL-GEN、行地址缓存器ROW-BUF、行地址译码器ROW-DEC、列缓存器COL-BUF、列译码器COL-DEC、数据寄存器DATA-REG、读出放大器SENSE-AMP、存储器阵列MA构成。
CHIP1(FLASH)的动作与从以往一般使用的NAND型闪存同样。
图13表示来自构成CHIP1的NAND型闪存的数据读出动作。芯片有效信号F-/CE变为LOW，命令锁有效信号F-CLE变为High，写入有效信号F-/WE上升时，从输入输出信号F-I00-F-I015输入读出命令的命令代码Rcode。然后地址锁有效信号F-ALE变为High，第二、第三和第四写入有效信号F-/WE变为的上升时，从输入输出信号F-I00～F-I07输入页地址。
与输入的页地址对应的1页的数据从存储器阵列MA传送给数据寄存器DATA-REG。当数据从存储器阵列MA转送给数据寄存器DATA-REG期间，闪存变为忙碌(状态)，准备完毕和占线电路R/B使准备完毕/忙碌信号为Low。如果数据传送结束，就与读出有效信号F-/RE的下降同步，按每次8位依次读出数据寄存器DATA-REG内的数据，并从输入输出信号F-I00～F-I07输出。
图14是表示使用在本存储器模块MM的CHIP1(FLASH)中装备AND接口(AND IF)的AND型闪存时的结构例的图。当使用装备AND接口(AND IF)的AND型闪存时，也能实现本存储器系统。
图15表示本存储器模块内的CHIP1中使用的AND型闪存的框图的一例。AND型闪存的CHIP1(FLASH)由控制信号缓存器C-BUF、命令控制器C-CTL、多路复用器MUX、数据输入缓存器DI-BUF、输入数据控制器IDC、段地址缓存器SA-BUF、X译码器X-DEC、存储器阵列MA(AND TYPE)、Y地址计数器Y-CTF、Y译码器Y-DEC、读出放大电路Y-GATE/SENS AMP、数据寄存器Data Register、数据输出缓存器DO-BUF等各块构成。CHIP1的动作与从以往一般使用的AND型闪存同样。能由该CHIP1(FLASH)构成本实施例的存储器模块。
图16表示来自构成CHIP1的AND型FLASH存储器的数据读出动作。
芯片有效信号F-/CE变为LOW，命令数据有效信号F-CDE变为LOW，写入有效信号F-/WE上升时，输入从输入输出信号F-I00～F-I07读出的命令的命令代码Rcode。在第二和第三写入有效信号F-/WE的上升时，从输入输出信号F-I00～F-I07输入段地址。
与输入的段地址对应的1页数据从存储器阵列MA传送给数据寄存器Data Register。数据从存储器阵列MA(AND TYPE)传送给数据寄存器Data Register时，FLASH变为忙碌，F-R/B使准备完毕/忙碌信号为Low。如果数据传送结束，就与串行时钟信号F-SC的上升同步，每次8位依次读出数据寄存器DATA-REG内的数据，从输入输出信号F-I00～F-I07输出。
如上所述，在本发明的存储器模块中，采用SRAM接口和SDRAM接口方式，在电源接通后，通过对SRAM自动传送CHIP1(FLASH)内的引导数据，信息处理装置CHIP4(MS)能用该引导数据迅速起动自己。在信息处理装置CHIP4(MS)进行自动时，通过把CHIP1(FLASH)的数据自动向CHIP3(DRAM)传送，在信息处理装置CHIP4(MS)上升的时刻，能立刻访问存储器模块MM，所以能实现高性能化。
能在后台执行基于加载命令和存储命令的CHIP1(FLASH)和CHIP3(DRAM)之间的数据传送，所以不管来自存储器模块外部的访问，在必要的时间前把必要的数据向CHIP3(DRAM)传送，能向CHIP1(FLASH)，能对应于便携式仪器的高性能化、高功能化。
在CHIP3(DRAM)内确保能复制CHIP1(FLASH)内的数据的区域，在电源接通或通过加载命令预先从CHIP1(FLASH)向CHIP3(DRAM)传送数据，能以与DRAM同程度的速度读出FLASH的数据。当对FLASH写入数据时，暂时对DRAM写入数据，按照需要，能根据存储命令向FLASH回写，所以数据的写入速度也变为与DRAM同等。
在存储器模块MM的内部，在来自FALSH的读出时，进行错误检测和订正，在写入时，对于未正确进行写入的不良地址进行代替处理，所以能使处理高速，并且能保证可靠性。
通过SRAM的缓存区变更CHIP1(FLASH)的程序，或读出程序的内容，能确认，所以能按照便携式仪器的要求灵活地对应。
使用大容量的DRAM，所以除了能复制FLASH的数据的区域，还能确保大容量的工作区，能对应便携式电话的高功能化。
<实施例2>
图17是应用本发明的实施例2。表示由存储器模块MM1和信息处理装置CHIP4(MS)构成的存储器系统的实施例。下面分别加以说明。
存储器模块MM1由CHIP1(FLASH)、CHIP2(CTL_LOGIC1)和CHIP3(DRAM1)构成。
CHIP1(FLASH)是非易失性存储器，虽然未特别限定，但是作为装备NAND接口(NAND IF)的大容量闪存进行说明。CHIP1(FLASH)具有约128Mbit的大存储容量，读出时间(从读出要求到输出数据的时间)约为25μs-100μs，比较慢。
CHIP3(DRAM1)是装备用于进行与CHIP2(CTL_LOGIC1)的数据传送的接口和用于进行与信息处理装置CHIP4(MS)的数据传送的接口的DRAM。
用于进行与信息处理装置CHIP4(MS)的数据传送的接口是非同步型和时钟同步型的DRAM接口，对存储器模块MM1能使用任意的接口。在本实施例中，以时钟同步型的DRAM接口，典型使用的Synchronous DRAM的SDRAM接口(SDRAM IF)为例，进行说明。
用于进行CHIP3(DRAM)和CHIP2(CTL_LOGIC1)的数据传送接口是闪存接口，在闪存接口中存在所谓的AND接口(AND IF)和NAND接口(NAND IF)，在本实施例中，能使用任意的接口。在本实施例中，说明用于进行CHIP3(DRAM)和CHIP2(CTL_LOGIC)的数据传送的接口作为NAND接口。
下面说明CHIP3(DRAM1)的结构。CHIP3(DRAM)由保持数据的存储器库(B0、B1、B2、B3)、控制向存储器库的读出、写入的控制电路DCTL1构成。控制电路DCTL1由命令译码器CDEC、访问调停电路ARB、存储器管理电路DMU、初始化电路INT、闪存控制电路REF、数据缓存器BUF、控制寄存器DREG、模式寄存器MR、扩展模式寄存器EMR、FLASH接口电路FIF构成。
通过存储器管理电路DMU进行管理，从而CHIP1(FLASH)虽然未特别限定，但是划分为初始程序区和主数据区，CHIP3(DRAM1)虽然未特别限定，但是划分为工作区和复制区，工作区作为程序执行时的工作存储器，复制区作为用于复制来自FLASH的数据的存储器利用。能把CHIP3(DRAM1)的存储器库B0和B1分配为复制区，B2和B3分配为工作区。
CHIP2(CTL_LOGIC1)由SRAM、控制寄存器SREG、闪存控制电路FCON、错误检测订正电路ECC、代替处理电路REP、存储器管理电路SMU构成，控制CHIP1(FLASH)和CHIP3(DRAM1)的数据传送。
通过存储器管理电路SMU进行管理，SRAM虽然未特别限定，但是划分为引导区和缓存区，引导区用于存储起动信息处理装置CHIP4(MS)的引导数据，缓存区作为进行CHIP1(FLASH)和SRAM之间的数据传送的缓存器利用。
另外，CHIP1(FLASH)和CHIP2(CTL_LOGIC)之间的数据传送由NAND接口(NAND IF)进行，CHIP2(CTL_LOGIC)和CHIP3(DRAM)的数据传送由SDRAM接口(SDRAM IF)进行。另外，与信息处理装置CHIP4(MS)的数据传送由SRAM接口(SRAMIF)进行。
信息处理装置CHIP4(MS)由中央演算装置CPU、SRAM控制器SRC和DRAM控制器SDC构成。SRAM控制器用SRAM接口(SRAM IF)对CHIP2的SRAM进行访问，进行数据的写入。DRAM控制器用SDRAM接口(SDRAM IF)直接访问CHIP3(DRAM)，进行数据的读写。
在本实施例中，CHIP3(DRAM1)通过装备SDRAM接口(SDRAM IF)和NAND接口(NAND IF)等多个接口，信息处理装置CHIP4(MS)和CHIP3(DRAM1)用SDRAM接口(SDRAM IF)能在其间不通过芯片直接连接，所以能以更高速度进行数据的读出。
CHIP3(DRAM)和CHIP2(CTL_LOGIC)之间由NAND接口(NAND IF)连接，连接布线数减少，低成本化成为可能。
下面说明本实施例的动作。
如果接通电源，则CHIP1(FLASH)、CHIP2(CTL_LOGIC1)和CHIP3(DRAM1)分别设定为初始状态。
接着闪存控制电路FCON读出CHIP1(FLASH)的初始程序区FBoot的数据，由错误检测订正电路ECC检查是否有错误。如果没有错误，就直接向SRAM的引导区SBoot传送，如果有错误，就进行订正，向SRAM的引导区传送。
信息处理装置CHIP4(MS)读出向SRAM的引导区存储的引导数据，进行自己的起动。
另外，初始化电路INT作为CHIP3(DRAM1)的初始化序列，向模式寄存器MR、扩展模式寄存器EMR设定所需的值。
在信息处理装置CHIP4(MS)进行自己的起动时，闪存控制电路FCON通过FLASH接口电路FIF向CHIP3(DRAM1)传达对SRAM的引导区的传送结束，则CHIP3(DRAM1)通过FLASH接口FIF，对闪存控制电路FCON指示从CHIP1(FLASH)向CHIP3(DRAM1)的数据传送。然后，闪存控制电路FCON依次读出CHIP1(FLASH)的主数据区的数据，由错误检测电路ECC检查是否有错误。如果没有错误，就直接向数据缓存器BUF传送，如果有错误，就进行订正，通过FLASH接口电路FIF向数据缓存器BUF传送。命令译码器CDEC把数据缓存器BUF中保持的数据依次向分配为复制区的存储器库0(B0)传送。如果开始数据传送，则更新控制电路保持对存储器库0(B0)传送的数据，所以进行更新动作。
从信息处理装置CHIP4(MS)，如果从SRAM接口(SRAM IF)向CHIP2(CTL_LOGIC1)的控制寄存器SREG写入加载命令，则CHIP1(FLASH)的主数据区的数据传送给SRAM的缓存区。另外，如果存储命令向控制寄存器SREG写入，则SRAM的缓存区的数据向CHIP1(FLASH)的主数据区传送。
如果从信息处理装置CHIP4(MS)，从SDRAM接口(SDRAMIF)向CHIP3(DRAM)的控制寄存器DREG写入加载命令，就经由CHIP2把CHIP1(FLASH)的主数据区的数据向CHIP3(DRAM1)的复制区传送。另外，如果存储命令写入控制寄存器DREG，则CHIP3(DRAM1)的复制区的数据经由CHIP2向CHIP1(FLASH)的主数据区写入。
如果从信息处理装置CHIP4(MS)通过SDRAM接口(SDRAMIF)输入CHIP3(DRAM)的存储器库0(B0)中保持的CHIP1(FLASH)数据的读出命令和地址，则访问调停电路ARB使来自信息处理装置CHIP4(MS)的读出命令优先，通过加载命令和存储命令，在CHIP1和CHIP3之间如果产生数据传送，就停止它。然后，命令译码器CDEC翻译读出的命令，从存储器库0(B0)读出数据，通过SDRAM接口输出。
另外，当对存储器模块MM1的CHIP1(FLASH)使用AND接口(AND IF)，在CHIP3(DRAM1)和CHIP2(CTL_LOGIC1)的数据传送中使用AND接口(AND)时，当然也能实现本存储器系统。
通过在CHIP3(DRAM1)中设置访问调停电路ARB和命令译码器CDEC，能立刻进行对存储器库(B0、B1、B2、B3)的访问，能高速度出CHIP1(FLASH1)数据。CHIP3(DRAM1)装备SDRAM接口(SDRAM IF)和NAND接口(NAND IF)，所以SDRAM接口(SDRAM IF)能直接对信息处理装置CHIP4(MS)连接，信息处理装置CHIP4(MS)和CHIP3(DRAM)之间能不通过芯片进行数据传送，所以能高速度出数据。
<实施例3>
图18是应用本发明的实施例3。表示由存储器模块MM2和信息处理装置CHIP4(MS)构成的存储器系统的实施例。下面分别加以说明。
存储器模块MM2由CHIP1(FLASH2)、CHIP2(CTL_LOGIC2)和CHIP3(DRAM2)构成。
CHIP1(FLASH2)是非易失性存储器，虽然未特别限定，但是为装备NAND接口(NAND IF)的大容量闪存。
CHIP1(FLASH2)由保持数据的非易失性存储器阵列MA、控制来自非易失性存储器阵列的数据读出和写入的控制电路FCTL、错误检测订正电路ECC、代替处理电路REP构成。
在存储器阵列MA的结构中存在NAND结构和AND结构，能使用双方的结构。
CHIP3(DRAM2)是装备用于进行与CHIP1(FLASH2)的数据传送的接口和用于进行与信息处理装置CHIP4(MS)的数据传送的接口的DRAM。
用于进行与信息处理装置CHIP4(MS)的数据传送的接口是非同步型和时钟同步型的DRAM接口，对存储器模块MM2能使用任意的接口。在本实施例中，以时钟同步型的DRAM接口，典型使用的Synchronous DRAM的SDRAM接口(SDRAM IF)为例，进行说明。
用于进行CHIP3(DRAM2)和CHIP1(FLASH2)的数据传送的结构是闪存接口，在闪存的接口中存在AND接口(AND IF)和NAND接口(NAND IF)，在本实施例中，能使用任意的接口。在本实施例中，说明用于进行CHIP3(DRAM)和CHIP1(FLASH2)的数据传送的接口作为NAND接口。
下面说明CHIP3(DRAM2)的结构。CHIP3(DRAM2)由保持数据的存储器库(B0、B1、B2、B3)、控制向存储器库的读出、写入的控制电路DCTL2构成。控制电路DCTL2由命令译码器CDEC、访问调停电路ARB、存储器管理电路DMU、初始化电路INT、闪存控制电路REF、数据缓存器BUF、控制寄存器DREG、模式寄存器MR、扩展模式寄存器EMR、闪存控制电路DFCON构成。
通过存储器管理电路DMU进行管理，从而CHIP1(FLASH2)虽然未特别限定，但是划分为初始程序区和主数据区，CHIP3(DRAM2)虽然未特别限定，但是划分为工作区和复制区，工作区作为程序执行时的工作存储器，复制区作为用于复制来自FLASH的数据的存储器利用。能把CHIP3(DRAM2)的存储器库B0和B1分配为复制区，B2和B3分配为工作区。
CHIP2(CTL_LOGIC2)由SRAM、控制寄存器SREG、闪存控制电路SFCON、存储器管理电路SMU构成，控制与CHIP1(FLASH2)的数据传送。
通过存储器管理电路SMU进行管理，SRAM虽然未特别限定，但是划分为引导区和缓存区，引导区用于存储起动信息处理装置CHIP4(MS)的引导数据，缓存区作为进行CHIP1(FLASH2)和SRAM之间的数据传送的缓存器利用。
另外，CHIP1(FLASH2)和CHIP2(CTL_LOGIC2)之间的数据传送由NAND接口(NAND IF)进行，与信息处理装置CHIP4(MS)的数据传送由SRAM接口(SRAM IF)进行。
信息处理装置CHIP4(MS)由中央演算装置CPU、SRAM控制器SRC和DRAM控制器SDC构成。SRAM控制器SRC用SRAM接口(SRAM IF)对CHIP2(CTL_LOGIC2)的SRAM进行访问，进行数据的读写。DRAM控制器SDC用SDRAM接口(SDRAM IF)直接访问CHIP3(DRAM2)，进行数据的读写。
在本实施例中，CHIP1(FLASH2)内置错误检测订正电路ECC、代替处理嗲路REP，所以能以高速进行数据读出时的错误检测和错误订正，另外，也能以高速进行数据写入时的地址代替处理，所以能实现数据传送的高速化。
CHIP3(DRAM2)装备SDRAM接口(SDRAM IF)和NAND接口(NAND IF)，能用NAND接口(NAND IF)直接向CHIP1(FLASH2)连接，另外，SDRAM接口(SDRAM IF)能直接向信息处理装置CHIP4(MS)连接，所以能更高速地读出数据。
下面说明本实施例的动作。
如果电源接通，则CHIP1(FLASH2)、CHIP2(CTL_LOGIC2)和CHIP3(DRAM2)分别把自己设定为初始状态。
接着闪存控制电路SFCON把CHIP1(FLASH2)的初始程序区的数据向读出SRAM的引导区传送。
CHIP1(FLASH2)在数据的读出时，通过内置的错误检测订正电路ECC，以高速进行数据的错误检测和错误订正。
信息处理装置CHIP4(MS)读出向SRAM的引导区存储的引导数据，进行自己的起动。
另外，初始化电路INT作为CHIP3(DRAM2)的初始化序列，对模式寄存器MR、扩展模式寄存器EMR设定所需的值。
信息处理装置CHIP4(MS)在进行自己的起动时，闪存控制电路SCON通过传送结束信号TC，对CHIP3(DRAM2)传达对SRAM的引导区的传送结束。然后，CHIP3(DRAM2)的闪存控制电路DFCON依次读出CHIP1(FLASH2)的主数据区的数据，向数据缓存器BUF传送。命令译码器CDEC把数据缓存器BUF中保持的数据依次传送给分配为复制区的存储器库0(B0)。如果数据传送开始，更新控制电路就保持传送给存储器库的数据，所以进行更新动作。
如果从信息处理装置CHIP4(MS)，从SRAM接口(SRAM IF)向CHIP2(CTL_LOGIC2)的控制寄存器SREG写入加载命令，则CHIP1(FLASH2)的主数据区的数据传送给SRAM的缓存区。另外，如果存储命令向控制寄存器SREG写入，则SRAM的缓存区的数据向CHIP1(FLASH2)的主数据区传送。在向CHIP1(FLASH2)的数据写入时，通过内置的地址代替处理电路REP，高速检查写入是否成功，如果成功，就结束写入，如果写入失败时，就选择FLASH的代替区FREP内的地址，写入数据。
如果从信息处理装置CHIP4(MS)，从SDRAM接口(SDRAMIF)向CHIP3(DRAM)的控制寄存器DREG写入加载命令，就把CHIP1(FLASH2)的主数据区的数据直接向CHIP3(DRAM2)的复制区传送。另外，如果存储命令写入控制寄存器DREG，则CHIP3(DRAM2)的复制区的数据直接向CHIP1(FLASH2)的主数据区写入。
如果从信息处理装置CHIP4(MS)通过SDRAM接口(SDRAMIF)输入CHIP3(DRAM2)的存储器库0(B0)中保持的CHIP1(FLASH2)数据的读出命令和地址，则访问调停电路ARB使来自信息处理装置CHIP4(MS)的读出命令优先，通过加载命令和存储命令，在CHIP1(FLASH2)和CHIP3(DRAM2)之间如果产生数据传送，就停止它。然后，命令译码器CDEC翻译读出的命令，从存储器库0(B0)读出数据，通过SDRAM接口输出。
另外，对本存储器模块MM2的CHIP1(FLASH2)和CHIP3(DRAM2)的数据传送使用AND接口(AND)时，当然也能实现本存储器模块。
这样，在本实施例中，CHIP1(FLASH2)内置错误检测订正电路ECC、代替处理电路REP，所以能高速进行数据读出时的错误检测和错误订正，另外，也能以高速进行数据写入时的地址代替处理。
CHIP3(DRAM2)装备SDRAM接口(SDRAM IF)和NAND接口(NAND IF)，能用NAND接口(NAND IF)直接向CHIP1(FLASH2)连接，另外，SDRAM接口(SDRAM IF)能直接向信息处理装置CHIP4(MS)连接，所以能更高速地读出数据。
图19是表示作为构成本存储器模块MM2的图18所示的CHIP1(FLASH2)使用的闪存的一例的框图。
由控制信号缓存器CSB、读出/程序/删除控制电路RPEC、段地址缓存器SABUF、X译码器X-DEC、多路复用电路MLP、Y地址计数器YAC、数据输入缓存器DIBUF、输入数据控制电路IDC、数据输出缓存器DOBUF、Y译码器Y-DEC、Y栅电路Y-GT、数据寄存器DTREG、存储器阵列MA构成。
图20表示来自CHIP1(FLASH2)的闪存的数据读出动作。当芯片有效信号F-/CE变为LOW，命令锁有效信号F-CLE变为High，写入有效信号F-/WE上升时，从输入输出信号F-I01-F-I08输入读出命令的命令Rcode。然后地址锁有效信号F-ALE变为High，在写入有效信号F-/WE的上升沿，从输入输出信号F-I01-F-I08输入地址(CA1、CA2、SA1、SA2)。由CA1和CA2指定开始地址，由SA1和SA2指定段地址。
与输入的段地址对应的一段的数据从存储器阵列MA传送给数据寄存器DTREG。数据从存储器阵列MA传送给数据寄存器DTREG时，闪存变为忙碌，准备完毕和占线电路R/B使准备完毕/忙碌信号F-R/B为Low。如果向数据寄存器DTREG的数据传送结束，就与读出有效信号F-RE同步，从输入的开始地址依次每次16位读出数据寄存器DTREG内的数据，从输入输出信号F-I01-F-I016输出。
<实施例4>
图21是应用本发明的实施例4。表示由存储器模块MM3和信息处理装置CHIP4(MS)构成的存储器系统的实施例。下面分别加以说明。
存储器模块MM3由CHIP1(FLASH3)和CHIP3(DRAM3)构成。CHIP1(FLASH3)是非易失性存储器，虽然未特别限定，但是为装备NAND接口(NAND IF)的大容量闪存。
CHIP1(FLASH3)由保持数据的非易失性存储器阵列MA、控制从非易失性存储器阵列MA向SRAM的数据传送的传送控制电路FCTL3、错误检测订正电路ECC、代替处理电路REP、SRAM、控制寄存器SREG、存储器管理电路SMU构成。
通过存储器管理电路SMU进行管理，SRAM虽然未特别限定，但是划分为引导区和缓存区，引导区用于存储起动信息处理装置CHIP4(MS)的引导数据，缓存区作为进行CHIP1(FLASH3)的非易失性存储器阵列MA和SRAM之间的数据传送的缓存器利用。
在存储器阵列MA的结构中主要存在AND结构和NAND结构，能使用任意的结构。
CHIP3(DRAM3)是装备用于与CHIP1(FLASH3)进行数据传送的接口和用于进行与信息处理装置CHIP4(MS)的数据传送的接口的DRAM。
用于进行与信息处理装置CHIP4(MS)的数据传送的接口具有非同步型和时钟同步型的DRAM接口，对存储器模块MM2能使用任意的接口。在本实施例中，以时钟同步型的DRAM接口，典型使用的Synchronous DRAM的SDRAM接口(SDRAM IF)为例，进行说明。
用于进行CHIP3(DRAM3)和CHIP1(FLASH3)的数据传送接口是闪存接口，在闪存接口中存在所谓的AND接口(AND IF)和NAND接口(NAND IF)，在本实施例中，能使用任意的接口。在本实施例中，说明用于进行CHIP3(DRAM3)和CHIP1(FLASH3)的数据传送的接口作为NAND接口。
下面说明CHIP3(DRAM3)的结构。CHIP3(DRAM3)由保持数据的存储器库(B0、B1、B2、B3)、控制向存储器库的读出、写入的控制电路DCTL3构成。控制电路DCTL3由命令译码器CDEC、访问调停电路ARB、存储器管理电路DMU、初始化电路INT、闪存控制电路REF、数据缓存器BUF、控制寄存器DREG、模式寄存器MR、扩展模式寄存器EMR、闪存控制电路DFCON构成。
通过存储器管理电路DMU进行管理，从而CHIP1(FLASH3)虽然未特别限定，但是划分为初始程序区和主数据区，CHIP3(DRAM3)虽然未特别限定，但是划分为工作区和复制区，工作区作为程序执行时的工作存储器，复制区作为用于复制来自CHIP1(FLASH3)的数据的存储器利用。能把CHIP3(DRAM3)的存储器库B0和B1分配为复制区，B2和B3分配为工作区。
信息处理装置CHIP4(MS)由中央演算装置CPU、SRAM控制器SRC和DRAM控制器SDC构成。SRAM控制器用SRAM接口(SRAM IF)对CHIP1(FLASH3)的SRAM进行访问，进行数据的读写。DRAM控制器用SDRAM接口(SDRAM IF)直接访问CHIP3(DRAM3)，进行数据的读写。
这样，在本实施例中，由于CHIP1(FLASH3)内置SRAM、错误检测订正电路ECC、代替处理电路REP，所以能以高速进行非易失性存储器阵列和SRAM之间的数据传送。
CHIP3(DRAM3)装备SDRAM接口(SDRAM IF)和NAND接口(NAND IF)，能用NAND接口(NAND IF)直接向CHIP1(FLASH2)连接，另外，SDRAM接口(SDRAM IF)能直接向信息处理装置CHIP4(MS)连接，所以能更高速地读出数据。
能削减用于实现本存储器系统的芯片数，所以低电力化、低成本化成为可能。
下面，说明本实施例的动作。
如果接通电源，则CHIP1(FLASH3)和CHIP3(DRAM3)分别把自己设定为初始状态。
接着传送控制电路FCTL3读出非易失性存储器阵列MA的初始程序区的数据，向SRAM的引导区传送。
在来自CHIP1(FLASH3)的非易失性存储器阵列MA的数据的读出时，通过内置的错误检测订正电路ECC，以高速进行数据的错误检测和错误订正。
信息处理装置CHIP4(MS)读出向SRAM的引导区存储的引导数据，进行自己的起动。
另外，初始化电路INT作为CHIP3(DRAM3)的初始化序列，对模式寄存器MR、扩展模式寄存器EMR设定所需的值。
信息处理装置CHIP4(MS)在进行自己的起动时，传送控制电路FCTL3通过传送结束信号TC，传达对SRAM的引导区的传送结束。然后，CHIP3(DRAM3)的闪存控制电路DFCON通过传送控制电路FCTL3依次读出非易失性存储器阵列MA的的主数据区的数据，向数据缓存器BUF传送。命令译码器CDEC把数据缓存器BUF中保持的数据依次传送给分配为复制区的存储器库0(B0)。如果数据传送开始，更新控制电路就保持传送给存储器库的数据，所以进行更新动作。
如果从信息处理装置CHIP4(MS)，从SRAM接口(SRAM IF)向CHIP1(FLASH3)的控制寄存器SREG写入加载命令，则非易失性存储器阵列MA中保持的主数据区的数据传送给SRAM的缓存区。另外，如果存储命令向控制寄存器SREG写入，则SRAM的缓存区的数据向非易失性存储器阵列MA的主数据区传送。
在向非易失性存储器阵列MA的数据写入时，通过内置的地址代替处理电路REP，高速检查写入是否成功，如果成功，就结束写入，当写入失败时，选择CHIP1(FLASH3)的代替区FREP内的地址，写入数据。
如果从信息处理装置CHIP4(MS)，从SDRAM接口(SDRAMIF)向CHIP3(DRAM)的控制寄存器DREG写入加载命令，就把CHIP1(FLASH3)的主数据区的数据直接向CHIP3(DRAM3)的复制区传送。另外，如果存储命令写入控制寄存器DREG，则CHIP3(DRAM3)的复制区的数据直接向CHIP1(FLASH3)的主数据区写入。
如果从信息处理装置CHIP4(MS)通过SDRAM接口(SDRAMIF)输入CHIP3(DRAM3)的存储器库0(B0)中保持的CHIP1(FLASH3)数据的读出命令和地址，则访问调停电路ARB使来自信息处理装置CHIP4(MS)的读出命令优先，通过加载命令和存储命令，在CHIP1(FLASH3)和CHIP3(DRAM3)之间如果产生数据传送，就停止它。然后，命令译码器CDEC翻译读出的命令，从存储器库0(B0)读出数据，通过SDRAM接口输出。
另外，当对本存储器模块MM3的CHIP1(FLASH3)和CHIP3(DRAM3)的数据传送使用AND接口(AND IF)时，当然也能实现本存储器系统。
在本实施例中，CHIP1(FLASH3)内置SRAM、错误检测订正电路ECC、代替处理电路REP，所以能以高进行非易失性存储器阵列和SRAM之间的数据传送。
CHIP3(DRAM3)装备SDRAM接口(SDRAM IF)和NAND接口(NAND IF)，能用NAND接口(NAND IF)直接向CHIP1(FLASH3)连接，另外，SDRAM接口(SDRAM IF)能直接向信息处理装置CHIP4(MS)连接，所以能更高速度出数据。
能削减用于实现本存储器系统的芯片数，所以低电力化、低成本化成为可能。
<实施例5>
图22是应用本发明的实施例5。表示由存储器模块MM3和信息处理装置CHIP4(MS)构成的存储器系统的实施例。下面分别加以说明。
存储器模块MM3由CHIP1(FLASH4)和CHIP3(DRAM4)构成。CHIP1(FLASH4)是非易失性存储器，虽然未特别限定，但是为装备NAND接口(NAND IF)的大容量闪存。
CHIP1(FLASH4)由保持数据的非易失性存储器阵列MA、传送控制电路FCTL4、错误检测订正电路ECC、代替处理电路REP构成。
在存储器阵列MA的结构中主要存在AND结构和NAND结构，能使用任意的结构。
CHIP3(DRAM4)是装备用于与CHIP1(FLASH4)进行数据传送的接口和用于进行与信息处理装置CHIP4(MS)的数据传送的接口的DRAM。
用于进行与信息处理装置CHIP4(MS)的数据传送的接口具有非同步型和时钟同步型的DRAM接口，对存储器模块MM4能使用任意的接口。在本实施例中，以时钟同步型的DRAM接口，典型使用的Synchronous DRAM的SDRAM接口(SDRAM IF)为例，进行说明。
用于进行CHIP3(DRAM4)和CHIP1(FLASH4)的数据传送接口是闪存接口，在闪存接口中存在AND接口(AND IF)和NAND接口(NAND IF)，在本实施例中，能使用任意的接口。在本实施例中，说明用于进行CHIP3(DRAM4)和CHIP1(FLASH4)的数据传送的接口作为NAND接口。
下面说明CHIP3(DRAM4)的结构。CHIP3(DRAM4)由保持数据的存储器库(B0、B1、B2、B3)、控制向存储器库的读出、写入的控制电路DCTL4构成。控制电路DCTL4由命令译码器CDEC、访问调停电路ARB、存储器管理电路DMU、初始化电路INT、闪存控制电路REF、数据缓存器BUF、控制寄存器DREG、模式寄存器MR、扩展模式寄存器EMR、闪存控制电路DFCON、SRAM构成。
通过存储器管理电路DMU进行管理，从而CHIP1(FLASH4)虽然未特别限定，但是划分为初始程序区和主数据区，CHIP3(DRAM4)虽然未特别限定，但是划分为工作区和复制区，工作区作为程序执行时的工作存储器，复制区作为用于复制来自FLASH的数据的存储器利用。能把CHIP3(DRAM4)的存储器库B0和B1分配为复制区，B2和B3分配为工作区。
进行管理，将SRAM划分为引导区和缓存区，引导区用于存储起动信息处理装置CHIP4(MS)的引导数据，缓存区作为进行CHIP1(FLASH4)的非易失性存储器阵列MA和SRAM之间的数据传送的缓存器利用。
信息处理装置CHIP4(MS)由中央演算装置CPU、SRAM控制器SRC和DRAM控制器SDC构成。DRAM控制器用SDRAM接口(SDRAM IF)对CHIP3(DRAM4)的SRAM和存储器库(B0、B1、B2、B3)进行访问，进行数据的读写。
在本实施例中，CHIP1(FLASH4)内置错误检测订正电路ECC、代替处理电路REP，所以能以高速进行数据读出时的错误检测和错误订正，另外，也能以高速进行数据写入时的地址代替处理，所以能实现数据传送的高速化。
CHIP3(DRAM4)装备SDRAM接口(SDRAM IF)和NAND接口(NAND IF)，能用NAND接口(NAND IF)直接向CHIP1(FLASH4)连接，另外，SDRAM接口(SDRAM IF)能直接向信息处理装置CHIP4(MS)连接，所以能更高速地读出数据。
能削减用于实现本存储器系统的芯片数，所以低电力化、低成本化成为可能。
本存储器系统只用SDRAM接口工作，所以能减少与信息处理装置CHIP4(MS)的连接端子，更低电力化、低成本化成为可能。
下面说明本实施例的动作。
如果接通电源，则CHIP1(FLASH4)和CHIP3(DRAM4)分别把自己设定为初始状态。
接着闪存控制电路DFCON读出非易失性存储器阵列MA的初始程序区的数据，向SRAM的引导区传送。
在来自CHIP1(FLASH4)的非易失性存储器阵列MA的数据的读出时，通过内置的错误检测订正电路ECC，以高速进行数据的错误检测和错误订正。
信息处理装置CHIP4(MS)用SDRAM接口(SDRAM IF)读出向SRAM的引导区存储的引导数据，进行自己的起动。
另外，初始化电路INT作为CHIP3(DRAM4)的初始化序列，对模式寄存器MR、扩展模式寄存器EMR设定所需的值。
接着CHIP3(DRAM4)的闪存控制电路DFCON通过传送控制电路FCTL4依次读出非易失性存储器阵列MA的主存储区的数据，向数据缓存器BUF传送。命令译码器CDEC把数据缓存器BUF中保持的数据依次传送给分配为复制区的存储器库0(B0)。如果数据传送开始，更新控制电路REF就保持传送给存储器库0(B0)的数据，所以进行更新动作。
如果从信息处理装置CHIP4(MS)，从SDRAM接口(SDRAMIF)向CHIP1(FLASH4)的控制寄存器SREG写入加载命令，则非易失性存储器阵列MA中保持的主数据区的数据传送给SRAM的缓存区。另外，如果存储命令向控制寄存器SREG写入，则SRAM的缓存区的数据向非易失性存储器阵列MA的主数据区传送。
在向非易失性存储器阵列MA的数据写入时，通过内置的地址代替处理电路REP，高速检查写入是否成功，如果成功，就结束写入，当写入失败时，选择CHIP1(FLASH4)的代替区FREP内的地址，写入数据。
如果从信息处理装置CHIP4(MS)，从SDRAM接口(SDRAMIF)向CHIP3(DRAM4)的控制寄存器DREG写入加载命令，就把CHIP1(FLASH4)的主数据区的数据直接向CHIP3(DRAM4)的复制区传送。另外，如果存储命令写入控制寄存器DREG，则CHIP3(DRAM4)的复制区的数据直接向CHIP1(FLASH4)的主数据区写入。
如果从信息处理装置CHIP4(MS)通过SDRAM接口(SDRAMIF)输入CHIP3(DRAM4)的存储器库0(B0)中保持的CHIP1(FLASH4)数据的读出命令和地址，则访问调停电路ARB使来自信息处理装置CHIP4(MS)的读出命令总优先，通过加载命令和存储命令，在CHIP1(FLASH4)和CHIP3(DRAM4)之间如果产生数据传送，就停止它。然后，命令译码器CDEC翻译读出的命令，从存储器库0(B0)读出数据，通过SDRAM接口输出。
另外，当对本存储器模块MM4的CHIP1(FLASH4)和CHIP3(DRAM4)的数据传送使用AND接口(AND IF)时，当然也能实现本存储器系统。
在本实施例中，CHIP1(FLASH4)内置错误检测订正电路ECC、代替处理电路REP，所以能以高进行数据读出时的错误检测和错误订正，另外，能以高速进行数据写入时的地址代替处理，所以能实现数据传送的高速化。
CHIP3(DRAM2)装备SDRAM接口(SDRAM IF)和NAND接口(NAND IF)，能用NAND接口(NAND IF)直接向CHIP1(FLASH4)连接，另外，SDRAM接口(SDRAM IF)能直接向信息处理装置CHIP4(MS)连接，所以能更高速出数据。
能削减用于实现本存储器系统的芯片数，所以低电力化、低成本化成为可能。
本存储器系统只用SDRAM接口工作，所以能减少与信息处理装置CHIP4(MS)的连接端子，更低电力化、低成本化成为可能。
图23表示本实施例的基于存储器管理电路DMU的存储器映射的一例。在本实施例中，虽然未特别限定，但是以非易失性存储器的存储区为128Mbit+4Mbit(4Mbit为代替区)，DRAM的存储区为256Mbit，SRAM为8Kbit，控制寄存器SREG和DREG为1kbit的存储器模块为例，说明代表性的存储器映射。
表示根据从SDRAM接口(SDRAM IF)输入的地址，存储器管理电路DMU变换对控制寄存器DREG(1kb)、DRAM的工作区WK(128Mbit)、DRAM的复制区CP(128Mbit)、控制寄存器SREG、SRAM、FLASH的(128Mbit)的地址的存储器映射。
虽然未特别限定，但是从存储器映射的地址空间的下部映射SRAM、控制寄存器SREG、DRAM的库0(BANK0)、库1(BANK1)、库2(BANK2)、库3(BANK3)、控制寄存器DREG。
SRAM划分为引导区SBoot和缓存区SBUF。
DRAM的库0(BANK0)、库1(BANK1)映射为复制区CP，库2(BANK2)、库3(BANK3)映射为工作区WK。复制区CP是传送、保持FLASH的数据的区域。另外，在库1(BANK1)的复制区CP中包含有初始自动传送区CIP。
FLASH划分为主数据区FM、初始程序区Fboot和代替区FREP。另外，在FLASH的主数据区FM中包含有在电源接通时自动向DRAM传送的初始自动传送区IP。
在FLASH的主数据区FM中存储有程序和数据。另外，很少有FLASH通过重复改写，可靠性下降，在写入时写的数据在读出时变为不同的数据，或在改写时无法写入数据。设置代替区FREP，用于把变为不良的初始程序区Fboot或主数据区FM的数据置换到新的区域中。代替区的大小虽然未特别限定，但是可以决定为能确保FLASH保证的可靠性。
在接通电源后，首先FLASH的初始程序区FBoot内的数据向SRAM的引导区SBoot传送。信息处理电路CHIP4(MS)用SDRAM接口(SDRAM IF)读出SRAM的引导区SBoot的数据，起动自己。
接着FLASH的初始自动传送区IP的数据向DRAM的初始自动传送区CIP传送。
说明基于加载命令(Load)的从FLASH向DRAM的数据传送。
如果从SDRAM接口(SDRAM IF)向控制寄存器DREG写入加载命令，则按照存储器管理电路MU设定的存储器映射，FLASH的主数据区的数据向DRAM的复制区传送。
说明基于存储命令(Store)的从DRAM向FLASH的数据传送。
如果从SDRAM接口(SDRAM IF)向控制寄存器DREG写入存储命令，则按照存储器管理电路MU设定的存储器映射，DRAM的数向FLASH的主数据区传送。
下面说明来自DRAM的数据的读出。
如果从SDRAM接口输入DRAM的库0(BANK0)内的地址和读出命令，就选择DRAM的库0(BANK0)内的地址，能读出数据。即以与DRAM相同的速度读出FLASH的数据。关于其他库(库1、库2、库3)，也能同样读出数据。
下面说明对DRAM的数据的写入。
如果从SDRAM接口输入DRAM的库1(BANK1)内的地址和写入命令，就选择DRAM的库1(BANK1)内的地址，能写入数据。即以与DRAM相同的速度来写入FLASH的数据。关于其他库(库3、库2、库0)，也能同样写入数据。
说明基于加载命令的(SLoad)的从FLASH向SRAM的数据传送。
如果从SDRAM接口(SDRAM IF)向控制寄存器SREG写入命令(SLoad)，则按照存储器管理电路DMU设定的存储器映射，把FLASH的数据传送给SRAM的缓存区。
说明基于存储命令(SStore)的从SRAM向FLASH的数据传送。
如果从SDRAM接口(SDRAM IF)对控制寄存器SREG写入存储命令，就按照存储器管理电路DMU设定的存储器映射，把SRAM的缓存区的数据向FLASH传送。
下面说明来自SRAM的数据的读出。
如果从SDRAM接口输入选择SRAM的地址和读出命令，就选择SRAM，能读出数据。
下面说明对SRAM的数据的写入。
如果从SDRAM接口输入选择SRAM的地址和写入命令，就选择SRAM，能写入数据。
全部数据传送通过SDRAM接口(SDRAM IF)进行。
<实施例6>
图24是应用本发明的实施例6。表示由存储器模块MM5和信息处理装置CHIP4(MS)构成的存储器系统的实施例。下面分别加以说明。
存储器模块MM5由CHIP1(FLASH4)和CHIP2(DRAM4)、CHIP3(DRAM4)构成。CHIP1(FLASH4)是与图22中说明的非易失性存储器同样的存储器，装备NAND接口(NAND IF)。
CHIP2(DRAM4)和CHIP3(DRAM4)是完全相同的DRAM，是在图22中说明的DRAM中附加了主选择信号MSL的DRAM。DFCON是控制与CHIP1(FLASH4)的数据传送的闪存控制电路。
本存储器模块MM5是为了增加DRAM的存储容量，使用2个DRAM的实施例。
CHIP2(DRAM4)以及CHIP3(DRAM4)和CHIP1(FLASH4)之间的数据传送由NAND接口(NAND IF)进行。另外，CHIP2(DRAM4)以及CHIP3(DRAM4)和信息处理装置CHIP4(MS)之间的数据传送由SDRAM接口(SDRAM IF)进行。
主选择信号MSL是CHIP2(DRAM4)以及CHIP3(DRAM4)主体地选择是否对CHIP1(FLASH4)进行访问的信号。
在CHIP2(DRAM4)中，主选择信号MSL连接在电源端子VDD上，成为主体地访问CHIP1(FLASH4)的主DRAM。在CHIP3(DRAM4)中，主选择信号MSL连接在接地端子VSS(0V)上，成为主体地不访问CHIP1(FLASH4)的从DRAM。
在成为主DRAM的CHIP2(DRAM4)中，闪存控制电路DFCON为了与CHIP1(FLASH4)的数据传送，产生控制信号。
在成为从DRAM的CHIP2(DRAM4)中，CHIP2(DRAM4)内的闪存控制电路DFCON为了与CHIP1(FLASH4)的数据传送，不产生控制信号和数，使用CHIP2(DRAM4)的闪存控制电路DFCON产生的控制信号，进行与CHIP1(FLASH4)的数据传送。
如果主体地访问闪存的主DRAM有多个，则对闪存的控制信号变为冲突状态，闪存和DRAM之间的数据传送无法顺利进行，难以使用多个DRAM芯片增大存储容量。根据本实施例，通过设置主选择信号MSL，能选择主DRAM和从DRAM，能使用多个DRAM芯片增大存储容量，所以能灵活地对应便携式仪器的要求。
<实施例7>
图25表示本发明实施例7。图25(a)是俯视图，图25(b)是沿着俯视图中所示的A-A’线的局部剖视图。
本实施例的多芯片模块在通过球栅阵列(BGA)安装在装置上的基盘(例如用环氧玻璃衬底形成的印刷电路板)PCB上搭载CHIPM1、CHIPM2。CHIPM1为非易失性存储器，CHIPM2是DRAM。通过本多芯片模块，能把图21所示的存储器模块MM3和图22所示的存储器模块MM4集成在一个密封体中。
CHIPM1和基盘PCB上的焊盘由接合线(PATH2)连接，CHIPM2和基盘PCB上的焊盘由接合线(PATH1)连接。CHIPM1和CHIPM2由接合线(PATH3)连接。
对搭载芯片的基盘PCB的上表面进行树脂塑造，保护与各芯片的连接布线。须指出的是，从其上开始，可以使用金属、陶瓷、或者树脂的盖子。
在本实施例中，直接在印刷电路板PCB上搭载支持芯片，能构成安装面积小的存储器模块。另外，能层叠各芯片，所以能缩短芯片和基盘PCB间的布线长度，能减小安装面积。用接合线方式统一芯片间的布线以及各芯片和基盘间的布线，能以少的步骤数制造存储器模块。
通过直接用接合线对芯片间布线，能削减基盘上的焊盘数和接合线的数量，能以少的步骤数制造存储器模块。当使用树脂的盖子时，能构成更牢固的存储器模块。当使用陶瓷和金属盖时，除了强度，能构成散热性和屏蔽效果有益的存储器模块。
<实施例8>
图26表示本发明实施例8。图26(a)是俯视图，图26(b)是沿着俯视图中所示的A-A’线的局部剖视图。
本实施例的多芯片模块在通过球栅阵列(BGA)安装在装置上的基盘(例如用环氧玻璃衬底形成的印刷电路板)PCB上搭载CHIPM1、CHIPM2、CHIPM3。CHIPM1为非易失性存储器，CHIP2M是DRAM。CHIP3M是由中央演算装置CPU和SRAM控制器SRC和DRAM控制器SDC构成的信息处理装置，或者控制CHIP1M和CHIP2M的数据传送的控制电路。
通过本多芯片模块，图1所示的存储器模块MM、图14所示的存储器模块MM、图17所示的存储器模块MM1、图18所示的存储器模块MM2、图21所示的存储器系统、图22所示的存储器系统能集成在一个密封体中。
CHIPM1和基盘PCB上的焊盘由接合线(PATH2)连接，CHIPM2和基盘PCB上的焊盘由接合线(PATH1)连接。CHIPM1和CHIPM2由接合线(PATH3)连接。另外，在CHIPM3的安装和布线中使用球栅阵列。
在安装方法中，能层叠3芯片，所以能保证安装面积小。CHIPM3和基盘间的接合变为不要，能削减接合线的数量，所以能削减组装工时，能实现可靠性更高的多芯片模块。
<实施例9>
图27表示本发明的多芯片模块的实施例9。图27(a)是俯视图，图27(b)是沿着俯视图中所示的A-A’线的局部剖视图。
本实施例的存储器模块在通过球栅阵列(BGA)安装在装置上的基盘(例如用环氧玻璃衬底形成的印刷电路板)PCB上搭载CHIPM1、CHIPM2、CHIPM3、CHIPM4。CHIPM1为非易失性存储器，CHIPM3是DRAM。CHIPM2是控制CHIPM1和CHIPM2的数据传送的控制电路，CHIPM4是由中央演算装置CPU、SRAM控制器SRC、DRAM控制器SDC构成的信息处理装置。
在本安装方法中，能把图1所示的存储器系统、图14所示的存储器系统模块、图17所示的存储器系统和图18所示的存储器系统集成在一个密封体中。
CHIPM1和基盘PCB上的焊盘由接合线(PATH2)连接，CHIPM2和基盘PCB上的焊盘由接合线(PATH4)连接，CHIPM3和基盘PCB上的焊盘由接合线(PATH1)连接。
CHIPM1和CHIPM3由接合线(PATH3)连接，CHIPM2和CHIPM3由接合线(PATH5)连接。
在CHIPM4的安装和布线中使用球栅阵列(BGA)。
在本安装方法中，在印刷电路板PCB上直接搭载支持芯片，所以能构成安装面积小的存储器模块。另外，接近配置各芯片，所以能缩短芯片间布线。
通过用接合线直接对芯片间布线，能削减基盘上的焊盘数和接合线的数量，能以少的步骤数制造存储器模块。
而且，不再需要CHIPM4与基盘之间的接合，能削减接合线的数量(根数)，所以能减少组装时间，而且能实现可靠性更高的多芯片模块。
<实施例10>
图28表示本发明实施例10。图28(a)是俯视图，图28(b)是沿着俯视图中所示的A-A’线的局部剖视图。
本实施例的多芯片模块在通过球栅阵列(BGA)安装在装置上的基盘(例如用环氧玻璃衬底形成的印刷电路板)PCB上搭载CHIPM1、CHIPM2、CHIPM3。CHIPM1为非易失性存储器，CHIPM2和CHIPM3是DRAM。通过用接合线方式统一芯片间的布线和各芯片和基盘之间的布线，能以少的步骤数制造存储器模块。
在本安装方法中，能把图24所示的存储器模块MM5集成在一个密封体中。
CHIPM1和基盘PCB上的焊盘由接合线(PATH2)连接，CHIPM2和基盘PCB上的焊盘由接合线(PATH1)连接，CHIPM3和基盘PCB上的焊盘由接合线(PATH3)连接。
因为在本实施例中，直接把支持芯片搭载在印刷电路板PCB上，所以能构成安装面积小的存储器模块。
另外，能接近配置各芯片，所以能缩短芯片间布线长度。
通过用接合线方式统一各芯片和基盘之间的布线，能以少的步骤数制造存储器模块。
<实施例11>
图29表示本发明的存储器系统的实施例11。图29(a)是俯视图，图29(b)是沿着俯视图中所示的A-A’线的局部剖视图。
本实施例的存储器模块在通过球栅阵列(BGA)安装在装置上的基盘(例如用环氧玻璃衬底形成的印刷电路板)PCB上搭载CHIPM1、CHIPM2、CHIPM3、CHIPM4。CHIPM1为非易失性存储器，CHIPM2和CHIPM3是DRAM。CHIPM4是由中央演算装置CPU、SRAM控制器SRC、DRAM控制器SDC构成的信息处理装置。
在多芯片模块中，能把图24所示的存储器系统集成在一个密封体中。
CHIPM1和基盘PCB上的焊盘由接合线(PATH2)连接，CHIPM2和基盘PCB上的焊盘由接合线(PATH1)连接，CHIPM3和基盘PCB上的焊盘由接合线(PATH3)连接。
在CHIPM4的安装和布线中使用球栅阵列(BGA)。
在本实施例中，在印刷电路板PCB上直接搭载支持芯片，所以能构成安装面积小的存储器模块。另外，接近配置各芯片，所以能缩短芯片间布线。不再需要CHIPM4与基盘之间的接合，能削减接合线的数量，所以能减少组装时间，而且能实现可靠性更高的多芯片模块。
<实施例12>
图30表示利用本发明的存储器模块的移动电话的实施例12。移动电话由天线ANT、无线块RF、基带块BB、声音多媒体数字信号编解码器块SP、扬声器SK、麦克风MK、处理器CPU、液晶显示部LCD、键盘KEY和本发明的存储器模块MEM构成。
说明通话时的动作。
通过天线ANT收到的声音由无线块RF放大，向基带块BB输入。在基带块BB中，把声音的模拟信号变换为数字信号，进行错误订正和译码处理，向声音多媒体数字信号编解码器块SP输出。声音多媒体数字信号编解码器块把数字信号变换为模拟信号，向扬声器SK输出，则从扬声器听到对方的声音。
说明进行从移动电话访问因特网，下载音乐数据，再现，收听，最后保存下载的音乐数据等一系列作业时的动作。
在存储器模块MEM中存储有应用程序(邮件、Web浏览器、音乐再现、游戏等)。
如果由键盘指示Web浏览器的起动，则存储在存储器模块MEM内的FLASH中的Web浏览器的程序向相同的存储器模块内的DRAM传送。如果对DRAM的传送结束，则处理器CPU执行DRAM内的Web浏览器的程序，在液晶显示LCD上显示Web浏览器。访问所需的主页，如果通过键盘KEY来指示所喜欢的音乐数据，则通过天线ANT接收音乐数据，由无线块(无线部件)RF放大，向基带块(基带部件)BB输入。在基带块BB中，把模拟信号即音乐数据变换为数字信号，进行错误订正和译码处理。最终暂时把数字信号化的音乐数据存储到存储器模块MEM的DRAM中，向FLASH传送。
接着如果从键盘KEY指示音乐再现程序的起动，则存储在存储器模块MEM内的FLASH中的音乐再现程序传送给相同的存储器模块内的DRAM。如果向DRAM的传送结束，则处理器CPU执行DRAM内的声音再现程序，在液晶显示LCD上显示音乐再现程序。
如果从键盘KEY进行用于听向DRAM下载的音乐数据的指示，处理器CPU就执行音乐再现程序，处理DRAM中保持的音乐数据，最终从扬声器SK听到音乐。
此时，本发明的存储器模块使用大容量的DRAM，所以在DRAM中保持Web浏览器和音乐再现程序，通过CPU同时执行任意的程序。起动电子邮件程序，电子邮件程序也能同时进行邮件的收发。
在停止Web浏览器时，保持在存储器模块内的DRAM中，所以再起动时能立刻起动。
如果从键盘输入电源遮断的指示，存储器模块就只使SRAM工作，进行最低限度的数据保持，能使耗电极小。
通过使用本发明的存储器模块，能存储大量的邮件、音乐再现、应用程序和音乐数据、静止图像数据、动画数据，能同时执行多个程序。
<实施例13>
图31表示利用本发明的存储器系统的移动电话的实施例13。移动电话由天线ANT、无线块RF、基带块BB、声音多媒体数字信号编解码器块SP、扬声器SK、麦克风MK、处理器CPU、液晶显示部LCD、键盘KEY、把处理器CPU、存储器模块MEM集成为一个密封体得本发明的存储器系统SL构成。
通过使用本发明的存储器系统SL，能削减零件个数，所以能实现低成本，移动电话的可靠性提高，能减小构成移动电话的零件的安装面积，能使移动电话小型化。
如上所述，通过本发明取得的效果如下所述。
第一，通过在电源接通时把引导程序从FLASH向SRAM自动传送，便携式仪器能读出SRAM的引导程序，迅速起动。
第二，在电源接通时把必要的程序从FLASH向DRAM自动传送，在便携式仪器起动的时刻，能立刻访问本存储器模块，所以能实现便携式仪器的高性能化。
第三，在应用本发明的存储器系统的存储器模块中，在DRAM内确保能复制FLASH的一部分数据或全部数据的区域，预先从FLASH向DRAM传送数据，能以与DRAM同等的速度进行FLASH的数据读出和写入。
第四，在本存储器模块的内部，来自FLASH的读出时，进行错误检测和订正，在写入时，对于不能正确进行写入的不良地址进行代替处理，能以高速进行处理，并且能保证可靠性。
第五，在存储器模块中使用大容量的DRAM，所以除了能复制FLASH的数据的区域，能确保大容量的工作区，能对应于移动电话的高功能化。
第六，即使在存储器模块内部的基于引导命令和存储命令的FLASH-DRAM间的数据传送中，也可以不管这些数据传送，从存储器模块外部访问DRAM，能对应于便携式仪器的高性能化、高功能化。
第七，在存储器模块内部，从电源接通后的FLASH向DRAM的初始程序的传送开始，到从存储器模块的外部输入自动更新命令，进行自动更新，从而能快速正确地进行更新控制的切换。
另外，在电源接通后的从FLASH向DRAM的初始程序的传送结束后，通过使DRAM为自更新状态，能以低电力保持DRAM的数据，直到从存储器模块外部输入解除自更新状态的命令。
第八，通过一般的接口即SRAM接口把引导数据和自动传送区指定数据写入FLASH的初始程序区，能改变电源接通后的引导方法和数据传送区，所以能按照便携式仪器的要求，灵活地对应，能实现高功能化。
第九，通过把多个半导体芯片安装在一个密封体内，能提供安装面积小的系统存储器模块。

Claims (78)

1.一种存储器模块，包括：非易失性存储器；动态随机存取存储器；静态随机存取存储器；在所述非易失性存储器和所述动态随机存取存储器以及所述静态随机存取存储器之间进行存取的控制电路；其特征在于，包括：
用于从所述存储器模块的外部访问动态随机存取存储器的动态随机存取存储器接口；和用于访问静态随机存取存储器的静态随机存取存储器接口。
2.根据权利要求1所述的存储器模块，其特征在于，
在刚接通电源之后，把所述非易失性存储器的规定地址区的数据传送给静态随机存取存储器。
3.根据权利要求1所述的存储器模块，其特征在于，
在刚接通电源之后，把所述非易失性存储器的规定地址区的数据传送给动态随机存取存储器。
4.根据权利要求1所述的存储器模块，其特征在于，
根据来自所述动态随机存取存储器接口的命令来进行所述非易失性存储器和所述动态随机存取存储器之间的数据传送。
5.根据权利要求1所述的存储器模块，其特征在于，
根据来自所述静态随机存取存储器接口的命令进行所述非易失性存储器和所述静态随机存取存储器之间的数据传送。
6.根据权利要求1所述的存储器模块，其特征在于，
从所述非易失性存储器向所述静态随机存取存储器和动态随机存取存储器的数据传送对纠错后的数据进行传送。
7.根据权利要求1所述的存储器模块，其特征在于，
从所述静态随机存取存储器和动态随机存取存储器向所述非易失性存储器的数据传送进行地址代替处理。
8.根据权利要求1所述的存储器模块，其特征在于，
在所述非易失性存储器中保持引导程序。
9.根据权利要求1所述的存储器模块，其特征在于，
表示在接通工作电源的初期从所述非易失性存储器向所述动态随机存取存储器传送的数据范围的传送范围数据保持在所述非易失性存储器中。
10.根据权利要求1所述的存储器模块，其特征在于，
所述非易失性存储器和所述动态随机存取存储器具有相同程度的存储器容量，所述静态随机存取存储器具有非易失性存储器的1/1000或更少的存储器容量。
11.根据权利要求3所述的存储器模块，其特征在于，
所述非易失性存储器保持表示所述非易失性存储器的规定地址区范围的传送范围数据。
12.根据权利要求1所述的存储器模块，其特征在于，
在所述存储器模块内部进行所述动态随机存取存储器的数据保持动作。
13.根据权利要求11所述的存储器模块，其特征在于，
当进行从所述存储器模块的外部向所述动态随机存取存储器的数据保持动作时，中止在存储器模块内部的所述动态随机存取存储器的数据保持动作。
14.根据权利要求1所述的存储器模块，其特征在于，
将来自所述存储器模块的外部的访问作为第一优先级，将所述存储器模块内部的动态随机存取存储器的数据保持动作为第二优先级，将所述非易失性存储器和静态随机存取存储器以及动态随机存取存储器之间的数据传送作为第三优先级。
15.根据权利要求1所述的存储器模块，其特征在于，
所述动态随机存取存储器是时钟同步型DRAM，来自所述存储器模块外部的对所述非易失性存储器和所述动态随机存取存储器的访问是时钟同步型DRAM的接口。
16.根据权利要求1所述的存储器模块，其特征在于，
所述非易失性存储器是NAND型闪速存储器，所述动态随机存取存储器是时钟同步型DRAM。
17.根据权利要求1所述的存储器模块，其特征在于，
所述非易失性存储器是AND型闪速存储器，所述动态随机存取存储器是时钟同步型DRAM。
18.根据权利要求1所述的存储器模块，其特征在于，
所述非易失性存储器进行错误检测、纠错以及地址代替处理。
19.根据权利要求18所述的存储器模块，其特征在于，
所述非易失性存储器的存储器阵列的结构是NAND结构。
20.根据权利要求18所述的存储器模块，其特征在于，
所述非易失性存储器的存储器阵列的结构是AND结构。
21.根据权利要求1所述的存储器模块，其特征在于，
所述动态随机存取存储器配备多个存储器接口。
22.根据权利要求21所述的存储器模块，其特征在于，
所述动态随机存取存储器配备的多个存储器接口至少是针对2种或更多种的不同存储器的存储器接口。
23.根据权利要求21所述的存储器模块，其特征在于，
所述动态随机存取存储器配备的存储器接口是所述动态随机存取存储器接口和所述非易失性存储器接口。
24.根据权利要求1所述的存储器模块，其特征在于，
所述动态随机存取存储器是配备用于处理来自所述存储器模块外部的访问的控制电路和用于对所述非易失性存储器进行主动访问的控制电路的动态随机存取存储器。
25.根据权利要求1所述的存储器模块，其特征在于，
所述动态随机存取存储器配备对所述非易失性存储器主动进行访问的控制电路和从属性地处理访问的电路。
26.根据权利要求25所述的存储器模块，其特征在于，
所述动态随机存取存储器能选择主动地对所述非易失性存储器进行存储器访问或者从属性地对存储器访问进行处理。
27.根据权利要求1所述的存储器模块，其特征在于，
所述非易失性存储器配备有静态随机存取存储器、错误检测订正电路和地址代替处理电路。
28.根据权利要求1所述的存储器模块，其特征在于，
所述非易失性存储器配备多个存储器接口。
29.根据权利要求28所述的存储器模块，其特征在于，
所述非易失性存储器配备的多个存储器接口是至少针对2种或更多种的不同存储器的存储器接口。
30.根据权利要求29所述的存储器模块，其特征在于，
所述非易失性存储器配备的接口是所述非易失性存储器接口，且是所述静态随机存取存储器接口。
31.一种存储器系统，其特征在于，具有包含非易失性存储器、动态随机存取存储器、静态随机存取存储器、以及在所述非易失性存储器、所述动态随机存取存储器及所述静态随机存取存储器之间进行存取的控制电路的存储器模块和信息处理装置，所述信息处理装置通过静态存储器接口与所述存储器模块内的静态随机存取存储器进行数据传送，通过动态随机存取存储器接口与所述存储器模块内的动态随机存取存储器进行数据传送。
32.根据权利要求31所述的存储器系统，其特征在于，
在刚接通电源之后的初始化期间，所述信息处理装置通过SRAM接口从所述存储器模块内的静态随机存取存储器的引导区中读出引导程序。
33.根据权利要求31所述的存储器系统，其特征在于，
在通常期间内，所述信息处理装置通过动态随机存取存储器接口访问所述存储器模块内的动态随机存取存储器，通过静态随机存取存储器接口访问所述存储器模块内的静态随机存取存储器的缓存区。
34.根据权利要求31所述的存储器系统，其特征在于，
所述信息处理装置，通过动态随机存取存储器接口指示所述存储器模块内的动态随机存取存储器与非易失性存储器之间的数据传送；
通过静态随机存取存储器接口指示所述存储器模块内的静态随机存取存储器的缓存区与非易失性存储器之间的数据传送。
35.根据权利要求31所述的存储器系统，其特征在于，
在不用所述存储器模块执行从所述信息处理装置向所述存储器模块的读出、写入以及更新等命令的期间内，进行动态随机存取存储器与非易失性存储器之间的数据传送，且进行静态随机存取存储器与非易失性存储器之间的数据传送。
36.根据权利要求1所述的存储器系统，其特征在于，
所述非易失性存储器形成在第一半导体芯片上；所述控制电路包含静态随机存取存储器，形成在第二半导体芯片上；所述动态随机存取存储器形成在第三半导体芯片上，并且，所述第一至第三半导体芯片是搭载在电路板上、经密封的多芯片存储器模块。
37.根据权利要求1所述的存储器系统，其特征在于，
所述非易失性存储器形成在第一半导体芯片上；所述控制电路包含静态随机存取存储器，形成在第二半导体芯片上；所述动态随机存取存储器是配备有多个存储器接口的动态随机存取存储器，它形成在第三半导体芯片上；并且，所述第一至第三半导体芯片是搭载在电路板上、经密封的多芯片存储器模块。
38.根据权利要求1所述的存储器系统，其特征在于，
所述非易失性存储器是配备有多个存储器接口的非易失性存储器，它形成在第一半导体芯片上；所述动态随机存取存储器是配备有多个存储器接口的动态随机存取存储器，它形成在第二半导体芯片上；并且，所述第一至第二半导体芯片是搭载在电路板上、经密封的多芯片存储器模块。
39.根据权利要求31所述的存储器系统，其特征在于，
所述非易失性存储器形成在第一半导体芯片上；所述控制电路包含静态随机存取存储器，形成在第二半导体芯片上；所述动态随机存取存储器形成在第三半导体芯片上；所述信息处理装置形成在第四半导体芯片上；并且，所述第一至第四半导体芯片是搭载在电路板上、经密封的多芯片存储器模块。
40.根据权利要求31所述的存储器系统，其特征在于，
所述非易失性存储器形成在第一半导体芯片上；所述控制电路包含静态随机存取存储器，形成在第二半导体芯片上；所述动态随机存取存储器是配备有多个存储器接口的动态随机存取存储器，它形成在第三半导体芯片上，所述信息处理装置形成在第四半导体芯片上；并且，所述第一至第四半导体芯片是搭载在电路板上、经密封的多芯片存储器模块。
41.根据权利要求31所述的存储器系统，其特征在于，
所述非易失性存储器是配备有多个存储器接口的非易失性存储器，它形成在第一半导体芯片上；所述动态随机存取存储器是配备有多个存储器接口的动态随机存取存储器，它形成在第二半导体芯片上；所述信息处理装置形成在第三半导体芯片上；并且，所述第一至第三半导体芯片是搭载在电路板上、经密封的多芯片存储器模块。
42.一种存储器系统，是包含有非易失性存储器、动态随机存取存储器、静态随机存取存储器、以及在所述非易失性存储器和所述动态随机存取存储器及所述静态随机存取存储器之间进行存取的控制电路的存储器模块，其特征在于，配备有用于从所述存储器模块的外部来访问所述动态随机存取存储器和所述静态随机存取存储器的动态随机存取存储器接口。
43.根据权利要求42所述的存储器系统，其特征在于，
在刚接通电源之后，把所述非易失性存储器的规定地址区的数据向所述静态随机存取存储器传送。
44.根据权利要求42所述的存储器系统，其特征在于，
在刚接通电源之后，把所述非易失性存储器的规定地址区的数据向所述动态随机存取存储器传送。
45.根据权利要求42所述的存储器系统，其特征在于，
所述非易失性存储器和所述动态随机存取存储器以及所述静态随机存取存储器之间的数据传送，根据来自所述动态随机存取存储器接口的命令进行。
46.根据权利要求42所述的存储器系统，其特征在于，
从所述非易失性存储器向所述静态随机存取存储器和所述动态随机存取存储器的数据传送，传送纠错后的数据。
47.根据权利要求42所述的存储器系统，其特征在于，
从所述静态随机存取存储器和所述动态随机存取存储器向所述非易失性存储器的数据传送，进行地址代替处理。
48.根据权利要求42所述的存储器系统，其特征在于，
在所述非易失性存储器中保持引导程序。
49.根据权利要求42所述的存储器系统，其特征在于，
表示在接通工作电源的初期从所述非易失性存储器向所述动态随机存取存储器传送的数据的范围的传送范围数据，保持在所述非易失性存储器中。
50.根据权利要求42所述的存储器系统，其特征在于，
所述非易失性存储器和所述动态随机存取存储器具有相同程度的存储器容量，所述静态随机存取存储器具有非易失性存储器的1/1000或更少的存储器容量。
51.根据权利要求44所述的存储器系统，其特征在于，
所述非易失性存储器保持表示所述非易失性存储器的规定地址区范围的传送范围数据。
52.根据权利要求42所述的存储器系统，其特征在于，
在所述存储器模块内部进行所述动态随机存取存储器的数据保持动作。
53.根据权利要求51所述的存储器系统，其特征在于，
当进行从所述存储器模块的外部向所述动态随机存取存储器的数据保持动作时，中止在所述存储器模块内部的所述动态随机存取存储器的数据保持动作。
54.根据权利要求42所述的存储器系统，其特征在于，
把来自所述存储器模块的外部的访问作为第一优先级；把所述存储器模块内部的动态随机存取存储器的数据保持动作为第二优先级；把所述非易失性存储器和所述静态随机存取存储器以及所述动态随机存取存储器之间的数据传送作为第三优先级。
55.根据权利要求42所述的存储器系统，其特征在于，
所述动态随机存取存储器是时钟同步型DRAM，来自所述存储器模块外部的对所述非易失性存储器和所述动态随机存取存储器的访问是时钟同步型DRAM的接口。
56.根据权利要求42所述的存储器系统，其特征在于，
所述非易失性存储器是NAND型闪速存储器，所述动态随机存取存储器是时钟同步型DRAM。
57.根据权利要求42所述的存储器系统，其特征在于，
所述非易失性存储器是AND型闪速存储器，所述动态随机存取存储器是时钟同步型DRAM。
58.根据权利要求42所述的存储器系统，其特征在于，
所述非易失性存储器进行错误检测、纠错以及地址代替处理。
59.根据权利要求58所述的存储器系统，其特征在于，
所述非易失性存储器的存储器阵列的结构是NAND结构。
60.根据权利要求58所述的存储器系统，其特征在于，
所述非易失性存储器的存储器阵列的结构是AND结构。
61.根据权利要求42所述的存储器系统，其特征在于，
所述动态随机存取存储器配备有多个存储器接口。
62.根据权利要求61所述的存储器系统，其特征在于，
所述动态随机存取存储器配备的多个存储器接口至少是针对2种或更多种的不同存储器的存储器接口。
63.根据权利要求61所述的存储器系统，其特征在于，
所述动态随机存取存储器配备的存储器接口是所述动态随机存取存储器接口和所述非易失性存储器接口。
64.根据权利要求42所述的存储器系统，其特征在于，
所述动态随机存取存储器是配备用于处理来自所述存储器模块外部的访问的控制电路和用于对所述非易失性存储器进行主动访问的控制电路的动态随机存取存储器。
65.根据权利要求42所述的存储器系统，其特征在于，
所述动态随机存取存储器配备对所述非易失性存储器主动进行访问的控制电路和从属性地处理访问的电路。
66.根据权利要求65所述的存储器系统，其特征在于，
所述动态随机存取存储器能选择主动地对所述非易失性存储器进行存储器访问或者从属性地对存储器访问进行处理。
67.根据权利要求42所述的存储器系统，其特征在于，
所述非易失性存储器配备有静态随机存取存储器、错误检测订正电路和地址代替处理电路。
68.一种存储器系统，其特征在于，具有包含非易失性存储器、动态随机存取存储器、静态随机存取存储器、以及在所述非易失性存储器、所述动态随机存取存储器或所述静态随机存取存储器之间进行存取的控制电路的存储器模块和信息处理装置，所述信息处理装置通过动态存储器接口来进行与所述存储器模块内的静态随机存取存储器和动态随机存取存储器的数据传送。
69.根据权利要求68所述的存储器系统，其特征在于，
在刚接通电源之后的初始化期间，所述信息处理装置通过SRAM接口从所述存储器模块内的静态随机存取存储器的引导区读出引导程序。
70.根据权利要求68所述的存储器系统，其特征在于，
在通常期间内，所述信息处理装置通过动态随机存取存储器接口访问所述存储器模块内的动态随机存取存储器，通过静态随机存取存储器接口访问所述存储器模块内的静态随机存取存储器的缓存区。
71.根据权利要求68所述的存储器系统，其特征在于，
所述信息处理装置，通过动态随机存取存储器接口指示所述存储器模块内的动态随机存取存储器与非易失性存储器之间的数据传送；
通过静态随机存取存储器接口指示所述存储器模块内的静态随机存取存储器的缓存区与非易失性存储器之间的数据传送。
72.根据权利要求68所述的存储器系统，其特征在于，
在不用所述存储器模块执行从所述信息处理装置向所述存储器模块的读出、写入、更新等命令的期间内，进行所述动态随机存取存储器与所述非易失性存储器之间的数据传送，且进行所述静态随机存取存储器与所述非易失性存储器之间的数据传送。
73.根据权利要求42所述的存储器系统，其特征在于，
所述非易失性存储器形成在第一半导体芯片上；所述动态随机存取存储器是包含所述控制电路和静态随机存取存储器的动态随机存取存储器，它形成在第二半导体芯片上；并且，所述第一至第二半导体芯片是搭载在电路板上、经密封的多芯片存储器模块。
74.根据权利要求68所述的存储器系统，其特征在于，
所述非易失性存储器形成在第一半导体芯片上，所述动态随机存取存储器是包含所述控制电路和静态随机存取存储器的动态随机存取存储器，它形成在第二半导体芯片上；所述信息处理装置形成在第三半导体芯片上；并且，所述第一至第三半导体芯片是搭载在电路板上、经密封的多芯片存储器模块。
75.一种信息仪器，由信息处理装置、存储装置和输出装置构成，其特征在于，所述存储装置是权利要求1所述的存储器模块。
76.一种信息仪器，由信息处理装置、存储装置和输出装置构成，其特征在于，所述信息处理装置和存储装置是权利要求31所述的存储器系统。
77.一种信息仪器，由信息处理装置、存储装置和输出装置构成，其特征在于，所述存储装置是权利要求42所述的存储器系统。
78.一种信息仪器，由信息处理装置、存储装置和输出装置构成，其特征在于，所述信息处理装置和存储装置是权利要求68所述的存储器系统。
CN2003801045071A 2002-11-28 2003-11-27 存储器模块、存储器系统和信息仪器 Expired - Fee Related CN1717662B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002344815 2002-11-28
JP344815/2002 2002-11-28
PCT/JP2003/015165 WO2004049168A1 (ja) 2002-11-28 2003-11-27 メモリモジュール、メモリシステム、及び情報機器

Publications (2)

Publication Number Publication Date
CN1717662A true CN1717662A (zh) 2006-01-04
CN1717662B CN1717662B (zh) 2010-04-28

Family

ID=32375970

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2003801045071A Expired - Fee Related CN1717662B (zh) 2002-11-28 2003-11-27 存储器模块、存储器系统和信息仪器

Country Status (5)

Country Link
US (4) US7613880B2 (zh)
JP (2) JP5138869B2 (zh)
KR (1) KR100786603B1 (zh)
CN (1) CN1717662B (zh)
WO (1) WO2004049168A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101552032B (zh) * 2008-12-12 2012-01-18 深圳市晶凯电子技术有限公司 用较大容量dram参与闪存介质管理构建高速固态存储盘的方法及装置
CN103389963A (zh) * 2012-05-09 2013-11-13 北京兆易创新科技股份有限公司 一种嵌入式系统控制器
CN103558993A (zh) * 2006-12-20 2014-02-05 莫塞德技术公司 具有易失性和非易失性存储器的混合固态存储器系统
CN105092962A (zh) * 2015-07-29 2015-11-25 宁波南车时代传感技术有限公司 具有进出库统计功能的列车能耗计量统计模块
CN107025179A (zh) * 2015-11-09 2017-08-08 谷歌公司 存储器设备及方法
CN114094663A (zh) * 2021-11-18 2022-02-25 伏达半导体(合肥)有限公司 电源芯片、电子设备及电源芯片控制方法

Families Citing this family (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5138869B2 (ja) * 2002-11-28 2013-02-06 ルネサスエレクトロニクス株式会社 メモリモジュール及びメモリシステム
US20060085629A1 (en) * 2003-12-24 2006-04-20 Intel Corporation Mapping a reset vector
KR100606242B1 (ko) * 2004-01-30 2006-07-31 삼성전자주식회사 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치
US8010734B2 (en) * 2004-06-04 2011-08-30 Broadcom Corporation Method and system for reading instructions from NAND flash memory and writing them into SRAM for execution by a processing device
EP1628282A1 (en) * 2004-08-20 2006-02-22 Dialog Semiconductor GmbH Display controller with DRAM graphics memory
JP5007485B2 (ja) 2004-08-26 2012-08-22 ソニー株式会社 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム
EP1797645B1 (en) * 2004-08-30 2018-08-01 Google LLC Systems and methods for providing nonvolatile memory management in wireless phones
KR100634436B1 (ko) * 2004-09-23 2006-10-16 삼성전자주식회사 멀티 칩 시스템 및 그것의 부트코드 페치 방법
EP1851771A2 (en) * 2005-02-11 2007-11-07 M-Systems Flash Disk Pioneers Ltd. Nand flash memory system architecture
US7609567B2 (en) * 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
WO2007002324A2 (en) * 2005-06-24 2007-01-04 Metaram, Inc. An integrated memory core and memory interface circuit
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US7472220B2 (en) * 2006-07-31 2008-12-30 Metaram, Inc. Interface circuit system and method for performing power management operations utilizing power management signals
US7590796B2 (en) * 2006-07-31 2009-09-15 Metaram, Inc. System and method for power management in memory systems
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US20080126690A1 (en) * 2006-02-09 2008-05-29 Rajan Suresh N Memory module with memory stack
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US9542352B2 (en) * 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8041881B2 (en) * 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US7392338B2 (en) * 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US7386656B2 (en) * 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US7580312B2 (en) * 2006-07-31 2009-08-25 Metaram, Inc. Power saving system and method for use with a plurality of memory circuits
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
GB2444663B (en) 2005-09-02 2011-12-07 Metaram Inc Methods and apparatus of stacking drams
US7631245B2 (en) * 2005-09-26 2009-12-08 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US20070147115A1 (en) * 2005-12-28 2007-06-28 Fong-Long Lin Unified memory and controller
US7519754B2 (en) 2005-12-28 2009-04-14 Silicon Storage Technology, Inc. Hard disk drive cache memory and playback device
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
KR100775710B1 (ko) 2006-02-28 2007-11-09 주식회사 대우일렉트로닉스 전자기기의 이이피롬 데이터 처리 시스템 및 방법
JP4901286B2 (ja) * 2006-04-24 2012-03-21 株式会社東芝 半導体装置及びメモリ回路システム
US7716411B2 (en) * 2006-06-07 2010-05-11 Microsoft Corporation Hybrid memory device with single interface
US7724589B2 (en) * 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US20080028135A1 (en) * 2006-07-31 2008-01-31 Metaram, Inc. Multiple-component memory interface system and method
KR100801710B1 (ko) 2006-09-29 2008-02-11 삼성전자주식회사 비휘발성 메모리 장치 및 이 장치를 구비하는 메모리시스템.
US8032711B2 (en) * 2006-12-22 2011-10-04 Intel Corporation Prefetching from dynamic random access memory to a static random access memory
EP2122473B1 (en) * 2007-01-10 2012-12-05 Mobile Semiconductor Corporation Adaptive memory system for enhancing the performance of an external computing device
JP5216244B2 (ja) * 2007-05-31 2013-06-19 株式会社東芝 データリフレッシュ装置、及びデータリフレッシュ方法
ITMC20070130A1 (it) * 2007-06-28 2008-12-29 Somi Press Soc Metalli Iniettati Spa Doppio bruciatore, di tipo perfezionato, per fornelli a gas a piu' corone di fiamme.
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
JP4922860B2 (ja) * 2007-08-01 2012-04-25 株式会社日立製作所 半導体装置
US8164656B2 (en) * 2007-08-31 2012-04-24 Unity Semiconductor Corporation Memory emulation in an image capture device
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US7751221B2 (en) * 2007-12-21 2010-07-06 Unity Semiconductor Corporation Media player with non-volatile memory
JP2009205555A (ja) * 2008-02-28 2009-09-10 Toshiba Corp メモリシステム
KR101395152B1 (ko) * 2008-07-18 2014-05-15 삼성전자주식회사 비휘발성 메모리 셀, 비휘발성 메모리 장치 및 상기비휘발성 메모리 장치의 프로그래밍 방법
US8060000B2 (en) * 2009-02-09 2011-11-15 Xerox Corporation Technique and system for reducing contamination build-up on fuser roll by reduction of static charge build-up in IGEN3 fuser subsystem
JP2010186411A (ja) * 2009-02-13 2010-08-26 Toshiba Corp プログラム実行装置、プログラム実行方法、及びプログラム
KR101562973B1 (ko) 2009-05-22 2015-10-26 삼성전자 주식회사 메모리 장치 및 메모리 장치의 동작 방법
EP2441007A1 (en) 2009-06-09 2012-04-18 Google, Inc. Programming of dimm termination resistance values
KR101056131B1 (ko) * 2009-07-09 2011-08-10 주식회사 디지털존 메모리의 랜덤 억세스 장치 및 랜덤 억세스 방법
US8266481B2 (en) * 2009-07-29 2012-09-11 Stec, Inc. System and method of wear-leveling in flash storage
US8453021B2 (en) 2009-07-29 2013-05-28 Stec, Inc. Wear leveling in solid-state device
JP5524551B2 (ja) * 2009-09-16 2014-06-18 キヤノン株式会社 メモリコントローラおよびその制御方法
TW201207852A (en) * 2010-04-05 2012-02-16 Mosaid Technologies Inc Semiconductor memory device having a three-dimensional structure
KR20110135299A (ko) * 2010-06-10 2011-12-16 삼성전자주식회사 반도체 메모리 장치
WO2011160311A1 (en) * 2010-06-25 2011-12-29 Biwin Technology Limited Memory device
KR101736384B1 (ko) 2010-09-29 2017-05-16 삼성전자주식회사 비휘발성 메모리 시스템
JP5654855B2 (ja) * 2010-11-30 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8547769B2 (en) * 2011-03-31 2013-10-01 Intel Corporation Energy efficient power distribution for 3D integrated circuit stack
US9098209B2 (en) 2011-08-24 2015-08-04 Rambus Inc. Communication via a memory interface
WO2013028854A1 (en) 2011-08-24 2013-02-28 Rambus Inc. Methods and systems for mapping a peripheral function onto a legacy memory interface
US11048410B2 (en) 2011-08-24 2021-06-29 Rambus Inc. Distributed procedure execution and file systems on a memory interface
KR20140027859A (ko) 2012-08-27 2014-03-07 삼성전자주식회사 호스트 장치 및 이를 포함하는 시스템
US9015463B2 (en) * 2012-08-31 2015-04-21 SK Hynix Inc. Memory device, memory system including a non-volatile memory configured to output a repair data in response to an initialization signal
US8885424B2 (en) * 2012-11-08 2014-11-11 SK Hynix Inc. Integrated circuit and memory device
US8913450B2 (en) 2012-11-19 2014-12-16 Qualcomm Incorporated Memory cell array with reserved sector for storing configuration information
US9792989B2 (en) * 2013-02-07 2017-10-17 Toshiba Memory Corporation Memory system including nonvolatile memory
US9690650B2 (en) * 2013-03-11 2017-06-27 Macronix International Co., Ltd. Storage scheme for built-in ECC operations
US8812744B1 (en) 2013-03-14 2014-08-19 Microsoft Corporation Assigning priorities to data for hybrid drives
JP2013137841A (ja) * 2013-04-12 2013-07-11 Renesas Electronics Corp メモリシステム
US9626126B2 (en) 2013-04-24 2017-04-18 Microsoft Technology Licensing, Llc Power saving mode hybrid drive access management
US9946495B2 (en) 2013-04-25 2018-04-17 Microsoft Technology Licensing, Llc Dirty data management for hybrid drives
WO2014204331A1 (en) * 2013-06-17 2014-12-24 Llc "Topcon Positioning Systems" Nand flash memory interface controller with gnss receiver firmware booting capability
KR102060430B1 (ko) 2013-08-08 2020-02-11 삼성전자주식회사 웨이크-업 시간을 줄일 수 있는 시스템 온 칩. 애플리케이션 프로세서, 및 상기 시스템 온 칩을 포함하는 컴퓨터 시스템
JP6270377B2 (ja) * 2013-08-27 2018-01-31 キヤノン株式会社 画像形成装置
US20150106547A1 (en) * 2013-10-14 2015-04-16 Micron Technology, Inc. Distributed memory systems and methods
CN110275840B (zh) * 2014-02-23 2024-03-15 拉姆伯斯公司 在存储器接口上的分布式过程执行和文件系统
US9424134B2 (en) * 2014-03-28 2016-08-23 Intel Corporation Boot management in a non-volatile memory system
US10318340B2 (en) * 2014-12-31 2019-06-11 Ati Technologies Ulc NVRAM-aware data processing system
CN106933751B (zh) * 2015-12-29 2019-12-24 澜起科技股份有限公司 用于保护动态随机访问存储器的方法和设备
US9847105B2 (en) * 2016-02-01 2017-12-19 Samsung Electric Co., Ltd. Memory package, memory module including the same, and operation method of memory package
DE102017106713A1 (de) 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung
JP6723863B2 (ja) * 2016-08-01 2020-07-15 オリンパス株式会社 組み込みシステム、撮影機器及びリフレッシュ方法
US9934841B1 (en) 2016-10-21 2018-04-03 Altera Corporation Systems and methods for refreshing data in memory circuits
KR20190004094A (ko) * 2017-07-03 2019-01-11 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US11226909B2 (en) 2018-08-24 2022-01-18 Rambus Inc. DRAM interface mode with interruptible internal transfer operation
US20210073037A1 (en) * 2019-09-09 2021-03-11 Advanced Micro Devices, Inc. Active hibernate and managed memory cooling in a non-uniform memory access system
WO2021090092A1 (ja) * 2019-11-10 2021-05-14 株式会社半導体エネルギー研究所 記憶装置、記憶装置の動作方法、情報処理装置、情報処理システム、および電子機器
WO2021094844A1 (ja) 2019-11-11 2021-05-20 株式会社半導体エネルギー研究所 情報処理装置、および情報処理装置の動作方法
US11429479B2 (en) * 2020-07-16 2022-08-30 Micron Technology, Inc. Memory device activity-based copying defect management data
US11301401B1 (en) * 2020-12-18 2022-04-12 Micron Technology, Inc. Ball grid array storage for a memory sub-system

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0337747A (ja) * 1989-07-05 1991-02-19 Hitachi Ltd 記憶装置制御装置、ディスクキャッシュ方式およびディスクキャッシュシステム
JPH0338725A (ja) 1989-07-05 1991-02-19 Mitsubishi Electric Corp データ処理装置及びマイクロプロセッサ
JPH0395795A (ja) * 1989-09-06 1991-04-22 Hitachi Ltd マルチポートメモリ
JPH03296986A (ja) * 1990-04-13 1991-12-27 Hitachi Micro Comput Eng Ltd 半導体記憶装置
JPH05299616A (ja) 1992-04-16 1993-11-12 Hitachi Ltd 半導体記憶装置
JPH06215589A (ja) 1993-01-18 1994-08-05 Hitachi Ltd 半導体メモリ
JPH07146820A (ja) 1993-04-08 1995-06-06 Hitachi Ltd フラッシュメモリの制御方法及び、それを用いた情報処理装置
JPH08167703A (ja) 1994-10-11 1996-06-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ
US5838603A (en) 1994-10-11 1998-11-17 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip
JPH08305680A (ja) * 1995-04-28 1996-11-22 Matsushita Electric Ind Co Ltd 半導体装置
JPH09161489A (ja) * 1995-12-11 1997-06-20 Nec Eng Ltd 不揮発性メモリ装置
US6072719A (en) * 1996-04-19 2000-06-06 Kabushiki Kaisha Toshiba Semiconductor memory device
US5812930A (en) * 1996-07-10 1998-09-22 International Business Machines Corp. Information handling systems with broadband and narrowband communication channels between repository and display systems
WO1998025213A1 (fr) 1996-12-04 1998-06-11 Hitachi, Ltd. Dispositif de circuit semi-conducteur integre
WO1998025271A1 (fr) 1996-12-04 1998-06-11 Hitachi, Ltd. Dispositif comprenant un circuit integre a semi-conducteur
US6418506B1 (en) 1996-12-31 2002-07-09 Intel Corporation Integrated circuit memory and method for transferring data using a volatile memory to buffer data for a nonvolatile memory array
US6873608B1 (en) * 1997-08-06 2005-03-29 Comsys Communication & Signal Processing Ltd Communication system utilizing host signal processing
US6324103B2 (en) * 1998-11-11 2001-11-27 Hitachi, Ltd. Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
JP2000339954A (ja) 1999-05-31 2000-12-08 Fujitsu Ltd 半導体記憶装置
JP2001005723A (ja) * 1999-06-21 2001-01-12 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いたメモリシステム
US6539456B2 (en) * 1999-10-13 2003-03-25 Intel Corporation Hardware acceleration of boot-up utilizing a non-volatile disk cache
KR100383774B1 (ko) * 2000-01-26 2003-05-12 삼성전자주식회사 공통 인터페이스 방식의 메모리 장치들을 구비한 시스템
US6377825B1 (en) * 2000-02-18 2002-04-23 Cellport Systems, Inc. Hands-free wireless communication in a vehicle
JP3871853B2 (ja) * 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
JP3871184B2 (ja) 2000-06-12 2007-01-24 シャープ株式会社 半導体記憶装置
JP2002251884A (ja) 2001-02-21 2002-09-06 Toshiba Corp 半導体記憶装置及びそのシステム装置
JP4722305B2 (ja) * 2001-02-27 2011-07-13 富士通セミコンダクター株式会社 メモリシステム
JP4017177B2 (ja) * 2001-02-28 2007-12-05 スパンション エルエルシー メモリ装置
JP2002324393A (ja) * 2001-04-25 2002-11-08 Mitsubishi Electric Corp 半導体記憶装置
JP4049297B2 (ja) * 2001-06-11 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
JP2003006041A (ja) 2001-06-20 2003-01-10 Hitachi Ltd 半導体装置
JP2003015954A (ja) 2001-06-28 2003-01-17 Sharp Corp 半導体記憶装置および情報機器、半導体記憶装置のアクセス期間設定方法
JP4499982B2 (ja) * 2002-09-11 2010-07-14 株式会社日立製作所 メモリシステム
JP5138869B2 (ja) * 2002-11-28 2013-02-06 ルネサスエレクトロニクス株式会社 メモリモジュール及びメモリシステム

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103558993A (zh) * 2006-12-20 2014-02-05 莫塞德技术公司 具有易失性和非易失性存储器的混合固态存储器系统
CN101552032B (zh) * 2008-12-12 2012-01-18 深圳市晶凯电子技术有限公司 用较大容量dram参与闪存介质管理构建高速固态存储盘的方法及装置
CN103389963A (zh) * 2012-05-09 2013-11-13 北京兆易创新科技股份有限公司 一种嵌入式系统控制器
WO2013166939A1 (zh) * 2012-05-09 2013-11-14 北京兆易创新科技股份有限公司 一种嵌入式系统控制器
CN103389963B (zh) * 2012-05-09 2016-08-31 北京兆易创新科技股份有限公司 一种嵌入式系统控制器
CN105092962A (zh) * 2015-07-29 2015-11-25 宁波南车时代传感技术有限公司 具有进出库统计功能的列车能耗计量统计模块
CN107025179A (zh) * 2015-11-09 2017-08-08 谷歌公司 存储器设备及方法
CN107025179B (zh) * 2015-11-09 2020-12-08 谷歌有限责任公司 存储器设备及方法
CN114094663A (zh) * 2021-11-18 2022-02-25 伏达半导体(合肥)有限公司 电源芯片、电子设备及电源芯片控制方法

Also Published As

Publication number Publication date
CN1717662B (zh) 2010-04-28
JPWO2004049168A1 (ja) 2006-03-30
US20100030952A1 (en) 2010-02-04
JP5272038B2 (ja) 2013-08-28
US7613880B2 (en) 2009-11-03
US20060041711A1 (en) 2006-02-23
US8185690B2 (en) 2012-05-22
KR100786603B1 (ko) 2007-12-21
JP5138869B2 (ja) 2013-02-06
US7991954B2 (en) 2011-08-02
US20110258373A1 (en) 2011-10-20
WO2004049168A1 (ja) 2004-06-10
JP2011146075A (ja) 2011-07-28
US20120271987A1 (en) 2012-10-25
KR20060055436A (ko) 2006-05-23

Similar Documents

Publication Publication Date Title
CN1717662A (zh) 存储器模块、存储器系统和信息仪器
CN100350393C (zh) 半导体存储装置
CN1482619A (zh) 使用动态随机存取存储器和闪存的系统和方法
CN101075217A (zh) 存储器模块
CN1866223A (zh) 存储模块、存储系统、以及信息设备
CN100345294C (zh) 熔丝电路
CN1914689A (zh) 具有区块管理系统的非易失性存储器和方法
CN1271715C (zh) 可均一输入输出数据的非易失性半导体存储装置
CN100342455C (zh) 半导体存储装置及其测试方法
CN1299298C (zh) 半导体电路器件
CN1200353C (zh) 存储器件及其内部控制方法
CN1707693A (zh) 能够调节数据输出驱动器的阻抗的半导体存储器件
CN1574090A (zh) 可控制电源线与/或接地线的电位电平的半导体存储装置
CN1975931A (zh) 非易失性半导体存储器件
CN1392565A (zh) 半导体存储装置
CN1211077A (zh) 存储单元及备有该存储单元的非易失性半导体存储器
CN1913037A (zh) 数据记录装置
CN1404151A (zh) 非易失性半导体存储器
CN1658330A (zh) 非易失性半导体存储器件
CN1119816C (zh) 有控制字线激活/非激活定时电路的同步型半导体存储器
CN1905057A (zh) 存储器
CN1942869A (zh) 组合存储器装置、数据写入方法和程序
CN1414564A (zh) 可实现高密度化或高性能化的半导体存储器
CN1662996A (zh) 半导体存储器
CN1723447A (zh) 存储器控制装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NEC CORP.

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100906

C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KANAGAWA, JAPAN

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corp.

Address before: Kanagawa, Japan

Patentee before: NEC ELECTRONICS Corp.

TR01 Transfer of patent right

Effective date of registration: 20100906

Address after: Kanagawa, Japan

Patentee after: NEC ELECTRONICS Corp.

Address before: Tokyo, Japan

Patentee before: Renesas Technology Corp.

CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corp.

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100428

Termination date: 20191127